CN101568971A - 非易失性存储元件和非易失性半导体存储装置以及它们的读出方法和写入方法 - Google Patents

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Abstract

本发明提供非易失性存储元件和非易失性半导体存储装置以及它们的读出方法和写入方法。非易失性存储元件(101)中，设置在第一电极(111)和第二电极(113)之间的可变电阻层(112)以包含4族、5族、或6族的金属元件的氧化物的方式构成，在特定的电压的电脉冲被施加在第一电极(111)与第二电极(113)之间的情况下，得到其电阻值为高电阻值RH的第一高电阻状态和第二高电阻状态，以及其电阻值为低电阻值RL的低电阻状态中的某一种状态。

Description

非易失性存储元件和非易失性半导体存储装置以及它们的读出方法和写入方法
技术领域
本发明涉及使用电阻值根据被施加的脉冲电压而变化的状态变化材料的非易失性存储元件和非易失性半导体存储装置，以及它们的读出方法和写入方法。
背景技术
近年来，随着电子设备的数字技术的进步，对于能够在断电状态下保存图像、动态图像等大量的数据的非易失性存储元件的需求变高。相对于这样的要求，在专利文献1、非专利文献1等中记载了下述技术：使用电阻值根据被施加的电脉冲而变化的钙钛矿材料(例如Pr(1-x)CaxMnO3(PCMO)、LaSrMnO3(LSMO)、GdBaCoxOy(GBCO)等)构成非易失性存储元件，对它们的电阻值会变化的状态变化材料(以下记作可变电阻材料)施加规定的电脉冲，使其电阻值增大或减少，将其结果变化得到的具有多个不同的电阻值的状态用于数值的存储，从而作为多值的存储元件使用。
专利文献1：美国专利第6473332号说明书
非专利文献1：Tech.Dig.-Int.Electron Devices Meet.2002.W.W.Zhuang et al.
发明内容
专利文献1、非专利文献1所记载的非易失性存储元件具有一对电极，使用其电阻值根据电极间的电脉冲而变化的材料，例如PCMO等钙钛矿材料，存储多值(超过1比特)信息。
例如，图18是表示专利文献1所公开的由于电脉冲导致电阻变化的一个例子的图。对已被施加重置脉冲的状态，施加规定次数的具有规定的极性、电压和脉冲宽度的电脉冲，从而使电阻值增大或减少。分拣作为其结果得到的几个具有不同的电阻值的状态，使其与被区别开的数值对应。这些具有不同的电阻值的状态中，其电阻值的差必须大到能够读出并判别其电阻值的程度。但是，即使施加相同的电压、脉冲宽度和次数的电脉冲，但作为结果得到的电阻值并不都能够成为很好地再现的期望的电阻值。此外，在电阻值的差较小的情况下，不能够说状态的稳定性充分高，存在由于温度等的变化，已被设定的电阻值变化到会被看作是别的状态的程度的情况，存在作为存储多值的信息的非易失性存储元件难以稳定动作的问题。
本发明鉴于这样的问题而提出，其目的在于提供能够稳定地进行多值的信息的读写的非易失性存储元件和非易失性半导体存储装置以及它们的读出方法和写入方法。
本发明者们，对于上述问题，为了能够在三个以上的能够判别的状态再现性较好地写入，并且各个状态是十分稳定的状态，使作为多值的非易失性存储元件稳定地动作，而进行了深入研究，
结果，通过下述结构和方法，发现能够解决上述问题。
本发明的非易失性存储元件包括：第一电极；第二电极；和介于上述第一电极与上述第二电极之间，电阻值基于施加在上述第一电极与上述第二电极间的电脉冲可逆地变化的可变电阻层，上述可变电阻层以至少包含4族、5族或6族的金属元素的氧化物的方式构成，在施加在上述第一和第二电极间的电脉冲的电压V1～V6中，电压V1、V4和V6是正电压，具有V1＞V4＞V6的关系，电压V2、V3和V5是负电压，具有V5＞V3＞V2的关系，在该情况下，该可变电阻层的电阻值是，(A)在将电压V1的电脉冲施加在上述第一和第二电极间的情况下成为高电阻值RH，之后，即使将正电压的电脉冲施加在两电极间也维持为高电阻值RH，另一方面，在将比电压V5小比电压V3大的负电压的电脉冲施加在上述第一和第二电极间时，该电阻值减少，在将电压V3的电脉冲施加在上述第一和第二电极间时成为低电阻值RL，在将比电压V3小比电压V2大的负电压的电脉冲施加在上述第一和第二电极间时，该电阻值增加，在将电压V2的电脉冲施加在上述第一和第二电极间时成为高电阻值RH，(B)在将电压V2的电脉冲施加在上述第一和第二电极间之后，即使将负电压的电脉冲施加在上述第一和第二电极间也维持为高电阻值RH，另一方面，在将比电压V6大比电压V4小的正电压的电脉冲施加在上述第一和第二电极间时，该电阻值减少，在将电压V4的电脉冲施加在上述第一和第二电极间时成为低电阻值RL，在将比电压V4大比电压V1小的正电压的电脉冲施加在上述第一和第二电极间时，该电阻值增加，在将电压V1的电脉冲施加在上述第一和第二电极间时成为高电阻值RH。
此外，本发明的非易失性存储元件的写入方法是上述发明的非易失性存储元件的写入方法，其包括：通过在上述第一和第二电极间施加电压V1的电脉冲，产生上述可变电阻层的电阻值成为高电阻值RH的第一高电阻状态的步骤；通过在上述第一和第二电极间施加电压V2的电脉冲，产生上述可变电阻层的电阻值成为高电阻值RH的第二高电阻状态的步骤；和通过在上述第一高电阻状态下在上述第一和第二电极间施加电压V3的电脉冲，或者在上述第二高电阻状态下在上述第一和第二电极间施加电压V4的电脉冲，产生上述可变电阻层的电阻值成为低电阻值RL的低电阻状态的步骤。
此外，本发明的非易失性存储元件的读出方法是读出通过上述发明的非易失性存储元件的写入方法写入的信息的非易失性存储元件的读出方法，其包括：第一步骤，通过在上述第一和第二电极间施加比电压V5大比电压V6小的读出用电压的电脉冲，判别上述可变电阻层的电阻状态是其电阻值为高电阻值RH的高电阻状态和上述低电阻状态的哪一种；第二步骤，在上述第一步骤中判别为上述可变电阻层的电阻状态为高电阻状态的情况下，在上述第一和第二电极间施加电压V4的电脉冲；和第三步骤，在上述第二步骤之后，通过在上述第一和第二电极间施加上述读出用电压的电脉冲，判别上述可变电阻层的电阻状态是高电阻状态和低电阻状态的哪一种。
在上述发明的非易失性存储元件的读出方法中的上述第三步骤中，判别上述可变电阻层的电阻状态为低电阻状态的情况下，优选还具有在上述第一和第二电极间施加电压V2的电脉冲的第四步骤。
此外，本发明的非易失性存储元件的读出方法是读出通过上述发明的非易失性存储元件的写入方法写入的信息的非易失性存储元件的读出方法，其包括：第一步骤，通过在上述第一和第二电极间施加比电压V5大比电压V6小的读出用电压的电脉冲，判别上述可变电阻层的电阻状态是其电阻值为高电阻值RH的高电阻状态和上述低电阻状态的哪一种；和在上述第一步骤中判别上述可变电阻层的电阻状态为高电阻状态的情况下，在上述第一和第二电极间施加上述读出用电压的电脉冲，进一步，通过施加与该读出用电压极性不同绝对值相等的电压的电脉冲，判别上述可变电阻层的电阻状态是否是上述第一高电阻状态和第二高电阻状态的步骤。
此外，本发明的非易失性存储元件包括：N个(N≥3)电极；和介于各电极间，电阻值基于施加在各电极间的电信号可逆地变化的电阻变化层，上述可变电阻层以至少包含4族、5族或6族的金属元素的氧化物的方式构成，在施加在各电极间的电脉冲的电压V1～V6中，电压V1、V4和V6是正电压，具有V1＞V4＞V6的关系，电压V2、V3和V5是负电压，具有V5＞V3＞V2的关系，在该情况下，该可变电阻层的电阻值是，(A)在将电压V1的电脉冲施加在各电极间的情况下成为高电阻值RH，之后，即使将正电压的电脉冲施加在两电极间也维持为高电阻值RH，另一方面，在将比电压V5小比电压V3大的负电压的电脉冲施加在各电极间时，该电阻值减少，在将电压V3的电脉冲施加在各电极间时成为低电阻值RL，在将比电压V3小比电压V2大的负电压的电脉冲施加在各电极间时，该电阻值增加，在将电压V2的电脉冲施加在各电极间时成为高电阻值RH，(B)在将电压V2的电脉冲施加在各电极间之后，即使将负电压的电脉冲施加在各电极间也维持为高电阻值RH，另一方面，在将比电压V6大比电压V4小的正电压的电脉冲施加在各电极间时，该电阻值减少，在将电压V4的电脉冲施加在各电极间时成为低电阻值RL，在将比电压V4大比电压V1小的正电压的电脉冲施加在各电极间时，该电阻值增加，在将电压V1的电脉冲施加在各电极间时成为高电阻值RH。
此外，本发明的非易失性存储元件的写入方法是上述发明的非易失性存储元件的写入方法，其包括：通过在各电极间施加电压V1的电脉冲，产生上述可变电阻层的电阻值成为高电阻值RH的第一高电阻状态的步骤；
通过在各电极间施加电压V2的电脉冲，产生上述可变电阻层的电阻值成为高电阻值RH的第二高电阻状态的步骤；和通过在上述第一高电阻状态下在各电极间施加电压V3的电脉冲，或者通过在上述第二高电阻状态下在各电极间施加电压V4的电脉冲，产生上述可变电阻层的电阻值成为低电阻值RL的低电阻状态的步骤。
此外，本发明的非易失性半导体存储装置包括：半导体基板；多个存储器单元，其包括：形成在上述半导体基板上，以相互交叉的方式行列状排列的多个字线和多个位线；与上述多个字线和多个位线的交点相对应地分别设置的多个晶体管；和与上述多个晶体管一对一地对应设置的多个权利要求1所述的非易失性存储元件；选择上述多个字线中的任一个字线的行选择电路；选择上述多个位线中的任一个位线的列选择电路；以高电平或低电平的二值与上述半导体基板的外部进行输入输出信息的交换的N比特的数据输入输出电路；将来自上述数据输入输出电路的N比特的输入数据变换为表达三值的M(2N≤3M)比特的数据的数据编码电路；与上述非易失性存储元件的一个端子连接的基准电压源；与上述非易失性存储元件的另一个端子连接，写入该非易失性存储元件的电阻值为高电阻值RH的第一高电阻状态的第一电压源；与上述非易失性存储元件的上述另一个端子连接，写入该非易失性存储元件的电阻值为高电阻值RH的第二高电阻状态的第二电压源；对上述非易失性存储元件的上述另一个端子供电，写入该非易失性存储元件的电阻值为低电阻值RL的低电阻状态的第三电压源；判定上述非易失性存储元件的上述电阻值相对于规定的值是高还是低的读出放大器电路；和为了将上述存储器单元的写入信息从上述数据输入输出电路输出，将表达三值的M比特的数据变换为N比特的二值数据的数据解码电路，由M个上述存储器单元记录N比特的输入数据。
此外，本发明的非易失性半导体存储装置的读出方法是上述发明的非易失性半导体存储装置的读出方法，其包括：第一步骤，使用上述读出放大器，判定被选择的上述存储器单元的电阻值相对于规定的值是高还是低；第二步骤，在上述第一步骤判定为比规定的值高的情况下，在进行利用上述第三电压源的写入之后，再次使用上述读出放大器，判定被选择的上述存储器单元的电阻值相对于规定的值是高还是低；第三步骤，在上述第一步骤中判定为比规定的值低的情况下，判断为在上述被选择的存储器单元中上述低电阻状态已被写入；第四步骤，在上述第二步骤中判定为比规定的值低的情况下，判断为在上述被选择的存储器单元中上述第一高电阻状态已被写入；和第五步骤，在上述第二步骤中判定为比规定的值高的情况下，判断为在上述被选择的存储器单元中上述第二高电阻状态已被写入。
在上述发明的非易失性半导体存储装置的读出方法中，在上述第二步骤中判定为比规定的值低的情况下，优选以使上述非易失性存储元件成为上述第一步骤时的电阻状态的方式，利用上述第一电压源或上述第二电压源进行写入。
此外，本发明的非易失性半导体存储装置的写入方法是上述发明的非易失性半导体存储装置的写入方法，其包括：第一步骤，通过对被选择的上述存储器单元，进行利用上述第一电压源或上述第二电压源的写入，将该存储器单元的电阻状态设定为规定的电阻状态；和第二步骤，在上述第一步骤之后，进行利用上述第一电压源的写入、利用上述第二电压源的写入、或利用上述第三电压源的写入。
在上述发明的非易失性半导体存储装置的写入方法中，优选在上述第一步骤中设定的电阻状态与在上述第二步骤中应该写入的电阻状态相同的情况下，不执行上述第二步骤。
进一步，本发明的非易失性半导体存储装置包括：半导体基板；和存储器阵列，该存储器阵列包括：在上述半导体基板之上形成为相互平行的多个第一电极配线；在上述多个第一电极配线的上方，在与上述半导体基板的主面平行的面内以相互平行且与上述多个第一电极配线立体交叉的方式形成的多个第二电极配线；以及与上述多个第一电极配线和上述多个第二电极配线的立体交叉点对应设置的上述发明的非易失性存储元件。
此外，本发明的非易失性存储元件是，在上述发明的非易失性存储元件中，优选上述4族、5族、或6族的金属元素的氧化物是Ti(钛)、V(钒)、Zr(锆)、Nb(铌)、Hf(铪)、Ta(钽)、和W(钨)中的任一个的氧化物。
此外，本发明的非易失性存储元件是，在上述发明的非易失性存储元件中，优选上述4族、5族、或6族的金属元素的氧化物，在将钽氧化物表示为TaOx的情况下，是满足0＜x＜2.5的钽氧化物。
本发明的上述目的、其它目的、特征、和优点，能够在参照附图的基础上，根据以下的优选的实施方式的详细说明而明确。
根据本发明的非易失性存储元件和非易失性半导体存储装置，能够得到多值存储器，该多值存储器能够稳定地存储超过1比特的信息。
此外，根据本发明的非易失性存储元件和非易失性半导体存储装置的读出方法和写入方法，能够稳定地进行信息的读出和写入。
附图说明
图1是表示本发明的第一实施方式的非易失性存储元件的结构例的截面图。
图2是表示在本发明的第一实施方式的非易失性存储元件所具有的第一和第二电极间施加的电脉冲的图。
图3是示意性地表示在本发明的第一实施方式的非易失性存储元件所具有的第一和第二电极间，施加图2所示的电压V、脉冲宽度100ns的电脉冲之后，在第一和第二电极间施加电压Vread，并测定存储元件的电阻值R所得的结果的图。
图4是概念性地表示本发明的第一实施方式的非易失性存储元件所具有的可变电阻层与两电极的界面附近的结构的截面图，(a)是表示图3所示的高电阻状态(S1)下的结构的图，(b)是同样表示高电阻状态(S2)下的结构的图，(c)是同样表示低电阻状态(S3)和(S4)下的结构的图。
图5A是表示实施例的非易失性存储元件的特性的图。
图5B是表示比较例的非易失性存储元件的特性的图。
图6是表示在状态(S1)和(S2)下，作为施加在两电极间的电压的函数在元件中流动的电流值的图。
图7是表示本实施方式的非易失性存储元件的其它结构例的截面图。
图8是表示本发明的第二实施方式的非易失性存储元件的结构的截面图。
图9是表示本发明的第三实施方式的非易失性半导体存储装置的结构的框图。
图10是写入电路的电路图。
图11是VCP电源、VP1电源、VP2电源、和VP4电源的电路图。
图12是表示图9中的A部的结构的截面图。
图13是表示在存储器单元的可变电阻层中写入的三值的电阻状态(RH1、RH2、RL)与用于设定该电阻状态所需要的电压值的对应关系的图。
图14是本发明的第三实施方式的非易失性半导体存储装置中的读出周期的流程图。
图15是每个读出步骤的存储器单元的状态图。
图16是本发明的第三实施方式的非易失性半导体存储装置中的写入周期的流程图。
图17是每个写入步骤的存储器单元的状态图。
图18是表示在现有的存储装置中使用的基于电脉冲的电阻变化的一个例子的图。
符号说明
101非易失性存储元件
111、113、115、120、121电极
112、114、122可变电阻层
116、117、118、119与电极的界面
120基板
具体实施方式
以下参照附图说明本发明的优选的实施方式。
(第一实施方式)
图1是表示本发明的第一实施方式的非易失性存储元件的结构例的截面图。如图1所示，本实施方式的非易失性存储元件101采用在第一电极111与第二电极113之间夹着由电阻变化材料构成的可变电阻层112的元件结构，形成在基板120之上。通过在该第一电极111与第二电极113之间，施加具有规定的极性、电压和宽度的电脉冲，能够使元件的电阻值再现性良好地、并且变化为具有多个不同的一定的电阻值的状态。因为这些变化后的状态能够在充分长的时间内保持该状态，所以通过使多个不同的状态与多个值对应，能够作为能够存储多个值的存储元件动作。
可变电阻层112由作为电阻变化材料的钽氧化物构成。此处，该钽氧化物在表示为TaOx的情况下满足0＜x＜2.5。可变电阻层112的厚度例如能够为20nm。作为基板120，能够使用硅单晶基板或半导体基板，但是并不限定于此。此外，作为第一电极111和第二电极113的电极材料，能够使用Pt(白金)。此处，电极的厚度例如能够为200nm，电极的尺寸例如能够为约3μm2。
图2是表示在本发明的第一实施方式的非易失性存储元件所具有的第一和第二电极间施加的电脉冲的图。此处，表示由电压V、脉冲宽度δt规定的电脉冲。电压定义为以第二电极113为基准的第一电极111的电位。
图3是示意性地表示在本发明的第一实施方式的非易失性存储元件所具有的第一和第二电极间，施加图2所示的电压V、脉冲宽度100ns的电脉冲之后，在第一和第二电极间施加电压Vread，并测定存储元件的电阻值R所得的结果的图。
另外，在本实施方式的两电极间施加的电脉冲的电压V1～V6中，电压V1、V4和V6是正电压，具有V1＞V4＞V6的关系，电压V2、V3和V5是负电压，具有V5＞V3＞V2的关系。在图3和在此之后的记载中，为了明确电压V2、V3和V5是负电压，表示为-V2、-V3和-V5。
在初始的状态具有高低中的任一种电阻值的情况下，如果在两电极间施加电压V1(＞0)的电脉冲，则电阻值成为RH，变化为高电阻状态(S1)。在状态(S1)下，在两电极间施加具有正电压的电脉冲的情况下，电阻值保持RH不变化。与此相对，在(S1)状态下，如果在两电极间施加具有负电压V的电脉冲，则在电压的绝对值为V5以下的情况下，电阻值保持RH不变化，但如果电压的绝对值超过V5则电阻值变化为比RH低的值。而且，如果在两电极间施加电压-V3的电脉冲，则电阻值变化为具有最小值RL的低电阻状态(S3)。
进一步，当将绝对值比V3大的负的电压V的电脉冲施加在两电极间时，电阻值再次上升，当将电压-V2的电脉冲施加在两电极间时，电阻值成为大致RH的高电阻状态(S2)。在该状态(S2)下，在将具有负电压的电脉冲施加在两电极间的情况下，电阻值保持RH不变化。与此相对，在(S2)的状态下，当将具有正电压V的电脉冲施加在两电极间时，在电压的绝对值为V6以下的情况下，电阻值保持RH不变，但是如果电压的绝对值超过V6则电阻值变化为比RH低的值。而且，当将电压V4的电脉冲施加在两电极间时，电阻值变化为具有最小值RL的低电阻状态(S4)。
进一步，当将绝对值比V4大的正电压V的电脉冲施加在两电极间时，电阻值再次上升，当将电压V1的电脉冲施加在两电极间时，电阻值成为大致RH的高电阻状态(S1)。
图4是概念性地表示本发明的第一实施方式的非易失性存储元件所具有的可变电阻层的与两电极的界面附近的结构的截面图，(a)是表示图3所示的高电阻状态(S1)下的结构的图，(b)是同样表示高电阻状态(S2)下的结构的图，(c)是同样表示低电阻状态(S3)和(S4)下的结构的图。
如图4(a)所示，在高电阻状态(S1)下，可变电阻层112与第一电极111的界面附近(上部界面层)为高电阻的状态，同样地与第二电极113的界面附近(下部界面层)为低电阻的状态。另一方面，如图4(b)所示，在高电阻状态(S2)中，可变电阻层112的上部界面层和下部界面层分别为低电阻和高电阻的状态，此外，如图4(c)所示，在低电阻状态(S3)和(S4)下，可变电阻层112的上部界面层和下部界面层同为低电阻状态。
在高电阻状态(S1)和(S2)，作为电阻值同样为RH，但如图4(a)和(b)所示，其内部状态不同，因此能够区别(S1)和(S2)。与此相对，在低电阻状态(S3)和(S4)的情况下，如图4(c)所示内部状态相同，而且现在还没有能够判别它们的方法，因此，不能够将(S3)和(S4)认知为不同的状态。
[实施例和比较例]
将与图1所示的本发明的第一实施方式的非易失性存储元件为相同构造的元件作为实施例制作，并研究该实施例的特性。而且在该实施例中，作为可变电阻层112使用TaOx(x＝1.5)。
图5A是表示实施例的非易失性存储元件的特性的图。在图5A中，纵轴表示元件的电阻值，横轴表示施加在两电极间的电压。
参照该图5A能够确认，该实施例具有与参照图3的上述本实施方式的非易失性存储元件相同的特性。即能够确认，该实施例根据施加在两电极间的电压，能够获得高电阻状(S1)和(S2)以及低电阻状态(S3)和(S4)。因此，该实施例能够作为能够稳定地读写多值的信息的非易失性存储元件起作用。另外，在该实施例中，图3所示的各电压的值是，大约V1＝3V、-V2＝-3V、-V3＝-2V、V4＝1.6V、-V5＝-0.5V、V6＝0.5V。
接着，作为比较例，制作由Fe氧化物构成可变电阻层的非易失性存储元件，并研究其特性。而且，该比较例的可变电阻层以外的结构与上述实施例的情况相同。
图5B是表示比较例的非易失性存储元件的特性的图。参照图5B能够明确，在比较例中，不能够确认本实施方式的非易失性存储元件那样的高电阻状态(S1)和(S2)以及低电阻状态(S3)和(S4)。因此，该比较例难以稳定地读写多值的信息。
另外，在本实施方式中，作为可变电阻层使用钽氧化物，但认为即使是这之外的金属氧化物，也能够得到与本实施方式的情况同样的高电阻状态和低电阻状态。作为这样的金属氧化物，例如能够举出Ti(钛)、V(钒)、Zr(锆)、Nb(铌)、Hf(铪)、和W(钨)等。已知V、Nb与Ta为同族(5族)元素，此外，公知属于5族的前后的族的Ti、Zr、Hf(4族)和W(6族)与Ta性质比较相近，因此，这些元素也能够达到与Ta同样的效果。
[写入方法和读出方法]
使用具有图3所示的特性的元件，使“0”和“1”分别与高电阻状态和低电阻状态对应，从而能够作为存储1比特的信息的非易失性存储器动作。例如，考虑使“0”和“1”与(S1)和(S3)的状态分别对应。在该情况下，通过在两电极间施加电压V1变化为高电阻状态(S1)，通过在该(S1)的状态下在两电极间施加电压-V3的电脉冲，变化为低电阻状态(S3)。此处，在两电极间施加电压的绝对值比V5和V6小的电压Vread的电脉冲以读取元件的电阻值，判别该电阻值是RH和RL中的哪一个，从而能够不使电阻值变化地区别(S1)和(S3)的状态。
此外，作为存储1比特的信息的其它方法，也能够使用高电阻状态(S2)和低电阻状态(S4)。在该情况下，通过在两电极间施加电压-V2变化为高电阻状态(S2)，通过在该(S2)的状态下在两电极间施加电压V4的电脉冲，变化为低电阻状态(S4)。此处，在两电极间施加电压的绝对值比V5和V6小的电压Vread的电脉冲以读取元件的电阻值，判别该电阻值是RH和RL中的哪一个，从而能够不使电阻值变化地区别(S2)和(S4)的状态。
此外，也能够使用该元件的状态(S1)～(S3)存储三值的信息。在该情况下，通过在两电极间施加电压V1的电脉冲，变化为电阻值为RH的(S1)状态。此外，通过在两电极间施加电压-V2的电脉冲，变化为电阻值为RH的(S2)的状态。进一步，在通过在两电极间施加电压V1的电脉冲变化为(S1)的状态之后，施加电压-V3的电脉冲，从而变化为状态(S3)。通过将这样得到的(S1)～(S3)的状态分别分配给三值的信息，能够进行三值的信息的写入。
在如上所述写入三值的信息的情况下，为了读出这些信息，需要判别三个不同的状态。其判别方法如下所述。首先，作为第一步骤，在两电极间施加电压的绝对值比V5和V6小的电压Vread的电脉冲，读取元件的电阻值，判别其电阻值是RH和RL的哪一种，从而判别是状态(S1)～(S3)中的哪一个。即，如果元件的电阻值为RH，则可知其状态为(S1)或(S2)。此外，如果元件的电阻值为RL，则可知其状态为(S3)。从而，如果电阻值为RL则能够确定状态为(S3)。另一方面，在电阻值为RH的情况下，为了判别是状态(S1)还是状态(S2)需要第二步骤。
作为第二步骤，首先在两电极间施加电压V4的电脉冲。如果状态是(S1)则状态保持(S1)不变化。另一方面，如果状态是(S2)则通过电压V4的电脉冲而变化至状态(S4)。于是，施加电压的绝对值比V5和V6小的电压Vread的电脉冲，读取元件的电阻值，判别电阻值是RH和RL中的哪一个，从而能够判别在施加电压V4的电脉冲之前的状态是状态(S1)和(S2)中的哪一个。如果电阻值是RH，则确定状态为(S1)，如果电阻值是RL，则确定状态是(S2)。这样，能够判别电阻值为RH的两个状态(S1)和(S2)。此处，在判定为状态(S2)的情况下，因在第二步骤中最初施加的电压V4的电脉冲，状态变化为(S4)，因此为了回到状态(S2)，进而在两电极间施加电压-V2的电脉冲。
上述读出方法，存在由于在第二步骤中在两电极间施加的电脉冲而状态产生变化的情况，因此是所谓的破坏读出。
如以上所述，通过使用(S1)～(S3)这三个状态，能够使本实施方式的非易失性存储元件作为超过1比特的三值的存储元件动作。
为了读取、判别三个状态，也能够采用以下的其它方法。首先，作为第一步骤，在电极间施加电压绝对值比V5和V6小的电压Vread1的电脉冲，读取元件的电阻值，判别电阻值是RH和RL中的哪一种，从而判别是状态(S1)～(S3)中的哪一个。即，如果元件的电阻值是RH，则可知其状态为(S1)或(S2)。此外，如果元件的电阻值为RL，则可知其状态为(S3)。于是，如果电阻值为RL则能够确定状态是(S3)。另一方面，在电阻值是RH的情况下，需要用于判别是状态(S1)还是状态(S2)的第二步骤。
作为第二步骤，在两电极间施加电压的绝对值比V5和V6小的电压Vread2的电脉冲，进一步施加极性不同绝对值与Vread2相同的电压-Vread2的电脉冲，分别测定电阻值，将该值作为R2和R3。
图6表示在状态(S1)和(S2)下，作为施加在两电极间的电压的函数在元件中流过的电流值的图。根据图5可知，这样得到的电阻值在状态(S1)的情况下为R2＞R3，在状态(S2)的情况下为R2＜R3，因此通过比较R2和R3的值，能够判别是状态(S1)还是状态(S2)。根据该方法，作为第二步骤，施加的电脉冲的电压的绝对值Vread2比V5和V6小，因此不会使状态变化，即能够非破坏地判别是状态(S1)还是状态(S2)。
如上所述，不使用状态(S1)～(S3)，而使用状态(S1)、(S2)和(S4)也能够存储三值的信息。关于该情况下的动作，与使用上述状态(S1)～(S3)存储三值的信息的情况相同，因此省略说明。
这样，在作为读写超过1比特的信息的存储元件使本实施方式的非易失性存储元件动作的情况下，各状态的电阻值为RH或RL中的哪一种，其差较大，为能够充分判别的程度，各自的状态的保持特性也良好。
如上所述，本实施方式的非易失性存储元件仅包括一层在两电极间插入有可变电阻层的结构，但也可以采用将其多层叠层的结构。在图7中表示其例子。
在图7所示的非易失性存储元件101中，包括两层在两电极间插入有可变电阻层的结构。更具体地说，非易失性存储元件101具有：由第一电极111和第二电极113以及介于该电极间的可变电阻层112构成的叠层构造；和由第二电极113和第三电极115以及介于该电极间的可变电阻层114构成的叠层构造。在该情况下，使用第一电极111、第二电极113和可变电阻层112存储三值的信息，进一步，使用第二电极113、第三电极115和可变电阻层114存储三值的信息，从而能够共计存储3×3＝9值的信息。
(第二实施方式)
接着，说明本发明的第二实施方式的非易失性存储元件。第二实施方式采用下述结构：相对于在第一实施方式中表示的具有第一和第二电极的结构，对一层可变电阻层进一步追加第三电极、第四电极等，具有n个(≥3)电极。通过采用这样的结构，能够作为存储更多的信息的多值的存储元件动作。以下说明电极为4个的情况。
图8是表示本发明的第二实施方式的非易失性存储元件的结构的截面图。如图8所示，本实施方式的非易失性存储元件在可变电阻层122的上部和下部分别各形成两个电极111和120以及113和114。另外，在该图8中省略基板等。
在该元件的四个电极中，区分选择电极对，在第一电极111和第二电极113间、第一电极111和第三电极120间、第一电极111和第四电极121间、第二电极113和第三电极120间、第二电极113和第四电极121间、第三电极120和第四电极121间这共计6对的电极间，利用与第一实施方式同样的方法，以成为高电阻状态(S1)、高电阻状态(S2)、和低电阻状态(S3)或(S4)的任意一种的方式施加电脉冲。由此，能够使可变电阻层122的与各个电极的界面附近成为高电阻的状态或低电阻的状态。通过使用该状态的组合，能够存储多值的信息。
在表1中表示可变电阻层122的与第一电极111的界面附近(上部界面层116)、同样地与第二电极113的界面附近(下部界面层117)、同样地与第三电极120的界面附近(上部界面层118)、以及同样的与第四电极121的界面附近(下部界面层119)的状态。其中，表1中的界面1～4与上部界面层116、下部界面层117、上部界面层118、和下部界面层119分别对应。此外，在表1中，H表示高电阻状态、L表示低电阻状态。
[表1]
H：高电阻
L：低电阻
界面的状态
  界面1   界面2   界面3   界面4
  1   L   L   L   L
  2   H   L   L   L
  3   L   H   L   L
  4   L   L   H   L
  5   L   L   L   H
  6   H   H   L   L
  7   H   L   H   L
  8   H   L   L   H
  9   L   H   H   L
  10   L   H   L   H
  11   L   L   H   H
  12   H   H   H   L
  13   H   H   L   H
  14   H   L   H   H
  15   L   H   H   H
Figure A20088000122800231
电极间的电阻
Figure A20088000122800232
在各状态的组合中，不能够实现全部的界面附近的状态为高电阻的状态的组合，因此作为状态的组合的数目，如表1所示，为15。即，能够实现15个不同的状态的组合。
作为本实施方式的非易失性存储元件的读出方法，能够举出以下的方法。首先在两电极间施加电压的绝对值比V5和V6小的电压Vread的电脉冲，读出元件的电阻值。然后，判别电阻值是否为RL。由此能够不使各个电阻值变化地区别各状态的组合。如表1所示，根据电阻值是否为RL，能够判别12个不同状态的组合。此处，通过将能够判别的各状态的组合分配给12值的信息，能够使本实施方式的非易失性存储元件作为存储12值的信息的多值的存储器动作。
(第三实施方式)
图9是表示本发明的第三实施方式的非易失性半导体存储装置的结构的框图。
如图9所示，本实施方式的非易失性半导体存储装置300在半导体基板上具有存储器主体部301，该存储器主体部301包括：存储器阵列302；行选择电路/驱动器303；列选择电路304；用于进行信息的写入的写入电路305；检测流过选择位线的电流量，判定选择单元是高电阻状态还是低电阻状态，进行后述的多值判定或写入的指示判定的读出放大器/判定电路306；通过端子DQ进行输入输出数据的输入输出处理的数据输入输出电路307；将二值表达的8比特部分的输入数据变换为三值表达的6比特数据的数据编码电路308；和将三值表达的6比特部分的输出数据变换为2值表达的8比特数据的数据解码电路309。
此外，非易失性半导体存储装置300包括生成各种电压的电源电路310，该电源电路310包括电池板电源(VCP电源)311、供给电压VP1的VP1写入电源312、供给电压VP2的VP2写入电源313、和供给电压VP4的VP4写入电源314。而且，非易失性半导体存储装置300包括：接受从外部输入的地址信号的地址输入电路315；和基于从外部输入的控制信号，控制存储器主体部301的动作的控制电路316。
存储器阵列302形成在半导体基板之上，包括：以相互交叉的方式排列的多个字线WL0、WL1、WL2、……和位线BL0、BL1、BL2、……；和与这些字线WL0、WL1、WL2、……和位线BL0、BL1、BL2、……的交点对应而分别设置的多个存储器单元M11、M12、M13、M21、M22、M23、M31、M32、M33(以下表示为“存储器单元M11、M12、……”)。
存储器单元M11、M12、……由具有多值可变电阻层的非易失性存储元件和晶体管构成，在本实施方式中，作为该非易失性存储元件，使用在第一实施方式中说明的在电极间夹着包括钽氧化物的可变电阻层的非易失性存储元件。
此外，存储器阵列302包括与字线WL0、WL1、WL2、……平行排列的多个板线PL0、PL1、PL2、……。
如图9所示，存储器单元M11、M12、M13、……中构成存储器单元的晶体管的漏极与位线BL0连接，存储器单元M21、M22、M23、……中构成存储器单元的晶体管的漏极与位线BL1连接。
此外，存储器单元M11、M21、M31、……中构成存储器单元的晶体管的栅极与字线WL0连接，存储器单元M12、M22、M32、……中构成存储器单元的晶体管的栅极与字线WL1连接。
此外，存储器单元M11、M21、M31、……与板线PL0连接，存储器单元M12、M22、M32、……与板线PL1连接。
地址输入电路315从外部电路(未图示)接收地址信号，基于该地址信号向行选择电路/驱动器303输出行地址信号，并且向列选择电路304输出列地址信号。此处，地址信号是表示多个存储器单元M11、M12、……中被选择的特定的存储器单元的地址的信号。此外，行地址信号是表示地址信号所示的地址中的行的地址的信号，列地址信号是表示地址信号所示的地址中的列的地址的信号。
控制电路316在信息的写入周期中，根据被输入数据输入输出电路307的输入数据Din，将指示写入用电压的施加的写入信号向写入电路305输出。另一方面，在信息的读出周期中，控制电路310将指示读出用电压的施加的读出信号向列选择电路304输出。
行选择电路/驱动器303接收从地址输入电路315输出的行地址信号，根据该行地址信号，选择多个字线WL0、WL1、WL2、……中的任一个，对该被选择的字线施加规定的电压。
此外，列选择电路304接收从地址输入电路315输出的列地址信号，根据该列地址信号，如多个位线BL0～BL5、BL6～BL11、……那样同时选择6根位线，对该被选择的位线施加写入用电压或读出用电压。
数据编码电路308将作为写入数据通过数据输入输出电路307输入的二值表达的8比特部分的写入数据变换为三值表达的6比特数据。此外，数据编码电路308具有6个系统的DE0、DE1和DE2的输出，与输入数据相对应并联输出它们各个中的某个成为高电平的信号。在表2表示该对应关系的一个例子。
[表2]
0：HR2
1：LR
2：HR1
28＝256种                            36＝729种
在输入D0～D7以“0”或“1”的二值表达输入的8比特的数据存在28＝256种组合。为了在能够以“0”或“1”或“2”的三值记录的存储器单元中没有过多或过少地将其进行写入，存储器单元需要6比特。在该情况下，能够记录36＝729种信息，在表2中表示关于在其内进行写入所需要的256种对应关系。
接着，在表3中表示三值表达与存储器单元的电阻状态的对应关系的一个例子。
[表3]
  DE0是高电平   DE1是高电平   DE2是高电平
  存储器单元的电阻状态   第二高电阻状态RH2   低电阻状态RL   第一高电阻状态RH1
在该例中，在DE0为高电平时与RH2对应，在DE1为高电平时与RL对应，在DE2为高电平时与RH1对应。而且，数据编码电路308，对于与输入8比特相对应的存储器单元6比特的各个，作为对写入电路305的写入RH1、RH2、RL的哪一个的指示，将DE0、DE1和DE2中的某个设定为高电平。
写入电路305在接收到从控制电路316输出的写入指示信号的情况下，对通过列选择电路304选择的位线输出写入用电压。
图10是写入电路305的电路图。如图10所示，写入电路305由NMOS晶体管330、331、332、333、AND门334、335、336、和反相电路337构成。此处，在NMOS晶体管330的漏极被输入VP1电源312的输出电压VP1，在栅极与AND门334的输出连接。此外，在NMOS晶体管331的漏极被输入VP2电源313的输出电压VP2，在栅极与AND门335的输出连接。此外，在NMOS晶体管332的漏极被输入VP4电源314的输出电压VP4，在栅极与AND门336的输出连接。而且，在NMOS晶体管333的漏极被输入VCP电源311的输出电压VCP，在栅极与反相器337的输出连接。另外，NMOS晶体管331、332、333、334的源极均与VWP节点共通连接，被输入列选择电路304。
AND门334由从控制电路316输出的写入指示信号WEN、和从数据编码电路308输出的三值中的RH2的写入指示信号DE0这两个输入构成。此外，AND门335由从控制电路316输出的写入指示信号WEN、和从数据编码电路308输出的三值中的RH1的写入指示信号DE2这两个输入构成。而且，AND门336由从控制电路316输出的写入指示信号WEN、和从数据编码电路308输出的三值中的RL的写入指示信号DE1这两个输入构成。另外，在反相器337输入从控制电路316输出的写入指示信号WEN。
读出放大器/判定电路306，在信息的读出周期中，在后述的T1或T3的周期中，检测流过作为读出对象的选择位线的电流量，判定读出对象的存储器单元是高电阻状态还是低电阻状态。而且，基于该T1和T3的读出周期的结果，决定读出对象的存储器单元是三值中的RH1、RH2、RL的哪一个，作为其是哪一个的对数据解码电路309的指示，将DD0、DD1和DD2中的某一个设定为高电平。在该情况下，根据表4将DD0、DD1和DD2中的某一个设定为高电平。
[表4]
  DD0是高电平   DD1是高电平   DD2是高电平
  存储器单元的电阻状态   第二高电阻状态RH2   低电阻状态RL   第一高电阻状态RH1
数据解码电路309将作为写入数据从读出放大器/判定电路306输入的三值表达(DD0、DD1、DD2中的哪一个是高电平)的6比特部分的读出数据，变换为2值表达的8比特数据。该变换与数据编码电路308的处理是相反的关系，依据表2的对应关系进行。作为其结果得到的输出数据DO通过数据输入输出电路307，作为8比特数据向外部电路输出。
构成电源电路310的电池板电源(VCP电源)311、VP1电源312、VP2电源313、VP4电源314，由在图11(a)～(d)中分别表示的一般公知的基准电压产生器和运算放大器型电压驱动器42构成。
图12是表示图9中的A部的结构(2比特部分的结构)的截面图。图12中的非易失性存储元件323相当于图9中的存储器单元M11、M12、……，该非易失性存储元件323由上部电极324、包含钽氧化物的可变电阻层325、和下部电极326构成，在字线WL0、WL1的上方配置位线BL0，在该字线WL0、WL1与位线BL0之间，配置有板线PL0、PL1。327表示插塞层、328表示金属配线层、329表示源极/漏极区域。
[非易失性半导体存储装置的动作例]
接着，说明在写入信息时的写入周期和读出信息时的读出周期中第三实施方式的非易失性半导体存储装置的动作例。
图13表示与第一实施方式的说明同样的，写入存储器单元的可变电阻层325的三值的电阻状态(RH1、RH2、RL)与用于设定其电阻状态所必须的电压值的对应关系。在图11所示的VCP电源311、VP1源312、VP2电压313、VP4电源314所具有的各基准电压产生器中，此处所示的电压值在非易失性半导体存储装置300的制造阶段被设定。
此外，存储器单元的上部电极324由电池板电源线PL0、PL1、……总是被供给电压VCP，通过以该上部电极324侧的电压VCP作为基准，使下部电极326的电压变化规定时间，进行写入动作和读出动作。另外，在规定时间电压施加后的下部电极326侧施加VCP电压，上部电极324与下部电极326之间的电位差被维持为0V的状态。此外，对电阻状态不造成影响的VP5～VP6间的电压，成为在读出动作时施加在两电极间的读出电压Vread。
首先，说明读出周期。
图14表示读出周期的流程图，图15表示每个读出步骤的存储器单元的状态图。
如图14所示，读出由第一步骤T1、第二步骤T2、第三步骤T3、和第四步骤T4这四个步骤构成。写入存储器单元的电阻状态设想为RH1、RH2、RL这三个状态，图14中对于各种情况表示了每个步骤的电阻状态的过渡。
[第一步骤T1]
读出由从外部输入的地址信号指定的存储器单元的电阻值。然后，对被选择的存储器单元通过读出放大器/判定电路306施加Vread电压，比较此时流过的电流值与规定的电流值，根据其大小关系判定是高电阻状态(HR)还是低电阻状态。在该情况下，如图15的T1栏所示，在被选择的存储器单元的电阻值为RH1或RH2的情况下，在该步骤无法进行区别，判定均为高电阻状态，在为RL的情况下，判定为低电阻状态。
[第二步骤T2]
在第一步骤T1中判定存储器单元是高电阻状态的情况下，在规定时间期间施加电压VP4。
另一方面，在第一步骤T1中判定存储器单元为低电阻状态的情况下，在该步骤不进行处理，维持为NOP(No Operation：无操作)状态。
如图15的T2、T3栏所示，如果在读出存储器单元的电阻值为RH1的情况下施加电压VP4，则其电阻状态从高电阻值状态向低电阻值状态过渡。另一方面，如果在读出存储器单元的电阻值为RH2的情况下施加电压VP4，则电阻状态不变化，维持高电阻值状态。
[第三步骤T3]
对在第二步骤T2中被施加电压VP4的存储器单元，由读出放大器/判定电路306施加Vread电压，比较此时流过的电流值与规定的电流值，根据其大小关系，判定是高电阻状态还是低电阻状态。
如图15的T2、T3栏所示，在读出存储器单元是RH1的情况下，在第二步骤T2转移至低电阻值状态，因此判定为低电阻值状态，在读出存储器单元是RH2的情况下，在第二步骤T2也维持高电阻状态，因此判定为高电阻值状态。另外，对于在第二步骤T2中进行NOP处理的存储器单元，在本步骤中也进行NOP处理。
通过至此的步骤，能够判定写入存储器单元的电阻值状态是三值RH1、RH2、RL中的哪一个，根据其结果设定读出放大器/判定电路306的输出DD0、DD1、DD2中的某一个为高电平，传送至数据解码电路309，进行依据上述表2的数据解码处理，之后由数据输入输出电路307向外部输出8比特的数据。
[第四步骤T4]
仅对在第三步骤T3中判定为RH1的存储器单元施加电压VP2，结束读出流程。如图15的T4栏所示，在读出存储器单元为RH1的情况下，在第二步骤T2中转移至低电阻值的状态的RL，因此通过这样施加电压VP2，回到作为原来的电阻值状态的RH1。
接着，说明写入周期。
图16表示写入周期的流程图，图17表示每个写入步骤的存储器单元的状态图。
如图16所示，写入由第一步骤T1和第二步骤T2这两个步骤构成。写入存储器单元的电阻状态被设想为RH1、RH2、RL这三个状态，在图17中对于各个情况表示了每个步骤的电阻状态的过渡。
[第一步骤T1]
该步骤与对写入存储器单元的删除动作相当。
对由从外部输入的地址信号指定的存储器单元，在规定时间的期间施加电压VP2。如图17的T1栏所示，设想存储器单元的电阻状态是在本写入周期以前写入该存储器单元中的RH1、RH2、RL中的哪一种。在前状态是作为第一高电阻状态的RH1的情况下，即使施加电压VP2也不会影响电阻值的状态，维持为RH1的状态。如果前状态是作为第二高电阻状态的RH2，则通过施加电压VP2暂时转移至RL状态，之后转移至作为第一电阻状态的RH1。此外，如果前状态是作为低电阻状态的RL，则通过施加电压VP2转移至作为第一电阻状态的RH1。
如上所述，能够不依赖于前状态地，通过施加相同电压而统一成为作为同一电阻状态的RH1。
[第二步骤T2]
根据数据编码电路308的指示信号DE0、DE1、DE2进行写入。在DE2是高电平的情况下，指示第一高电阻状态RH1的写入。在该情况下，因为在第一步骤T1中已写入为该状态，所以为NOP处理，不进行任何处理。与此相对，在DE0是高电平的情况下，指示第二高电阻状态RH2的写入，因此在规定期间施加电压VP1。此外，在DE1是高电平的情况下，指示低电阻状态RL的写入，因此在规定期间施加电压VP4。
如图17的T2栏所示，在写入RH2时，通过施加电压VP1暂时转移至RL，之后转移至第二高电阻状态RL2。在写入RL时，通过施加电压VP4转移至低电阻值RL。
另外，第三实施方式的非易失性半导体存储装置300使8比特输入输出数据与6个存储器单元对应，进行写入和读出动作。因此，在本实施方式中能够进行36＝729种的记录，在其中729-256＝473种为未使用的状态。通过使用该未使用区域并使用公知的方法，能够几乎不增大芯片尺寸地达到进一步的容量扩展，能够实现高品质的非易失性半导体存储装置。
例如，保持存储器单元数相同，增设为9比特(512种，因此217种未使用)的输入输出结构，或者，保持外部8比特输入输出数据结构，将该未使用区域分割1比特给错误订正用的奇偶校验位，从而在保持芯片内的存储器单元数相同的情况下构成为具有错误订正功能的结构等，能够容易地实现更高品质的存储器装置。此外，也可以考虑将未使用区域用作冗长救济用的预备存储器单元。
此外，在本实施方式中，作为内部电源电路，分别构成VP1电源312、VP2电源313、和VP4电源314，但是，例如也可以构成为将VP1电源兼用作外部电源的VDD，而且将VP2电源兼用作VSS(接地)电源。
此外，本实施方式采用1晶体管/1非易失性存储部(1T1R)型存储器单元构造，但当然也可以采用交叉点型存储器构造。即，存储器阵列也可以采用下述结构，其包括：在半导体基板上相互平行地形成的多个第一电极配线；在这些第一电极配线的上方，在与半导体基板的主面平行的面内以相互平行且与多个第一电极配线立体交叉的方式形成的多个第二电极配线；和与这些多个第一电极配线和多个第二电极配线的立体交叉点对应设置的非易失性存储元件，作为该非易失性存储元件，使用第一实施方式的非易失性存储元件。
进一步，在图14和图16中分别表示的读出流程和写入流程中，根据需要当然也可以追加实施检查存储器单元的状态的检验动作。
根据上述说明，本领域的技术人员可知本发明的很多改良和其它实施方式。因此上述说明应该被解释为例示，目的在于向本领域的技术人员说明实施本发明的最佳方式。能够在不脱离本发明的精神的前提下，实质地变更其构造和/或功能的详细内容。
产业上的可利用性
本发明的非易失性存储元件和非易失性存储阵列能够稳定地存储超过1比特的信息，作为在个人计算机或便携式电话等各种电子设备中使用的非易失性存储元件等是有用的。

Claims (15)

1.一种非易失性存储元件，其特征在于，包括：
第一电极；第二电极；和介于所述第一电极与所述第二电极之间，电阻值基于施加在所述第一电极与所述第二电极间的电脉冲可逆地变化的可变电阻层，
所述可变电阻层以至少包含4族、5族或6族的金属元素的氧化物的方式构成，
在施加在所述第一和第二电极间的电脉冲的电压V1～V6中，电压V1、V4和V6是正电压，具有V1＞V4＞V6的关系，电压V2、V3和V5是负电压，具有V5＞V3＞V2的关系，在该情况下，该可变电阻层的电阻值是，
(A)在将电压V1的电脉冲施加在所述第一和第二电极间的情况下成为高电阻值RH，之后，即使将正电压的电脉冲施加在两电极间也维持为高电阻值RH，另一方面，在将比电压V5小比电压V3大的负电压的电脉冲施加在所述第一和第二电极间时，该电阻值减少，在将电压V3的电脉冲施加在所述第一和第二电极间时成为低电阻值RL，在将比电压V3小比电压V2大的负电压的电脉冲施加在所述第一和第二电极间时，该电阻值增加，在将电压V2的电脉冲施加在所述第一和第二电极间时成为高电阻值RH，
(B)在将电压V2的电脉冲施加在所述第一和第二电极间之后，即使将负电压的电脉冲施加在所述第一和第二电极间也维持为高电阻值RH，另一方面，在将比电压V6大比电压V4小的正电压的电脉冲施加在所述第一和第二电极间时，该电阻值减少，在将电压V4的电脉冲施加在所述第一和第二电极间时成为低电阻值RL，在将比电压V4大比电压V1小的正电压的电脉冲施加在所述第一和第二电极间时，该电阻值增加，在将电压V1的电脉冲施加在所述第一和第二电极间时成为高电阻值RH。
2.一种写入方法，其是权利要求1所述的非易失性存储元件的写入方法，其特征在于，包括：
通过在所述第一和第二电极间施加电压V1的电脉冲，产生所述可变电阻层的电阻值成为高电阻值RH的第一高电阻状态的步骤；
通过在所述第一和第二电极间施加电压V2的电脉冲，产生所述可变电阻层的电阻值成为高电阻值RH的第二高电阻状态的步骤；和
通过在所述第一高电阻状态下在所述第一和第二电极间施加电压V3的电脉冲，或者在所述第二高电阻状态下在所述第一和第二电极间施加电压V4的电脉冲，产生所述可变电阻层的电阻值成为低电阻值RL的低电阻状态的步骤。
3.一种读出方法，其是读出通过权利要求2所述的非易失性存储元件的写入方法写入的信息的非易失性存储元件的读出方法，其特征在于，包括：
第一步骤，通过在所述第一和第二电极间施加比电压V5大比电压V6小的读出用电压的电脉冲，判别所述可变电阻层的电阻状态是其电阻值为高电阻值RH的高电阻状态和所述低电阻状态的哪一种；
第二步骤，在所述第一步骤中判别所述可变电阻层的电阻状态为高电阻状态的情况下，在所述第一和第二电极间施加电压V4的电脉冲；和
第三步骤，在所述第二步骤之后，通过在所述第一和第二电极间施加所述读出用电压的电脉冲，判别所述可变电阻层的电阻状态是高电阻状态和低电阻状态的哪一种。
4.如权利要求3所述的读出方法，其特征在于：
在所述第三步骤中，判别所述可变电阻层的电阻状态为低电阻状态的情况下，还具有在所述第一和第二电极间施加电压V2的电脉冲的第四步骤。
5.一种读出方法，其是读出通过权利要求2所述的非易失性存储元件的写入方法写入的信息的非易失性存储元件的读出方法，其特征在于，包括：
第一步骤，通过在所述第一和第二电极间施加比电压V5大比电压V6小的读出用电压的电脉冲，判别所述可变电阻层的电阻状态是其电阻值为高电阻值RH的高电阻状态和所述低电阻状态的哪一种；和
在所述第一步骤中判别所述可变电阻层的电阻状态为高电阻状态的情况下，在所述第一和第二电极间施加所述读出用电压的电脉冲，进一步，通过施加与该读出用电压极性不同绝对值相等的电压的电脉冲，判别所述可变电阻层的电阻状态是否是所述第一高电阻状态和第二高电阻状态的步骤。
6.一种非易失性存储元件，其特征在于：
包括N个电极；和介于各电极间，电阻值基于施加在各电极间的电信号可逆地变化的电阻变化层，其中，N≥3，
所述可变电阻层以至少包含4族、5族或6族的金属元素的氧化物的方式构成，
在施加在各电极间的电脉冲的电压V1～V6中，电压V1、V4和V6是正电压，具有V1＞V4＞V6的关系，电压V2、V3和V5是负电压，具有V5＞V3＞V2的关系，在该情况下，该可变电阻层的电阻值是，
(A)在将电压V1的电脉冲施加在各电极间的情况下成为高电阻值RH，之后，即使将正电压的电脉冲施加在两电极间也维持为高电阻值RH，另一方面，在将比电压V5小比电压V3大的负电压的电脉冲施加在各电极间时，该电阻值减少，在将电压V3的电脉冲施加在各电极间时成为低电阻值RL，在将比电压V3小比电压V2大的负电压的电脉冲施加在各电极间时，该电阻值增加，在将电压V2的电脉冲施加在各电极间时成为高电阻值RH，
(B)在将电压V2的电脉冲施加在各电极间之后，即使将负电压的电脉冲施加在各电极间也维持为高电阻值RH，另一方面，在将比电压V6大比电压V4小的正电压的电脉冲施加在各电极间时，该电阻值减少，在将电压V4的电脉冲施加在各电极间时成为低电阻值RL，在将比电压V4大比电压V1小的正电压的电脉冲施加在各电极间时，该电阻值增加，在将电压V1的电脉冲施加在各电极间时成为高电阻值RH。
7.一种写入方法，其是权利要求6所述的非易失性存储元件的写入方法，其特征在于，包括：
通过在各电极间施加电压V1的电脉冲，产生所述可变电阻层的电阻值成为高电阻值RH的第一高电阻状态的步骤；
通过在各电极间施加电压V2的电脉冲，产生所述可变电阻层的电阻值成为高电阻值RH的第二高电阻状态的步骤；和
通过在所述第一高电阻状态下在各电极间施加电压V3的电脉冲，或者通过在所述第二高电阻状态下在各电极间施加电压V4的电脉冲，产生所述可变电阻层的电阻值成为低电阻值RL的低电阻状态的步骤。
8.一种非易失性半导体存储装置，其特征在于，包括：
半导体基板；
多个存储器单元，其包括：形成在所述半导体基板上，以相互交叉的方式行列状排列的多个字线和多个位线；与所述多个字线和多个位线的交点相对应地分别设置的多个晶体管；和与所述多个晶体管一对一地对应设置的多个权利要求1所述的非易失性存储元件；
选择所述多个字线中的任一个字线的行选择电路；
选择所述多个位线中的任一个位线的列选择电路；
以高电平或低电平这两个值与所述半导体基板的外部进行输入输出信息的交换的N比特的数据输入输出电路；
将来自所述数据输入输出电路的N比特的输入数据变换为表达三个值的M比特的数据的数据编码电路，其中，2N≤3M；
与所述非易失性存储元件的一个端子连接的基准电压源；
第一电压源，与所述非易失性存储元件的另一个端子连接，写入该非易失性存储元件的电阻值为高电阻值RH的第一高电阻状态；
第二电压源，与所述非易失性存储元件的所述另一个端子连接，写入该非易失性存储元件的电阻值为高电阻值RH的第二高电阻状态；
第三电压源，向所述非易失性存储元件的所述另一个端子供电，写入该非易失性存储元件的电阻值为低电阻值RL的低电阻状态；
判定所述非易失性存储元件的所述电阻值相对于规定的值是高还是低的读出放大器电路；和
为了将所述存储器单元的写入信息从所述数据输入输出电路输出，将表达三值的M比特的数据变换为N比特的二值数据的数据解码电路，
由M个所述存储器单元记录N比特的输入数据。
9.一种读出方法，其是权利要求8所述的非易失性半导体存储装置的读出方法，其特征在于，包括：
第一步骤，使用所述读出放大器，判定被选择的所述存储器单元的电阻值相对于规定的值是高还是低；
第二步骤，在所述第一步骤判定为比规定的值高的情况下，在进行利用所述第三电压源的写入之后，再次使用所述读出放大器，判定被选择的所述存储器单元的电阻值相对于规定的值是高还是低；
第三步骤，在所述第一步骤中判定为比规定的值低的情况下，判断为在所述被选择的存储器单元中所述低电阻状态已被写入；
第四步骤，在所述第二步骤中判定为比规定的值低的情况下，判断为在所述被选择的存储器单元中所述第一高电阻状态已被写入；和
第五步骤，在所述第二步骤中判定为比规定的值高的情况下，判断为在所述被选择的存储器单元中所述第二高电阻状态已被写入。
10.如权利要求9所述的非易失性半导体存储装置的读出方法，其特征在于：
在所述第二步骤中判定为比规定的值低的情况下，以使所述非易失性存储元件成为所述第一步骤时的电阻状态的方式，进行利用所述第一电压源或所述第二电压源的写入。
11.一种写入方法，其是权利要求8所述的非易失性半导体存储装置的写入方法，其特征在于，包括：
第一步骤，通过对被选择的所述存储器单元，进行利用所述第一电压源或所述第二电压源的写入，将该存储器单元的电阻状态设定为规定的电阻状态；和
第二步骤，在所述第一步骤之后，进行利用所述第一电压源的写入、利用所述第二电压源的写入、或利用所述第三电压源的写入。
12.如权利要求11所述的写入方法，其特征在于：
当在所述第一步骤中设定的电阻状态和在所述第二步骤中应该写入的电阻状态相同的情况下，不执行所述第二步骤。
13.一种非易失性半导体存储装置，其特征在于，包括：
半导体基板；和
存储器阵列，该存储器阵列包括：在所述半导体基板之上形成为相互平行的多个第一电极配线；在所述多个第一电极配线的上方，在与所述半导体基板的主面平行的面内以相互平行且与所述多个第一电极配线立体交叉的方式形成的多个第二电极配线；以及与所述多个第一电极配线和所述多个第二电极配线的立体交叉点对应设置的权利要求1所述的非易失性存储元件。
14.如权利要求1所述的非易失性存储元件，其特征在于：
所述4族、5族、或6族的金属元素的氧化物是Ti、V、Zr、Nb、Hf、Ta、和W中的任一个的氧化物。
15.如权利要求14所述的非易失性存储元件，其特征在于：
所述4族、5族、或6族的金属元素的氧化物，在将钽氧化物表示为TaOx的情况下，是满足0＜x＜2.5的钽氧化物。
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