WO2005076280A1

WO2005076280A1 - 半導体装置

Info

Publication number: WO2005076280A1
Application number: PCT/JP2005/000742
Authority: WO
Inventors: Norikatsu Takaura; Riichiro Takemura; Motoyasu Terao; Hideyuki Matsuoka; Kenzo Kurotsuchi
Original assignee: Renesas Technology Corp.
Priority date: 2004-02-05
Filing date: 2005-01-21
Publication date: 2005-08-18
Also published as: JPWO2005076280A1; JP2010049792A; JP5492245B2; JP2013235648A; JP5049334B2; JP4500268B2; TW200527656A; JP2012178216A

Abstract

　相変化メモリを低電圧動作および高温の動作又は放置させる場合に、記録保持信頼性を向上させること。　読み出し電圧をセット電圧およびリセット電圧以上として高速動作させ、読み出し後に読み出し前の状態を再書込みする、いわゆる破壊読出しを行う。または、複数個のセルを用いて１ビットの情報を記録する、いわゆるオアセルを用いて、高温時の動作又は放置のける信頼性を向上させる。破壊読出しおよびオアセルを用いた相変化メモリに必要な、回路構成および動作方法を用いる。

Description

明細書

半導体装置

技術分野

[0001] 本発明は、半導体装置に関し、特に相変化材料を用いて形成される、高密度集積メモリ回路、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリ、あるいはアナログ回路を有する半導体集積回路装置に適用して有効な技術に関するものである。

背景技術

[0002] 相変化材料力もなる抵抗素子を用いたメモリ湘変化メモリ)は、電気パルスを用いて、相変化材料を非晶質状態と結晶状態間で可逆的に相転移させ、非晶質状態 (リセット）と結晶状態 (セット）の抵抗値の違、を情報として記録する不揮発メモリである。ちなみに、相変化材料の非晶質状態の高抵抗値および結晶状態の低抵抗値は、それぞれ、完全な非晶質状態および完全な結晶状態である必要は必ずしもなぐ完全な非晶質状態である高抵抗状態と完全な結晶状態である低抵抗状態の中間の任意の値をとることが可能である。

[0003] 以下に相変化メモリの動作機構を図 14を用いて詳細に説明する。図 14は、相変化メモリの記録動作を実現する相変化材料の電流電圧特性の例である。非晶質状態にある相変化材料の両端に印圧した電圧をゼロから次第に増加させると、非晶質状態の相変化材料が結晶状態に相変化する。非晶質状態から結晶状態への相変化が起こる電圧はセット電圧（Vset)と定義される。非晶質状態から結晶状態へ変化した相変化材料の抵抗値は高抵抗状態から低抵抗状態へ変化する。

[0004] また、結晶状態にある相変化材料の両端に印圧した電圧をゼロ力次第に増加させると、結晶状態の相変化材料が非晶質状態に相変化する。結晶状態から非晶質状態への相変化が起こる電圧はリセット電圧 (Vreset)と定義される。結晶状態から非晶質状態へ変化した相変化材料の抵抗値は低抵抗状態から高抵抗状態へ変化する。

[0005] 相変化メモリは結晶状態の低抵抗値を" 0"状態として、また非晶質状態の高抵抗値を "1"状態として情報を記録する。情報の読み出しは、相変化材料の両端に読み出し電圧（Vread)を印圧することで行う。図 14に示すように、読み出し電圧 Vreadの印圧により、低抵抗値を有する結晶状態に発生する電流は、高抵抗値を有する非晶質状態に発生する電流よりも大きくなる。

[0006] 相変化メモリに記録された情報は、相変化材料の一端に電気的に接続されたビット線の電圧降下をセンスすることにより読み出される。図 15は相変化材料に電気的に接続されたビット線の電圧降下を模式的に示したものである。ビット線は読み出し時の初期状態においてプリチャージレベル Vpに設定されている。図 15では、ビット線のプリチャージレベル Vpは 0. 3Vに設定されている。図 15に示すように、高抵抗値を有する非晶質状態の相変化材料に電気的に接続されたビット線は、低抵抗値を有する結晶状態の相変化材料に電気的に接続されたビット線よりも低速度で電圧降下する。この理由は、ビット線に蓄積された電荷が相変化材料に流れ込む速度が、低抵抗値を有する相変化材料よりも高抵抗値を有する相変化材料の方が遅いためである。

[0007] 読み出し電圧を用いてビット線の電圧降下の速度をセンスすることにより、相変化メモリの" 0"状態および" 1"状態が読み出される。ちなみに、本発明では結晶状態の低抵抗値を" 0"状態として、また非晶質状態の高抵抗値を" 1"状態としたが、非晶質状態の高抵抗値を" 0"状態とし、結晶状態の低抵抗値を" 1"状態としてもよい。

[0008] 特許文献 1：特願 2003— 145305号明細書

特許文献 2：特願 2003-081724号明細書

発明の開示

発明が解決しょうとする課題

[0009] 相変化メモリには、非晶質状態が結晶状態に誤って相転移する、いわゆる誤セットの問題がある。誤セットは、低電圧動作時の過剰な電気エネルギー入力、または高速動作時などに発生しやすい。誤セットを発生させる要因は、例えば、物性値ばらつきまたは電気特性ばらつきまたは寸法ばらつきである。また、例えば、相変化材料または選択トランジスタまたは LSI配線などの特性ばらつき、動作電圧のばらつき、または電源電圧のばらつきなども誤セットを発生させる要因である。 [0010] 以下に読み出し動作時に誤セットが発生する現象を詳細に説明する。図 14に示すように、従来の方法では、読み出し電圧がセット電圧以下に設定される。読み出し電圧をセット電圧以下に設定することにより、読み出し動作により非晶質状態にある相変化材料が結晶状態に誤セットすることを防ぐことができた。

[0011] しかし、相変化メモリに低電圧動作が要求される場合、セット電圧と読み出し電圧のマージンが小さくなる問題が発生する。例えば、携帯電話、またはモパイル携帯情報端末、または ICカードなど低消費電力製品に用いられる場合、相変化メモリには低電力動作が求められる。また、低電圧動作するマイコン混載メモリとして用いられる場合にも、相変化メモリに低電圧動作が要求される。

[0012] 低電圧動作する相変ィ匕メモリにおいて、セット電圧と読み出し電圧のマージンが小さくなる理由は、セット電圧が小さくなることに対して読み出し電圧を小さくすることが困難だからである。読み出し電圧を小さくすることが困難な理由は、読み出し電圧とともに読み出し電流が小さくなり、相変化メモリの動作速度が低下するからである。

[0013] 相変ィ匕メモリの読出し電圧と読出し電流の関係を図 16を用いて説明する。図 16に示すように、読み出し電圧 Vreadlにより得られる、結晶状態の読み出し電流が Ireadl である。これに対して、読み出し電圧 Vreadはりも小さい読出し電圧により得られる結晶状態の読出し電流は Iread2となり、 Ireadはり小さくなる。読出し電流が小さいと、ビット線の放電速度が低下し、センスアンプによって相変化材料の非晶質状態と結晶状態をセンスする速度が低下する結果、相変化メモリの動作速度が低下する。

[0014] セット電圧と読み出し電圧のマージンが小さい場合、相変化メモリの記録保持信頼性は劣化する。例えば、相変化メモリの特性ばらつきが大きい場合、セット電圧がばらついて小さくなり、読み出し電圧よりも小さくなる可能性がある。この結果、読み出し動作によって、相変化材料が非晶質状態力も結晶状態へ誤セットする現象が起こる誤セットは、図 14に示すようなリセット電圧がセット電圧よりも大きい場合、および図 1 7に示すようなリセット電圧がセット電圧よりも小さい場合の両方で起こる可能性がある相変化メモリが低電圧動作する場合、読み出し電圧とセット電圧のマージンが小さくなるために、わずかな相変化材料または選択トランジスタの特性ばらつきによって誤セットが発生する。

[0015] また、相変化メモリが低電圧動作する場合、セット電圧とリセット電圧のマージンが小さくなるために、わずかな相変化材料または選択トランジスタの特性ばらつきによつて、リセット動作時に誤セットが発生する。

また、累積読み出しによりリセット状態の抵抗値が変化する場合、エネルギー入力が変化するため、誤セットが発生する。

また、相変化メモリを大容量ィ匕した場合、配線プロセスなどのわずかな歩留まり不良により、落ちこぼれビットの誤セットが発生する。

また、相変化メモリを高速読み出しするために、読み出し電圧を大きくとる場合、読み出し電圧とセット電圧のマージンが小さくなるため、誤セットが発生する。

また相変化メモリには、結晶状態が非晶質状態に誤って相転移する、いわゆる誤リセットの問題がある。相変化メモリに低電圧動作が要求される場合、リセット電圧と読み出し電圧のマージンも小さくなる。よって、相変ィ匕メモリの特性ばらつきが大きい場合、リセット電圧がばらついて小さくなり、読み出し電圧よりも小さくなる可能性がある。この結果、読み出し動作によって、相変化材料が結晶状態から非晶質状態へ誤リセットする現象が起こる。

[0016] 誤リセットは、図 14に示すようなリセット電圧がセット電圧よりも大きい場合、および図 17に示すようなリセット電圧がセット電圧よりも小さい場合の両方で起こる可能性がある。

相変化メモリが低電圧動作する場合、読み出し電圧とリセット電圧のマージンが小さくなるために、わずかな相変化材料または選択トランジスタの特性ばらつきによって誤リセットが発生する。

[0017] また、相変化メモリが低電圧動作する場合、セット電圧とリセット電圧のマージンが小さくなるために、わずかな相変化材料または選択トランジスタの特性ばらつきによつて、セット動作時に誤リセットが発生する。

また、相変化メモリを高速読み出しするために、読み出し電圧を大きくとる場合、読み出し電圧とリセット電圧のマージンが小さくなるため、読み出し時に誤リセットが発生する。

また、相変化メモリの誤セットは、相変化材料の非晶質状態が準定常状態であるために、高環境温度または高接合温度で動作または放置される場合にも発生する。高温度長時間放置によって発生する誤セットは、 DRAMなどの大容量メモリで見られる、いわゆる「落ちこぼれビット現象」として観測され、この結果、高集積度メモリ回路およびロジック混載メモリに用いられる相変化メモリの長時間記録保持信頼性が劣化する問題がある。相変化メモリの高温動作が要求される製品例としては、自動車ェンジン制御用混載マイコンが挙げられる。動作および 20年放置温度要求は、例えば接合温度で摂氏 125度以上、ある、は摂氏 145度以上である。

[0018] 本発明の目的は、特に相変化材料を用いた例えば、高密度集積メモリ回路、およびメモリ回路と論理回路が同一半導体基板に設けられたロジック混載型メモリ、およびアナログ回路を有する半導体集積回路装置にぉヽて、長時間記録保持信頼性の要求される相変化材料を用いたメモリセル素子の信頼性を向上させることのできる技術を提供することにある。

[0019] また、本発明の他の目的は、半導体集積回路装置の低電圧動作ィ匕を図ることにある。また、本発明の他の目的は、半導体集積回路装置の高温度動作ィ匕を図ることにある。また、本発明の他の目的は、半導体集積回路装置の高温度放置の長時間化を図ることにある。また、本発明の他の目的は、半導体集積回路装置の高集積化を図ることにある。また、本発明の他の目的は、半導体集積回路装置の大容量化を図ることにある。また、本発明の他の目的は、半導体集積回路装置の高速動作化を図ることにめる。

[0020] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

[0021] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。読出し動作において、ビット線にセットに必要な電圧を印加してデータを読出してすべてのセルを低抵抗ィ匕し、高抵抗セルにっ、ては再書込み動作を行う。その結果、高温動作時に発生する誤セットおよび誤リセットを破壊読出し方法を用いて防止することが可能となる。

[0022] また、ビット線により高電圧を印加して読み出し、高抵抗セル及び、低抵抗セルにそれぞれ再書込み動作を行う。その結果、本発明は相変化材料または選択トランジスタまたは LSI配線などの特性ばらつき、または電源電圧のばらつきによって発生する誤セットおよび誤リセットを破壊読出し方法を用いて防止することが可能となる。

また、本発明は落ちこぼれビット救済をオアセル、すなわち二つ以上の複数個のメモリセルを用いて 1ビットの情報を保持する。本発明の結果、高温長時間放置または落ちこぼれビットによって発生する誤セットを防止し、相変化メモリの長時間記録保持信頼性を向上させることが可能となる。

発明の効果

[0023] 本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。特に相変化材料を用いた例えば、高密度集積メモリ回路、およびメモリ回路と論理回路が同一半導体基板に設けられたロジック混載型メモリ、およびアナログ回路を有する半導体集積回路装置において、長時間記録保持信頼性の要求される相変化材料を用いたメモリセル素子の信頼性を向上させることがでさる。

発明を実施するための最良の形態

[0024] <実施例 1 >

本発明の相変ィヒメモリセルの回路図を図 3に示す。図 3のメモリセル部分は、下部電極 dwc、および相変化材料 PCR、および上部電極 upc、およびソース線 SL、およびビット線 BL、および例えば MISFET力なる選択用トランジスタ MT、およびワード線 WL力構成される。

相変化メモリセルの断面図の例を図 18に示す。本メモリセルにおいて、相変化材料 PCRは上部電極 upcおよび下部電極プラグ dwcおよび層間膜 IL力も構成されてヽる。相変化材料 PCRは上部電極 upcと下部電極プラグ dwcと電気的に接続されてヽる。上部電極 upcはビット線 BLまたはソース線 SLと電気的に接続されている。下部電極プラグ dwcは例えば MISFETからなる選択用トランジスタ MTのソース ·ドレインの一端と電気的に接続されている。選択トランジスタのソース'ドレインの他端はソース線 SLまたはビット線 BLのうちの、上部電極に接続されていない配線と電気的に接続されている。すなわち、メモリセルの回路図は図 3 (a)または図 3 (b)のようになる。なお、メモリセル構造の加工は公知の方法を用いて行われる。なお、この種のメモリセル構造に関連するものとしては、例えば特許文献 1に開示されている。

[0025] 低電圧動作する相変化メモリに用いられる相変化材料 PCRには、例えば Ge— Sb— Te系相変化材料、または Zn— Te系相変化材料、または Zn— Te系相変化材料に添加元素をカ卩えた Zn— X— Te系相変化材料がある。添加元素 Xとしては、例えば Sbが挙げられる。 Zn— X— Te系相変化材料に関連するものとしては、例えば特許文献 2に開示されている。

下部電極プラグ dwcに用いられる材料には、例えばタングステンが挙げられる。タンダステンは相変化材料との界面特性が良いので、本発明の目的の一つである、低電圧かつ高速動作に適した材料である。図 19に、 Ge Sb Te

2 2 5およびタングステンおよび窒化チタンおよびシリコンの結晶格子定数を比較する。図 19に示すように、 Ge S

2 b Teの結晶格子定数とタングステンの結晶格子定数がほぼ同じであることがわかる

2 5 この結果、下部電極にタングステンを用いた相変ィ匕メモリの相変化に要する電流が小さくなる。図 20に、下部電極にタングステンと窒化チタンを用いた場合の、 Ge Sb

2 2

Te相変化材料が結晶状態力非晶質状態に相変化するのに要するリセット電流を

5

示す。図 20に示すように、下部電極にタングステンを用いる場合のリセット電流力窒化チタンを用いる場合のリセット電流よりも小さい。この結果、下部電極材料にタンダステンを用いることで、相変化に要する電流が小さいくなる結果、相変化メモリの低電圧動作も同時に可能となる。ただし、相変化メモリが低電圧動作することにより、読み出し電圧およびセット電圧およびリセット電圧の差であるマージンが小さくなる問題がある。

[0026] また、相変化メモリが低電圧動作する例としては、相変化材料が薄膜の場合が挙げられる。薄膜の相変化材料を用いることで相変化メモリ実現する理由を以下に説明する。例えば、相変化材料が結晶状態に相変化するのに要する単位体積当たりの電力 Pを、ォーミック近似を用いて求めると以下の式 1のように表せる。 _ I (式 - )

A ■ T ~ R · A■ T ~ r · T ²

ここで、 Isetは非晶質状態の相変化材料が結晶状態に相変化する時に要するセット電流、 Rは相変化材料の抵抗値、 rは相変化材料の抵抗率、 Aは下部電極面積、 T は相変化材料の膜厚である。式 1を解いてセット電圧 Vsetを求めると以下の式 2のようになる。

e_t = V^- Τ (式 2 )

式 2より、セット電圧 Vsetが相変化材料の膜厚に比例することがわかる。その結果、相変化材料の膜厚が薄くなることによって、相変化メモリの低電圧動作が実現できることがわかる。式 1および式 2は、相変化材料が非晶質状態から結晶状態に相変化するセット動作を表している。式 1および式 2は、相変化材料が結晶状態から非晶質状態に相変化するリセット動作を表す場合も、近似的に用いることが可能である。ただし、式 1および式 2は、ォーミック近似のみを用いて求められたものであり、ジュール熱の発生および拡散を考慮した場合、相変化材料が相変化する時に要する電力は、式 1 および式 2で求められる値よりも大きくなる。

また、本発明では、ソース線とビット線の電位差の絶対値の最大値が 1. 8V以下であることを想定している。この場合選択用スィッチでの電圧低下が 0. 6V以上見込まれるので、相変化材料に印加される電圧は 1. 2V以下になると想定される。

図 21に、相変化材料が結晶状態力も非晶質状態へ相変化する時のリセット電圧と相変化材料の膜厚の実験データを示す。 Ge Sb Te組成の相変化材料を用いて 1

2 2 5

. 2V動作を行う場合、膜厚は例えば 20nm以下とする必要がある。また、 Zn Sb T

35 15 e 相変化材料を用いて 1. 2V動作を行う場合、膜厚は例えば 60nm以下とする必要

50

があることが想定される。前記の膜厚が相変化材料の組成に依存する理由は、相変化材料の抵抗率が異なるためである。また、前記の膜厚ゼロの下限値において、リセット電圧が OVにならない理由は、相変化材料が相変化する時に要する電力にはジュール熱の発生および拡散の寄与分も含まれるためである。

相変化メモリが高温度動作および高温度長時間放置で用いられる例としては、高融点の相変化材料、 Zn - Te系相変化材料、または Zn - Te系相変化材料に添加元素をカ卩えた Zn— X— Te系相変化材料がある。 Zn— X— Te系相変化材料に関連するものとしては、例えば特許文献 2に開示されている。

[0028] 本発明は、相変化材料として GeSbTe系相変化材料もしくは、 Zn— Te系相変化材料、または Zn— Te系相変化材料に添カ卩元素をカ卩えた Zn— X— Te系相変化材料をあげているが、このほかの相変化材料にも適用できる。その場合、相変化素子のデータ保持信頼性を向上できるとともに、低電圧での動作速度の低下を防止できる。また、動作電圧として 1. 2V程度を想定している力 1. 8Vでの動作にも適用できる。この場合でも、動作マージンを向上でき、動作速度を改善できる効果がある。

[0029] さらに、本発明は、加工寸法が 0. 13 m以下の加工技術を用いた半導体に用いることが望ましい。微細化が進むとともに動作電圧の低減が進むため、動作マージンの低下が問題となり、本発明を適用することにより、動作マージンを向上できる。また、本発明は、単体メモリ及び論理混載メモリにも適用できる。これらに適用することで、データ信頼性や、メモリセル不良を救済することができ、歩留まりの向上が実現できる。また、特に論理混載メモリでは、高温動作でのデータ信頼性を向上できるため、広温度範囲での動作を実現できる半導体装置を実現できる。

[0030] 以下、本発明の実施例について図面を用いて詳細に説明する。実施例の各機能ブロックを構成する回路素子は、特に制限されないが、公知の CMOS (相補型 MOS トランジスタ)等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。図面で、 PMOSトランジスタにはボディに矢印の記号を付すことで、 NMO Sトランジスタと区另 IJすることとする。図面には MOSトランジスタの基板電位の接続は特に明記していないが、 MOSトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。また、特に断りの無い場合、信号のロウレベルを' 0',ノ、ィレベルを Tとする。

[0031] 本実施例では、アレー動作電圧を低電圧化したときに、読出し電圧範囲が狭くなり、動作マージンが低下する問題を解決する。従来の読出し動作では、高抵抗状態あるいは、低抵抗状態の相変化素子が読出し時の電流によって、相変化を起こさないように印加電圧を低く抑えていた。その結果、読出し電流が小さくなるため、読出し信号量が低下し、動作速度の低下、動作マージンの低下が懸念されていた。これに対して、本発明では、読出し動作において、十分にセンスアンプに信号量が発生するように、印加電圧を大きくするとともに、読出し動作によって、相変化起こすおそれのあるセルに関して、再書込み動作を行って、データ信頼性を向上する。以下に本発明の実施例を示す。

[0032] 本構成では、読出し動作のビット線プリチャージレベルをセット状態の相変化素子は相変化をおこさず、且つリセット状態の相変化素子が必ずセット状態に相変化を起こす電圧である Vset以上で Vreset以下である構成である。図 1は、本動作を実現するメモリセルアレー MCAとセンスアンプブロック SABとロウデコーダ ·ワードドライバ RDEC を示した図である。

[0033] まず、メモリセルアレー MCAにつ!/、て説明する。メモリセルアレー MCAの構成例を図 2に示す。メモリセル MCが、ワード線 WLO, WL1, WL2, WL3, …と、ビット線 BL0, BL1, BL2, BL3, …の交点に設けられる。また、ソース線 SL01, SL23,…が設けられる。ソース線は、例えば、接地電圧 VSSに接続される。各メモリセル MCは、相変化抵抗 PCRとメモリセルトランジスタ MTにより構成される。 2種類のメモリセル構成を図 3に示す。（a)では、相変化抵抗 PCRの一端はビット線 BLに接続され、他端はメモリセルトランジスタ MTのソース ·ドレインの一方に接続される。メモリセルトランジスタのソース' ドレインの他方は、ソース線に接続され、ゲートはワード線に接続される。本構成では、ライト時にビット線 BLをソース線 SLに比べて高電位、例えば、 1.2Vに駆動する場合にメモリセルトランジスタ MTの駆動力を大きく取れるため優位である。（b)では、（a)の相変化抵抗 PCRとメモリセルトランジスタ MTの接続関係を逆にした構成である。本構成では、ソース線 SLに比べてビット線を低電位に駆動する方式、例えばソース線 SL の電位力 S1.2Vでビット線 BLを 0Vに駆動した場合、メモリセルトランジスタ MTの駆動力を大きく取れるため優位である。さらに、読出し、書込み動作でビット線が駆動されても非選択セルにおいてメモリセルトランジスタ MTの拡散層を充放電する電流が流れないためデータ破壊を防止できる。また、ここではメモリセルトランジスタとして NMOS トランジスタを示して、るが、 PMOSトランジスタやバイポーラトランジスタの使用も可能である。ただし、高集積ィ匕の観点力も MOSトランジスタが望ましぐ PMOSトランジスタに比べ、オン状態でのチャネル抵抗の小さ、NMOSトランジスタが好適である。以下では、メモリセルトランジスタとして NMOSトランジスタを用いる場合の電圧関係で、動作などを説明する。なお、ビット線はデータ線とも呼ばれている。ここでは簡単のため示していないが、メモリセルアレー MCAには、必要に応じて、読出し時の参照信号を発生するためのダミーセルも設けられる。

[0034] センスアンプブロック SABは、ビット線セレクタ BLSELとセンスアンプ SAとライトドライバ WDからなる。図 4にビット線セレクタ BLSELの構成例を示す。ビット線セレクタ BLSELには、メモリアレーのビット線 BL0,BL1, ' · 'からセンスアンプに接続するための選択スィッチが配置される。これらのスィッチは、カラム選択信号 C0t/b、 Clt/b、 · · · によって制御される。さらに、メモリアレー側のビット線とセンスアンプ側ビット線 BLSA を所望の期間、所望のレベルにプリチャージするプリチャージトランジスタが配置される。ビット線セレクタに隣接してセンスアンプブロックが配置される。センスアンプは、センスアンプビット線の信号をセンスし外部に出力や、外部からのデータを一時的に保持する。図 5(b)にセンスアンプの構成例を示す。本構成では、センスアンプビット線 BLSAのレベルとリファレンスレベル VREFとを比べて、電源電圧 VWEまで増幅するクロスカップル増幅回路カゝらなる。図 5(a)に、ライトドライバ WDの構成例を示す。ライトドライバ WDは、外部からの書込みデータあるいは、センスアンプ SAに読み出したデータに従ってセンスアンプビット線 BLSAを駆動する。本実施例では、ライトドライバ WDは、メモリセルの相変化素子を高抵抗状態にするためのドライバだけで構成されている。図では、ビット線 4本 BL0,BL1,BL2,BL3に 1つのセンスアンプビット線 BLSAとセンスアンプ SA、ライトドライバ WDが接続されている力ビット線の数は制限されない。多数にすることによって、動作するセンスアンプ数が低減できるため、不要な消費電力の増加を抑えることができる。一方、少数にすると出力するビット数が多くなるため、高速且つ大量のデータを入出力するのに向いている。

[0035] 次に、本アレー構成における読出し動作について説明する。

図 6は、読出し動作のタイミングチャートである。読出しコマンドに従って、入力されたアドレスに対応したカラム選択線 C0t/bが活性ィ匕される。その後、センスアンプ SAに接続されるビット線、図では、ビット線 BL0がセンスアンプ内ビット線 BLSAとともにビット線プリチャージレベル VRに設定される。本実施例では、プリチャージレベル VRとメモリセル MCのソース線 SLの間の電位差は、相変化素子が高抵抗状態力低抵抗状態に相変化するのに必要な電流が流れるように設定される。例えば、図の例では、ソース線 SLを 0V、ビット線プリチャージレベル VRを 0.6V程度に設定している。その後、プリチャージ信号 PREが非選択状態となるとともに、ワード線 WLが選択される。それに従って、メモリセルのトランジスタ MT、相変化素子 PCRを介してビット線 BL及びセンスアンプ内ビット線 BLSAが放電される。このとき、メモリセルの相変化素子 PCRが低抵抗状態の時には、急速に放電される。一方、抵抗が高抵抗状態の時には、ゆっくりと放電される。センスアンプでは、ビット線に現れた微小信号を電源電圧まで増幅する。この読出し動作によって、高抵抗状態の相変化素子は、読出し電流による発熱で高抵抗状態から低抵抗状態に相変化をおこし、センスアンプに読み出したセルはすベて低抵抗化されることとなる。センスアンプでは、ビット線に読み出した信号を増幅して、外部に出力するために、 I/Oに出力する。それと前後して、メモリセルの相変化素子が高抵抗状態のデータを読み出したセンスアンプでは、ライトドライバを活性ィ匕する。活性化されたライトドライバでは、リセット動作に必要な時間、ライトイネ一ブル信号 WREによって、ビット線に高電圧を印加し、リセット動作に必要な電流をビット線、メモリセルトランジスタを介して相変化素子に流す。その後、電流を遮断することで、相変化素子は急冷却され高抵抗状態に相変化する。その後、ワード線 WL及び、カラム選択線 C0t/bが非選択レベルに遷移し、読出しサイクルが終了する。

次に、書込み動作について説明する。図 7は、書込み動作のタイミングチャートである。書込みコマンドに従って、書込みアドレスが送られる。読出し動作と同様に、アドレスに対応したカラム選択線 C0t/bが活性ィ匕され、それとともにビット線のプリチヤ一ジ動作がおこなわれる。その後、アドレスに対応したワード線 WLが選択され、メモリセルのトランジスタ、相変化素子を介してビット線が放電される。このとき、相変化素子は読み出し電流によって発熱して、高抵抗状態から低抵抗状態に相変化を起こす。この結果、センスアンプに接続されたすベてのメモリセルの相変化素子は低抵抗状態に相変化する。この動作の間に、センスアンプへ書込みデータが転送される。ここで、読み出したデータを書き換えた後、センスアンプ列でメモリセルの相変化素子の高抵抗状態に対応するデータを保持しているセンスアンプのみ対応するライトドライバを活性ィ匕する。その後、活性化されたライトドライバでは、リセット動作に必要な時間、ライトイネ一ブル信号によって、ビット線に高電圧を印加し、リセット動作に必要な電流をビット線、メモリセルトランジスタを介して相変化素子に流す。その後、電流を遮断することで、相変化素子は急冷却され高抵抗状態に相変化する。その後、ヮード線 WL及び、カラム選択線 C0t/bが非選択レベルに遷移し、読出しサイクルが終了する。

[0037] 本構成では、ワード線を選択してメモリセルのデータを読み出した際に、メモリセルのデータをすベて低抵抗状態に設定し、高抵抗状態を再書込みする。これによる利点は以下のとおりである。（1)読出し時にビット線プリチャージレベルを高く設定でき、センスアンプに読み出す信号量を大きくできるため、高速で安定した読出し動作を実現できる。（2)従来セット'リセットのドライバが必要であったライトドライバがリセットドラィバだけで構成でき、回路構成が簡単ィ匕するとともにレイアウト面積及び、チップ面積を低減できる。（3)高抵抗状態を読み出す度に再書込みすることで、読出し動作時のデータ破壊によるデータ信頼性低下を低減できる。（4)相変化素子の記録保持特性が劣化する、例えば摂氏 125度以上での高速動作および長時間放置が可能となる。

[0038] <実施例 2>

次に実施例 2について説明する。なお、実施例 2のメモリセルの回路および断面構造は図 3および図 18と同一であり、その説明は省略する。

本構成は、読出し時のビット線プリチャージレベルに相変化素子が相変化を起こさない電圧 Vsetあるいは Vrese りも高い電圧を用いる方式である。本動作では、読出し信号量を大きくするためにビット線プリチャージレベルを高く設定している力読出し動作によって、相変化素子の相状態が破壊される可能性があるため、セット及びリセットの再書込み動作を行う。

[0039] 図 8に本実施例のセンスアンプブロック SABの構成を示す。メモリセルアレー MCA 及びワードドライバ RDECは前述の実施例と同様である。センスアンプブロック SABは、ビット線セレクタ BLSELと相変化素子をセット'リセットするライトドライバ WDとセンスアンプビット線 BLSAを増幅'データ保持するセンスアンプ SA力もなる。図 9にライトドラィバ WDの回路構成を示す。ライトドライバ WDは、セットィネーブル信号 WSEとリセットィネーブル信号 WRE及び、センスアンプ SAのデータに従って、センスアンプビット線 BLSA、メモリセルトランジスタ介してセット、リセットに必要な電流を相変化素子に供給する。前述の実施例とライトドライバの構成が異なり、相変化素子を高抵抗化および、低抵抗ィ匕するためのライトドライバが配置されて、る。

次に、本アレー構成における読出し動作について説明する。

図 10は、読出し動作のタイミングチャートである。前述の実施例と同様に、読出しコマンドに従って、入力されたアドレスに対応したカラム選択線 C0t/bが活性ィ匕される。その後、センスアンプ SAに接続されるビット線、図では、ビット線 BL0がセンスアンプ内ビット線 BLSAとともにビット線プリチャージレベル VRに設定される。本実施例では、プリチャージレベル VRとメモリセル MCのソース線 SLの間の電位差力相変化素子が高抵抗状態力も低抵抗状態に相変化するのに必要な電流が流れるような電圧で、なおかつ低抵抗状態が高抵抗状態になる電圧でもカゝまわない。また、逆に、高抵抗状態が確実に低抵抗化する電圧付近の電圧でもかまわない。この場合、相変化素子が高抵抗状態力も低抵抗状態へと相変化を必ずしも起こさなくてもよい。例えば、図の例では、ソース線 SLを 0V、ビット線プリチャージレベル VRを 0.8V程度に設定している。その後、プリチャージ信号 PREが非選択状態となるとともに、ワード線 WLが選択される。それに従って、メモリセルのトランジスタ MT、相変化素子 PCRを介してビット線 BL 及びセンスアンプ内ビット線 BLSAが放電される。

このとき、メモリセルの相変化素子 PCRが低抵抗状態の時には、急速に放電される。一方、抵抗が高抵抗状態の時には、ゆっくりと放電される。センスアンプでは、ビット線に現れた微小信号を電源電圧まで増幅する。この読出し動作によって、センスアンプに接続されたメモリセルの相変化素子の抵抗値は、読出し前の抵抗状態を必ずしも保持しているわけではなくなる。つまり、読出し動作によって記憶データが破壊されている。この間にセンスアンプでは、ビット線に読み出した信号を増幅して、外部に出力する。それと前後して、メモリセルの相変化素子が高抵抗状態のデータを読み出したセンスアンプでは、ライトドライバを活性ィ匕する。活性化されたライトドライバでは、リセット動作に必要な時間、ライトイネーブル信号によって、ビット線に高電圧を印加し、リセット動作に必要な電流をビット線、メモリセルトランジスタを介して相変化素子に流す。その後、電流を遮断ることで、相変化素子は急冷却され高抵抗状態に相変化する。その後、カラム選択線 C0t/b、ワード線 WLが非選択レベルに遷移し、読出しサイタルが終了する。

[0041] 次に、書込み動作について説明する。図 11は、書込み動作のタイミングチャートである。書込みコマンドに従って、書込みアドレスが送られる。読出し動作と同様に、ァドレスに対応したカラム選択線 C0t/bが活性ィ匕され、それとともにビット線のプリチヤ一ジ動作がおこなわれる。その後、アドレスに対応したワード線 WLが選択され、メモリセルのトランジスタ、相変化素子を介してビット線が放電される。このとき、相変化素子は読み出し電流によって発熱して、高抵抗状態から低抵抗状態また、低抵抗状態から高抵抗状態へと相変化を起こし、読出し前の状態が破壊される。この動作の間に、センスアンプへ書込みデータが転送される。ここで、読み出したデータを書き換えた後、センスアンプ列でメモリセルの相変化素子の高抵抗状態に対応するデータを保持しているセンスアンプでは、ライトドライバ内のリセットドライバを選択する。一方、センスアンプ列でメモリセルの相変化素子の低抵抗状態に対応するデータを保持しているセンスアンプでは、ライトドライバ内のセットドライバを選択する。その後、活性ィ匕されたライトドライバでは、リセット動作に必要な時間、リセット及びセットライトイネーブル信号によって、ビット線に高電圧を印加し、リセット及びセット動作に必要な電流をビット線、メモリセルトランジスタを介して相変化素子に流す。その後、電流を遮断することで、相変化素子は急冷却され高抵抗状態あるいは、低抵抗状態に相変化する。その後、カラム選択線 C0t/bワード線 WLが非選択レベルに遷移し、書込みサイクルが終了する。

[0042] 本構成では、ワード線を選択してメモリセルのデータを読み出した際に、メモリセルのデータをすベて低抵抗状態に設定することによって以下の利点がある。

(1)読出し時にビット線プリチャージレベルを高く設定でき、センスアンプに読み出す信号量を大きくできるため、高速で安定した読出し動作を実現できる。（2)プリチヤ一ジレベルの設定範囲に自由度があり、電源設計が容易になるとともに、ノイズなど〖こよる電源変動にも対応できる。（3)読み出したデータを再書込みすることによって、読出し動作によるデータ信頼性低下を低減できる。（4)相変化素子の記録保持特性が劣化する、例えば摂氏 125度以上での高速動作および長時間放置が可能となる。

[0043] 実施例 1及び 2では、読出し電圧が、相変化素子の相状態が変化する Vset以上あるいは、 Vreset以上の電圧としていた力これより低い電圧で動作させる場合にも、実施例 1及び 2のように再書込み動作を行っても力まわない。また、この場合には、読出し動作のたびに再書込みを行う必要がないため、所定の回数、例えば、読出し可能回数の 1Z10回程度、あるいは、所定の動作時間経過毎に再書込み動作を行っても良い。その場合には、実施例 1及び 2と同様に、熱ディスターブ及び動作時のディスターブによるデータ破壊を防止できる利点がある上に、書換え回数を読出し回数に比べて低減でき、相変化素子の書換え耐性を向上できる利点がある。

[0044] <実施例 3 >

次にデータ信頼性向上を実現するアレー構成について述べる。前述のとおりリセット状態の相変化素子は、読出し動作や、高常温下での動作により熱ディスターブを受けてセット状態へ相変化を起こす可能性がある。一方、セット状態の相変化素子がリセット状態へと相変化を起こす可能性は、リセット状態の相変化素子がセット状態に相変化を起こす可能性は十分に小さいと考えられる。そこで、 1ビットのデータを複数のメモリセルに冗長性を持たせて記憶させることで、相変化素子に記憶データの信頼性を向上する。

[0045] 図 12は、本発明の実施例である。ビット線8し00,8し01,8し02,8し03 ' ' '及び

BL10,BL11,BL12,BL13 ' · ·は、それぞれ前述の図 2のメモリセルアレー MCAと同様な構成のメモリセルアレー MCA0,MCA1に接続されて!、る。ビット線

BL00,BL01,BL02,BL03 ' · ·が接続されるセンスアンプブロック SAB0及び。ビット線 BL10,BL11,BL12.BL13が接続されるセンスアンプブロック SAB1は前述のいずれの実施例のセンスアンプブロック SABの回路構成でもかまわな!/、。センスアンプブロック SAB0からデータ入出力線 I/O0がセンスアンプブロック SAB1力データ入出力線 1/01がそれぞれ相補の信号 (t/b)として出力される。出力された信号線は、論理和ブロック ORBに入力される。論理和ブロック ORBは、これらの入力信号を用いて外部出力データ DOt/bを出力する。また、論理和ブロック ORBは、外部からの書込みデータ DIt/bをセンスアンプブロック SABO及び SAB1へ伝達する。

[0046] 次に本実施例での読み出し動作を説明する。メモリセルアレー MCA0及び MCA1は、ひとつのアドレスが入力されると同時に活性ィ匕される。このとき指定されたアドレスのメモリセル MCから読み出した信号は、それぞれメモリセルアレー MCA0のメモリセル MCから読み出した信号は、センスアンプブロック SAB0で感知、増幅され、メモリセルアレー MCA1のメモリセル MC〜読み出した信号はセンスアンプブロック SAB1で感知、増幅される。このとき、センスアンプブロックでは、図 13にあるようなメモリセル MCの相状態と出力される相補の信号 I/O * t、 I/O * bの出力電圧との関係にしたがってデータを出力する。つまり、相状態が高抵抗状態 (Reset)の場合には、入出力信号 I/O0t 及び I/Oltが H'状態となり、低抵抗状態 (Set)の時には、入出力信号 I/O0t、 I/Oltはじ状態となる。そして、これらの入出力信号を受けた論理和ブロック ORBでは、入出力信号 Ι/OOtと I/O Itの論理和を行って、外部出力データ DOt/bを出力する。入出力信号 Ι/OOt及び、 I/O Itと外部出力データ DOtの関係を図 13に示す。この図のように、入出力信号 Ι/OOt及び I/O Itのいずれか片方もしくは、両方が H'状態の時に外部出力データが H'状態になるようになつている。これは、メモリセルの相変化素子の状態に置き換えると、読み出したメモリセルアレー MCA0あるいは MCA1のメモリセルの V、ずれか一方、ある、は両方が高抵抗状態 (Reset)であると外部出力データ DOtが H'になる。

[0047] 次に本構成における書込み動作について説明する。書込み時には、論理和ブロック ORBに外部入力データ信号 DIt/bを介して書込みデータが入力される。論理和ブロック ORBでは、外部入力データ信号 DIt/bをスィッチを介して入室力信号 I/O0t、 I/O0b及び入出力信号 I/01t、 I/Olbに転送する。これらの入出力信号は、それぞれセンスアンプブロック SAB0、 SAB1に送られる。センスアンプブロック SAB0,SAB1では、前述の実施例のセンスアンプブロック SABと同様に、メモリセルアレー MCA0及び MCA1にあるメモリセル MCにデータを書き込む動作を行う。

[0048] 次に本構成の利点について述べる。相変ィ匕メモリにおいて高温待機や、連続した読出し動作などによる相変化によるデータ破壊や、不良ビットや落ちこぼれビットなどによるデータ信頼性の低下を防止できる。相変化素子の記録保持特性が劣化する、例えば摂氏 125度以上での高速動作および長時間放置が可能となる。

また、ここでは、 1ビットを 2つのメモリセル MCに記憶している力 2つ以上のメモリセル MCに記憶し、その読出し結果の論理和をとつたものを出力する構成でも力まわない。この場合には、 3つのうち 1つでも高抵抗状態であれば H'を出力することができよりデータ信頼性を向上することができる。

ここまでに述べてきた図 10、図 11のような動作では、信頼性は大幅に向上するが、読出し電圧が相変化素子の相状態が変化する Vset以上あるいは、 Vreset以上の電圧としたため、読み出し動作時に必ず再書き込み動作が必要であり、消費電力が大きくなる。次に説明する実施例では、同様の回路構成において、低消費電力化のために、読出し電圧を相変化素子の相状態が変化する Vset、 Vreset以下の電圧した場合について説明する。この場合には、読み出し動作を行っても、特定の動作サイクルにおいて再書込み動作を行えばよくなるため、低消費電力を実現することができる。この場合であっても、熱ディスターブ及び動作時のディスターブによるデータ破壊を防止できる上、更に、書換え回数を読出し回数に比べて低減でき、相変化素子の書換え耐性を向上できる。なお、回路構成は、前述の実施例 1、 2、 3のいずれでも可能である。即ち、特定のサイクルのみ再書き込み動作を行うためには、それぞれの実施例におけるリセットィネーブル信号 WREとセットィネーブル信号 WSEを特定のサイクルでのみ活性ィ匕することにより実現される。例えば、図 22のような論理回路を用いて、再書込み動作を行う信号リセット書き込み信号 WREとセット書き込み信号 WSEを生成することにより、特定の動作において再書込み動作を実現する。本図において、再書込みィネーブル信号 RWは、選択ワード線上のカラム選択メモリセルに対して再書込み動作を行うことを示す信号である。マット選択信号 MSBは、入力されたアドレスをデコードして、特定のアドレス範囲を示す信号で、読み出し動作、書き込み動作にかかわらず、入力されたアドレスに対応して、メモリアレー上のいずれかのマットセレクト信号 MSBが選択される。リセット時間規定パルス TResetは、リセット書き込み動作の書き込み時間を規定するパルスである。同様にセット時間規定パルス TSetは、セット書き込み動作の書き込み時間を規定するパルスである。本回路構成の動作例を図 23 に示す。図 23のようにマットセレクト信号 MSB力活性化状態、例えば、ここでは低電位状態に遷移した後、再書込みィネーブル信号が活性化されると、これらの信号と、リセット時間規定パルス TResetによって、リセットィネーブル信号 WREが活性化される。同様に、セット時間規定パルス TSetによって、セットィネーブル信号 WSEが活性化される。逆に、再書込みィネーブル信号 RWが非活性ィ匕状態の場合には、マットセレクト信号 MSBが活性ィ匕状態になっても、リセットイネ一ブル信号 WRE、セットイネ一ブル信号 WSEのいずれも活性ィ匕されない。つまり、再書込み動作は、この再書込みイネ一ブル信号 RWによって制御することができる。

[0050] 本構成の利点について述べる。再書込み動作を読み出し動作のたびに行わずに、特定の再書込みィネーブル信号が活性化されたときだけ行うことにより、書換え回数が低減でき、相変化膜の信頼性が向上する。また、読み出し動作においてデータ破壊が起こらない場合には、読み出し動作に再書込み動作が伴わないため、サイクル時間が短縮できる利点がある。さらに、再書込み動作の消費電力が間引けるため、低消費電力力も実現できる。さらに、非破壊読み出し動作だけを行う場合に比べて、特定の期間で再書込み動作を行うことで、記憶データの信頼性が向上することができる利点がある。

[0051] 次に、この再書込みィネーブル信号 RWの生成方法と前述の特定のサイクルにおいて再書込み動作を行う実施例について説明する。

図 24は、通常のリード、ライトコマンドのほかに再書込み動作 REFを実行するための入力ピンあるいは、コマンドがあるメモリチップの簡単なブロック図を示している。メモリアレー MAは、複数のメモリセルアレー MCAからなり、それぞれのメモリセルアレー MCAに隣接して、センスアンプブロック SABが配置される。メモリアレー MAの一端にはロウデコーダ RDECを制御するためのアドレス線を駆動するプリデコーダ RPDECとカラム選択信号を出力するためのカラムデコーダ CDECが配置されるカラムデコーダには、メモリアレー MAから出力したデータの外部出力や、外部から入力されたデータをアレーに転送するためのデータ制御部 I/0-CTLが配置される。メモリ Chipには、外部より入力されたアドレス ΑΟ,ΑΙ · · 'やコマンドを一時的に保持するためのアドレスバッファ INPUT Bufferと外部とのデータの入出力を行う DQ Bufferと外部電圧 VCCとグランドレベル GNDから内部電圧ワード線選択レベル VWH、ワード線非選択レベル VWL 、センスアンプ電源 VDL、リセット書き込み電圧 VWR、セット書き込み電圧 VWS、周辺回路電源電圧 VCL、グランドレベル VSS,ソース線電位 VSを生成する内部電源生成回路 VGが配置される。本構成では、入力コマンドに再書込み動作を行うための再書込みコマンド REFある!/、は、再書き込み用ピン REFが含まれて!/、ることが特徴である。図 24におけるセンスアンプブロック、及びメモリセルアレー MCAは前述の図 1及び図 2と同様である。

[0052] 次に、本実施例の動作について説明する。

図 25は、図 24におけるセンスアンプブロック SABに図 1を適用した構成の動作例である。外部より、リードコマンド READが入力されると、同時に入力されたアドレスに従つて、カラム選択信号が活性ィ匕される。また、アドレスに対応したセンスアンプブロックのプリチャージ信号 PREが活性ィ匕される。これにより、ビット線は、読み出しレベル VR にプリチャージされる。同時にセンスアンプ SAと読み出しビット線 BLSAを接続するビット線分離信号が高電位状態となる。その後、ビット線プリチャージ信号 PREが非活性ィ匕されるとともに、入力アドレスに従ってワード線 WLが非選択状態の VWL力ゝら選択状態の VWHに遷移する。このとき、メモリセル MCの相変化素子の抵抗状態が低抵抗状態の時には、図中の破線のように急激にソース線 SL電位 VSに遷移する。一方、高抵抗状態の時には、ビット線読み出しレベル VR付近を維持する。所定の期間たった後、センスアンプに十分な信号が発生するとビット線分離信号 BLIが低電圧 V SSに遷移して、センスアンプと読み出しビット線 BLSAを分離する。その後、センスァンプ SAは、センスアンプ活性ィ匕信号 SEZSEBが活性ィ匕することにより、メモリセル MC力も読み出した微小信号をセンスアンプ電源 VDLまで増幅する。その後、 I/O 制御部、 DQバッファに転送される。これと前後して、活性化状態のワード線 WLは、非選択レベル VWLに遷移する。その後、センスアンプがセンスアンプ活性ィ匕信号を非活性ィ匕することにより待機状態に遷移する。これとほぼ同時にカラム選択信号が非選択状態に遷移し、読み出しサイクルが終了する。

[0053] 次に、再書込みコマンド REFが入力されたときの動作について説明する。コマンドと同時に入力されるアドレスもしくは、メモリチップ CHIP内のアドレスカウンタ ADD— Cで生成されたアドレスが活性ィ匕されセンスアンプに読み出す動作までは、前述の読み出し動作と同様である。ここで、再書込みコマンド REFに従って再書込みイネーブル信号 RWが高電位状態に活性ィ匕される。図 23の動作波形図にあるように、再書込みイネ一ブル信号 RWが活性ィ匕されると、選択アドレスに対応したマットセレクト信号 MSBとリセット時間規定パルス TResetによって、リセットィネーブル信号 WREが活性ィ匕される。リセットイネ一ブル信号が活性ィ匕されると、センスアンプに保持されたデータが高電位状態に対応する場合、つまり、 I/Otが高抵抗状態、 I/Obが低電位状態に設定されると、ライトドライノく WDにおいて、リセット電圧がセンスアンプビット線 BLSA、ビット線 BL0を介してメモリセル MCに印加され、書き込みに必要な電流が流れる。リセットイネ一ブル信号は、リセット時間規定パルス TResetで決まる時間だけ活性ィ匕された後、低電位状態に遷移して、リセット動作が終了する。書き込み動作が終了したのちの動作は、前述の読み出し動作と同様である。本動作では、再書き込み動作を書き込み時間の短いリセット動作のみとしている。これは、相変ィ匕メモリにおける熱デイスターブゃ読み出し動作のディスターブは、リセット状態の素子がセット状態の素子となる誤セットがセット状態がリセット状態となる誤リセットより生じやすい点に着目した力もである。従って、本動作では、読み出しサイクル tRCに比べて、再書込みを行うサイタル tRC'は、再書込み動作を行う分長くなるが、書き込み時間の短いリセット動作のみ行うため、サイクル時間のペナルティを小さくすることが出来る。

[0054] 本実施例の利点について述べる。通常のリード'ライト動作のほかに、再書込み動作を設けることで、読み出し動作によるデータ破壊する前に再書込み動作を行うことが可能となり、データ信頼性を向上できる。さらに、再書込み動作において、リセット動作のみ行うため、再書込み動作を行うことによる動作ペナルティが小さくで生きる利点がある。

[0055] 次に前述の図 24のセンスアンプブロック SABに図 8のセンスアンプブロックを適用した場合の動作について説明する。図 25は本構成の動作例を示している。本構成は、外部より入力されたコマンドに従って、特定アドレスのメモリセルデータの再書込み動作としてリセット動作とセット動作の両方を行うことが特徴である。リードコマンドが入力されたときのリードサイクルについては、前述の図 25と同様である。次に再開込みコマンド REFが入力されたときの動作について説明する。コマンドと同時に入力されるァドレスもしくは、メモリチップ CHIP内のアドレスカウンタ ADD— Cで生成されたアドレスが活性ィ匕されセンスアンプに読み出す動作までは、前述の図 25と同様である。ここで、再書込みコマンド REFに従って再書込みィネーブル信号 RWが高電位状態に活性化される。

[0056] 図 23の動作波形図にあるように、再書込みィネーブル信号 RWが活性ィ匕されると、選択アドレスに対応したマットセレクト信号 MSBとリセット時間規定パルス TResetによつて、リセットイネ一ブル信号 WREが活性ィ匕される。リセットイネ一ブル信号が活性ィ匕されると、センスアンプに保持されたデータが高抵抗状態に対応する場合、つまり、 I/Otが高電位状態、 I/Obが低電位状態に設定されると、ライトドライバ WDにおいて、リセット電圧がセンスアンプビット線 BLSA、ビット線 BL0を介してメモリセル MCに印加され、書き込みに必要な電流が流れる。リセットイネ一ブル信号は、リセット時間規定パルス TResetで決まる時間だけ活性ィ匕された後、低電位状態に遷移して、リセット動作が終了する。同様に、図 23の動作波形図にあるように、再書込みィネーブル信号 RWが活性ィ匕されると、選択アドレスに対応したマットセレクト信号 MSBとセット時間規定パルス TSetによって、セットィネーブル信号 WSEが活性化される。セットイネーブル信号 WSEが活性ィ匕されると、センスアンプに保持されたデータが低抵抗状態に対応する場合、つまり、 I/Otが低電位状態、 I/Obが高電位状態に設定されると、ライトドライバ WDにおいて、セット電圧がセンスアンプビット線 BLSA、ビット線 BL0を介してメモリセル MCに印加され、書き込みに必要な電流が流れる。セットィネーブル信号 WSEは、セット時間規定パルス TSetで決まる時間だけ活性ィ匕された後、低電位状態に遷移して、セット動作が終了する。書き込み動作が終了したのちの動作は、前述の読み出し動作と同様である。本動作では、読み出しサイクル tRCに比べて、再書込みを行うサイクル tRC'は、リセットだけでなくセットも行うため比較的長、時間例えば、 1 00nsから lus程度要する。

[0057] 本実施例の利点について述べる。通常のリード'ライト動作のほかに、再書込み動作を設けることで、読み出し動作によるデータ破壊する前に再書込み動作を行うことで、データ信頼性を向上できる。さらに、再書込み動作において、リセット動作だけでなくセット動作も行うことで、前述の実施例に比べて両データの信頼性が向上できる禾 IJ点がある。

次にメモリチップ CHIP上でメモリセルデータのエラー予知'検出機能により再書込み動作を行う構成について実施例を用いて説明する。図 27は、メモリチップ上にエラ一検出機能を付加したメモリチップのブロック図例である。前述の図 24と比べてアドレスカウンタが省かれているところが特徴である。その他の構成は、前述の図 24と同様である。図 28は、メモリセルアレー MCAとその周辺回路のブロック図を示している。前述の図 1と同様にメモリセルアレー MCAに隣接して、ワード線 WLO, WL1, WL 2, · · ·を駆動するロウデコーダ RDEC、ビット線 BLO、 BL1, BL2, · · ·を介してメモリセル MCに記憶されたデータを読み取るためのセンスアンプブロック SABが配置される。さらに、本構成では、メモリセルアレー MCA内に、ビット線 BLO, BL1, BL2, · · · に隣接して配置されるレプリカビット線 BL—REPが配置される。さらに、レプリカビット線に対応してレプリカビット線用センスアンプブロック回路 SAB—REPが配置される。レプリカビット線用センスアンプブロック SAB— REPは、再書込みィネーブル信号 R Wの元信号となる RWOを出力する。再書込みィネーブル信号 RWは再書込みイネ一ブル元信号 RWOから図 29のようなパルス幅変換回路 RW_GENによりパルス幅を調整して出力される。図 30は図 28におけるメモリセルアレー MCAの構成例を示している。レプリカ用ビット線に対して、すべてのワード線に対してレプリカ用メモリセル MC — REPが配置される。レプリカ用メモリセル MC— REPは、例えば、図 3のような通常のメモリセル MCと同様の構成をとる。し力し、ビット線上のすべてのメモリセル内の相変化素子は、高抵抗状態に設定されているのが特徴である。図 31は、前述のレプリ力用センスアンプブロック SAB—REPのブロック図例を示して!/、る。ビット線プリチヤージ回路 BLPCは、読み出し動作においてビット線を所望のレベル VRにプリチヤ一ジするための回路であり、例えば図 32のような VRにプリチャージする MOSトランジスタと待機時にソース線電位 VSに設定する MOSトランジスタ力もなる。ライトドライバ W Dは、前述の図 5(a)と同様の構成である。センスアンプ回路 SA_REPは、ビット線 BLSA に読み出された微小信号をセンスアンプ電源 VDL振幅まで増幅し、再書込みイネ一ブル元信号 RW0とライトドラバ WDへの書き込みデータを出力するための回路である。図 33にセンスアンプ SA_REPの回路構成例を示す。本センスアンプでは、リファレンスレベルとしてレプリカ用リファレンス VREF_REPを用いる。 VREF_REPは、前述のセンスアンプブロック SABで用いて!/、る VREFに比べて高!、レベルに設定される。こうすることにより、通常のセンスアンプブロックに比べて、比較的高抵抗状態のメモリセルを呼んだ場合でも低抵抗状態として読み出しやすくなり、高抵抗状態の読み出しデータ破壊を検出することができる。本センスアンプでは、さらに、低抵抗状態を読み出した場合に、リファレンス側のビット線は、インバータを介して再書込みィネーブル元信号 RW0として出力される。本構成の利点について述べる。レプリカ用のメモリセルを通常のメモリセルと同一のメモリセルに配置することでバラツキの影響を小さくでき、通常メモリセルと同一の特性を持ったメモリセルにより、データ保持特性を観測できる利点がある。レプリカ用のセンスアンプリファレンスレベルを高抵抗側に置くことで、通常メモリセルが読み出し動作などにより高抵抗状態力低抵抗状態にデータ破壊を起こす前に、レプリカメモリセルで検知できるため、記憶データの信頼性が向上する利点がある。

次に、実施例 3で説明した ORセルアレーを用いた再書込みィネーブル信号発生方法について図 34を用いて説明する。図 34は、前述の図 12のメモリセルアレー MCA 及びセンスアンプブロック SABと OR論理ブロック ORB2を示して!/、る。 OR論理ブロック ORB2は、前述の実施例 3と同様に、読み出しデータに対して、 OR論理をとることで、高抵抗状態が低抵抗状態に遷移することによるエラーを低減することができる。本構成では、さらに、読み出した 2つのデータ 1/00、 1/01の間でデータが異なる場合には、高抵抗状態を 2つのメモリセルに書き込むための再書込みィネーブル元信号 RW0 の出力回路を付加しているのが特徴である。その他の構成は、前述の実施例 3と同様である。本構成の利点について述べる。本構成では、レプリカメモリセルを用いずに、実際のデータを記憶しているメモリセルを用いているため、セル間の特性のバラツキの影響を受けずにデータエラーの検出ができる。さらに、 2つのメモリセルに同一のデータを記憶することによって、 OR論理をとることで正確なデータを出力できるだけでなぐ正しいデータを再書込みでき、記憶データの高信頼性を実現できる。通常、 2つのメモリセルを用い、そのデータが異なることを検出することでエラーを検出する場合、どちらのメモリセルに正しいこと情報が記憶されるかを検出することは難しい。しかし、相変化素子を用いた場合、相変化素子の抵抗状態は、基本的にリセット状態 (高抵抗状態）がセット状態 (低抵抗状態）に遷移するエラーが主であるため、エラ一が検出される場合は、セット状態となっているメモリセルがデータエラーを起こしていることがわ力る。

[0060] 図 28の回路構成を用いた場合の動作について図 35を用いて説明する。リードコマンドが入力され、エラーが検出されな力つたときの動作は、前述の図 25と同様である。一方、図 35の 2サイクル目の動作では、読み出し動作とともに、エラーが検出された場合を示している。まず、コマンドが入力されて力もビット線にデータが読み出されてセンスアンプにデータを保持するまでは、通常の読み出し動作と同様である。ここで、レプリカメモリセルの相変化素子が、高抵抗状態が低抵抗状態に遷移した場合、レプリカビット線を読み出したレプリカセンスアンプの出力ノード I/0_REPt/bは、低抵抗状態を検出する。低抵抗状態を検出すると再書込みィネーブル元信号 RW0が活性化され再書込みィネーブル信号 RWが活性化される。再書込み活性化信号 RWが活性ィ匕されると、リセットイネ一ブル信号 WREとレプリカビット線用センスアンプ出力 I/0_REPbを感知してライトドライバ WDカゝらビット線にリセット書き込み電圧 VWRが印カロされる。リセット書き込み電圧は、リセットイネ一ブル信号 WREが活性ィ匕されている間だけ印加され、すぐに立ち下がる。これにより、レプリカメモリセルは高抵抗状態に書き換えられる。この動作と同様に、データを記憶しているメモリセル MCに対しても、読み出し抵抗状態が高抵抗状態のメモリセルに対しても、レプリカメモリセルに対するリセット書き込み動作と同様に、リセット書き込み動作が行われる。これにより、データを記憶しているメモリセルの高抵抗記憶相変化素子も再書込み動作が行われデータ保持特性が向上する。本動作の利点について述べる。本動作では、書き込み時間の短いリセット書き込み動作のみ行うため、通常のリード動作のサイクル時間内に再開込み動作を行うことが可能であり、再書込み動作を行うことによるアクセスペナルティを隠蔽できる利点がある。

[0061] 次に、前述の図 27の実施例と同様に、メモリチップ CHIP上にエラー検出機能を持ち、さらに、再書込み動作中に外部メモリコントローラ力 Sメモリチップ CHIPに対してァクセス要求を発行するのを防止するためのビジーピン WAITを有する構成について説明する。図 36は、前述の図 27の構成に対して、出力ピンとしてビジーピン WAIT を有しているのが特徴である。それ以外の構成は、前述の図 27と同様である。本構成は、前述の実施例と異なり、再書込み動作を伴うリードサイクルにおいて、サイクル時間が通常のリードサイクルに比べて長くなる場合に好適である。図 37は、ビジーピン WAITの出力方法を示したブロック図である。ビジーピン WAITは、再書込みイネ一ブル信号を受けて高電位状態力も低電位状態となることで、外部メモリコントローラに対して、メモリが使用できないことを伝える役割をする。これにより、リード動作に比ベて再書込み動作に必要な時間が長い場合においても、メモリコントローラに状態を伝えることで、データの衝突、データの欠落を防ぐことができる利点がある。本構成の動作波形図例について図 38を用いて説明する。本動作は、前述の実施例の図 28のようなレプリカメモリセルを持つメモリセルアレー MCAとその周辺回路ブロックを用いた場合の動作波形図例である。図の最初のサイクルのような再書込みのな、リード動作については、前述の実施例と同様である。次に 2番目のサイクルでは、読み出し動作に伴って、再書込み動作が行われている例である。本動作においても、メモリセル力も読み出した信号をセンスアンプに保持するまでは、前述の実施例と同様である。前述の図 28の動作波形図例である図 35のように、レプリカビット線上のメモリセルの読み出しデータが高抵抗状態から低抵抗状態に読み出されると、センスアンプの出力ノードの IZO— REPtには、低抵抗状態である信号が出力される。これによつて、再書込みィネーブル信号 RWが活性ィ匕される。再書込みィネーブル信号 RWが活性化されると、リセットィネーブル信号 WREが活性ィ匕されて、リセット状態を読み出したセルにリセット書き込み動作を行う。同時に、セットイネ一ブル信号 WSEも活性ィ匕されて、セット状態を読み出したセルにセット書き込み動作を行う。リセットイネ一ブル信号 WREはリセット書き込み時間たつた後、非活性ィ匕状態となる。

一方,セット書き込み動作では、 100ns— 1 μ s以上の書き込み時間を要し、その間、セットイネ一ブル信号は活性化状態を維持する。所定の期間経過後セットイネーブル信号 WSEは非活性化されて待機状態となる。この書き込み期間の間、メモリチップは外部力のアクセスができないため、それをコントローラに伝えるために、ビジーピン WAITを低電位状態に遷移させる。これにより、外部コントローラ力もの動作コマンドの発行が避けられる。本構成の利点について述べる。再書込み動作において、リセット書き込みだけでなぐセット書き込みを行うことにより、両データの信頼性を向上することができる。さらに、ビジーピンを設けることにより、メモリチップがアクセスできない期間にコントローラ力ものコマンド発行が抑制でき、データ衝突、消失が防止できる。

[0063] 次に前述の実施例の変形例を図 39を用いて説明する。本構成では、書き込み動作として、リセット動作のみを行うのが特徴である。前述の書き込み動作において、リセットイネ一ブル信号 WREだけが活性ィ匕されて、リセット状態を読み出したメモリセルに対してリセット書き込み動作が行われる。一方、セット状態を読み出したメモリセルに対しては、書き込み動作を行わない。リセット書き込み動作を行っている間、外部コントローラ力もコマンドが発行されな、ように、ビジーピン WAITが低電位状態に遷移する。これにより、外部コントローラは、メモリチップへのアクセスを行わない。本構成の利点について述べる。ビジーピンを設けることによるデータ衝突'消失の防止に加えて、本構成では、 50ns程度と比較的短い書き込み時間で済み、リセット動作のみの再書込み動作を行うため、メモリチップがビジー状態の時間を短くでき、アクセスペナルティを小さくできる利点がある。

[0064] 次に、多値メモリと ORセルを組み合わせた場合の実施例について説明する。図 40 は、相変化素子を用いて多値記憶を行う場合の抵抗値の分布を示したものである。高抵抗状態から抵抗状態 R3 '11',抵抗状態 R2 10',抵抗状態 R1 00',抵抗状態 R0 01'と割り付けている。他の割付方法でも力まわないが、特にこのように割り付けると、隣接状態に遷移したとしても 2ビットともエラーになる可能性力 S小さくできる利点がある。相変化素子を用いた場合、相変化素子の抵抗状態は、基本的にリセット状態 (高抵抗状態）がセット状態 (低抵抗状態）に遷移するエラーが主である。そこで、 2つのセルに同一のデータを記憶する ORセルアレーを用いて、高データ信頼性を実現するアレーを実現する。図 41は、 2つのメモリセルアレー MCA0と MCA1の同一のアドレスのメモリセルの相変化素子の抵抗状態と記憶データ MLBt/MSBtの関係を示したものである。先ほど述べたように、 2つのメモリセルのうち高抵抗状態のメモリセルのデータを真の値として出力する構成となっている。例えば、メモリセルアレー MCA0のメモリセルの状態が R3である場合には、メモリセルアレー MCA1のメモリセルの状態が!/、ずれであっても、出力データ MLBt/MSBtは T I 1'となる。

これを実現するアレー構成について説明する。図 42にメモリセルアレー周辺回路ブロック図を示す。メモリセルアレー MCA1及び MCA0、センスアンプブロック SAB_M、 SAB_M、 OR論理部 ORB_Mが配置されている。図 43は、センスアンプブロック SAB_M のブロック図例である。前述の実施例と同様にビット線選択回路 BLSELとライトドライバ WD_Mとセンスアンプ回路 SAが配置され、入出力部には、読み出しデータを変換し、出力する 10ゲート IOGが配置される。また、センスアンプ回路は、多値を同時に読み分けるために 3つのリファレンスレベル VREF0,VREF1,VREF2を用いた 3つのセンスアンプ回路が配置される。これにより、 1回の読み出し動作によって、多値のうちどのレベルにあるのかが判別でき、高速化が可能となる利点がある。図 44はセンスアンプブロック SAB_Mに配置されるライトドライバ WD_Mの回路構成を示す。メモリセルの抵抗状態に対応した 1/00、 1/01,1/02,1/03により書き込み電圧を決め、書き込み期間をライトイネーブル信号 W0,W1,W2,W3で決める回路構成となっている。 10ゲートでは、これら 3つのセンスアンプ SAの主強く SAO0t/b、 SA01t/b、 SA2t/bを参照して、メモリセルの抵抗状態に対応して、出力ノード 1/00,1/01,1/02,1/03のいずれかに T出力する。図 46は、 OR論理部のブロック図を示している。リードブロック RE_Mは 2つのメモリセルアレー MCA0、 MCA1から読み出しだデータに対して、エラーを検出してもつともらしいデータを出力する回路ブロックである。ライトブロック WE_Mは外部力も入力されたデータあるいは、エラー検出により正しいデータを書き戻す際に、入力されたデータからメモリセルアレー MCA0に対しては、抵抗状態に対応する信号

1/000,1/001,1/002,1/003とメモリセルアレー MCA1に対しては、抵抗状態に対応する信号 1/010,1/011,1/012,1/013を出力する。エラー検出回路 DETは、メモリセルァレー MCAから読み出されたデータを比較することにより、エラーの有無を検出し、エラ一がある場合には、再書込みィネーブル元信号 RW0を出力する。図 47は、リードブロック RE_Mの具体的な回路構成例を示している。図にあるように、最上位ビット MLBt は、 I/O00とI/O10のNOR論理と I/O01と 1/011の NOR論理の NAND論理をとつたものである。同様に最下位ビット MSBtは、 I/O03と 1/013の NAND論理の出力と I/O00と I/O10の NOR論理の出力の NAND論理をとつたものである。これにより、図 41の表を満たす変換を実現できる。図 48は、ライトブロック WE_Mの回路構成例を示している。こちらは、前述のリードブロック RE_Mの逆の変換を行っている。図 49は、エラー検出回路部 DETの回路構成例を示している。メモリセルアレー MCA0と MCA1の間で対応する出力信号 I/O00と I/O10及び I/O10と 1/011、及び I/O02と 1/012の Ex-OR論理の出力を OR論理とつたものである。これにより、いずれかの出力信号が不一致の場合、再書込みィネーブル元信号 RW0が活性ィ匕されるようになる。本構成の利点について述べる、マージンの少なくなる多値記憶方式において、複数のメモリセルに同一のデータを記憶する ORセルアレーと組み合わせることにより、記憶データの信頼性が向上し、リテンション時間、力長くとれる。また、エラー検出回路を付加しているため、ェラー検出時に再書込みを行うことで、メモリセルデータのエラーを訂正することができ、データの信頼性を向上することができる。

[0066] 電圧条件について説明する。ワード線選択レベルは、外部電圧 VCCと等しい 1.8V あるいは, 1.5Vでもよいし、内部昇圧した 2.5Vや 3.0Vでも力まわない、高電圧を用いることにより、メモリセルトランジスタの電流駆動力が強くなるため、メモリセルトランジスタのサイズを小さくしても書換え電流を確保できるため、小メモリセル面積を実現できる利点がある。センスアンプ電源 VDL、及び周辺回路電源 VCLは、 1.8Vあるいは、 1.5V、 1.2Vでも力まわない。低電圧化することにより、低消費電力化が実現できる。リセット書き込み電圧 VWRは 1外部電圧 VCCと等しい電位にすることが消費電力を低減する上で好ましい。

産業上の利用可能性

[0067] 本発明は、携帯電話、または PDA、またはシステム家電、またはュビキタス情報端末に用いられるメモリ混載マイコンおよびメモリ専用チップに利用される可能性がある。また、本発明は、高温動作の要求されるエンジン制御用などの、自動車に搭載されるメモリ混載マイコンに利用される可能性がある。

図面の簡単な説明

[0068] [図 1]本発明実施例 1のアレー及び周辺回路の構成図である。

[図 2]メモリセルアレーの構成図である。

[図 3]メモリセルの構成図である。 [図 4]ビット線セレクタの回路構成例である。

[図 5]ライトドライバ及びセンスアンプの回路構成例である。

圆 6]本発明実施例 1の読出し動作波形図である。

[図 7]本発明実施例 1の書込み動作波形図である。

[図 8]本発明実施例 2のセンスアンプブロックの回路構成である。

圆 9]ライトドライバの回路構成例である。

圆 10]本発明実施例 2の読出し動作波形図である。

[図 11]本発明実施例 2の書込み動作波形図である。

圆 12]本発明実施例 3のアレー及び周辺回路構成図である。

[図 13]本発明実施例 3におけるメモリセルデータと出力データの関係を示した表である。

[図 14]相変ィヒメモリの電流—電圧図である。

[図 15]ビット線のプリチャージレベルおよび電圧低下の動作波形図である。

[図 16]相変ィヒメモリの電流—電圧図である。

[図 17]相変ィ匕メモリの電流—電圧図である。

[図 18]本発明実施例 1の相変ィヒメモリのメモリセルの断面図である。

[図 19]Ge Sb Te相変化材料と下部電極材料の格子定数。

2 2 5

[図 20]リセット電流と下部電極材料の関係。

圆 21]相変化材料が結晶状態力も非晶質状態へ相変化する時のリセット電圧と相変化材料の膜厚の関係。

[図 22]リセットィネーブル信号とセットィネーブル信号の制御方法を示す図である。

[図 23]図 22の動作波形図例を示す図である。

[図 24]再書込みコマンドを有するメモリのブロック図例である。

[図 25]図 24のメモリの動作波形図例である。

[図 26]図 24のメモリの別の動作波形図例である。

[図 27]自己再書込み判定動作機能を有するメモリのブロック図例である。

[図 28]図 27のメモリのメモリアレー主要部のブロック図である。

圆 29]書き込みィネーブル信号生成回路の構成例と動作波形図である。 [図 30]図 27のメモリセルアレーの構成例である。

[図 31]レプリカビット線用センスアンプブロック構成例である。

[図 32]プリチャージ回路構成例である。

[図 33]レプリカビット線用センスアンプ回路構成例である。

[図 34]ORセルアレーを用いた書き込みィネーブル信号生成方法の構成例である。

[図 35]自己再書込み判定機能を有するメモリの動作波形図例である。

[図 36]自己再書込み判定機能とステータス出力ピンを有するメモリのブロック図例である。

[図 37]ウェイトピン出力回路ブロック図例である。

[図 38]図 36のメモリの動作波形図例である。

[図 39]図 36のメモリの別の動作波形図例であって、再書き込みあるときとないときの波形図（レプリカセルで)判定サイクル不保持 Set/Reset)を示す。

[図 40]相変化素子に多値記憶を行う場合の抵抗分布とデータ転移の方向を示した図である。

[図 41]多値記憶素子を 2つ用いた ORセルアレーを構成した場合のデータマッピング例を示した図である。

[図 42]多値記憶素子と ORセルアレーを組み合わせた時のメモリセルアレーとセンスアンプブロック、及び OR論理部を示した図である。

[図 43]図 42におけるセンスアンプブロック回路構成例である。

[図 44]図 43におけるライトドライバの回路構成例である。

[図 45]図 43における入出力回路構成例を示した図である。

[図 46]図 42における OR論理部ブロック図である。

[図 47]図 46における読み出しデータ構成ブロックを示した図である。

[図 48]図 46における書き込みしデータ構成ブロックを示した図である。

[図 49]図 46における誤り検出回路の構成例を示した図である。

符号の説明

upc…上部電極、

dwc…下部電極プラグ、 RDEC…ロウデコーダ 'ワードドライバ、

WL,WL0,WL1,WL2,WL3"'ワード線、

Bし ,Βし Ο,Βし Ι,Βし 2,Bし 3,Bし ΟΟ,Βし ΟΙ,Βし 02,Bし 03,Bし ΙΟ,Βし ΙΙ,Βし 12,Bし 13· ··ヒ、、ッ卜^

BLSA…センスアンプ内ビット線、

PRE…プリチャージ信号、

WRE…リセットライトイネーブル信号、

WSE- ··セットライトイネーブル信号、

SE- · 'NMOSセンスアンプ起動信号、

SEB- · 'PMOSセンスアンプ起動信号、

I/Ot、 I/Ob, l/〇0t、 I/O0b、 I/01t、 I/〇lb…入出力データ線、

WD…ライトドライバ、

SA…センスアンプ、

SAB、 SAB0,SAB1…センスアンプブロック、

Bし SEL" 'ビッ卜線セレクタ、

MCA.MCAO.MCAl- · 'メモリセルアレー、

VREF…リファレンスレベル、

COt— C3t、 COb— C3b…カラム選択信号、

SL,SL01,SL23' "ソース線、

MT- · 'メモリセルトランジスタ、

PCR…相変化素子、

BLL "ビット線分離信号、

VWR- · ·リセット書込み電圧、

VWS…セット書込み電圧、

ORB…論理和ブロック、

DIt/b…外部入力データ線、

DOt/b…外部出力データ線、

Vp,VR…ビット線プリチャージレベル、

TReset…リセット期間規定パルス、 TSet…セット期間規定パルス、

MSB- ··マットセレクト信号、

RW- "再書込みイネ一ブル信号、

RPDEC…ロウプリデコーダ、

INPUT Buffer…人力バッファ、

VG…内部電源出力回路、

DQ Buffer…入出力データバッファ、

I/0-CTL- · '入出力データコントロール、 ΜΑ· · 'メモリァレ

REF- ··再書込み外部コマンド、

tRW- ··再書込みイネ一ブル信号パルス幅、

Bし— REP…レプリカビッ卜線、

SA_REP…レプリカビット線用センスアンプブロック、

RW.GEN- ··再書込みィネーブル信号生成ブロック、

RW0…再書込みイネ一ブル元信号、

MC_REP…レプリカ用メモリセル、

BLPC…ビット線プリチャージ回路ブロック、

VREF_REP…レプリカ用センスアンプリファレンスレベル、

I/0_REPt…レプリカ用センスアンプ出力、

WAIT…ビジー出力ピン、

WAIT_B…ビジー出力ピン出力バッファ、

R0,R1,R2,R3…相変化素子抵抗状態、

MLBt/b…最上位ビット、

MSBt/b…最下位ビット、

ORB_M〜OR論理ブロック。

Claims

請求の範囲

[1] 複数のワード線と、

複数のビット線と、

前記複数のワード線と前記複数のビット線の所定の交点に設けられた相変化材料を含む複数のメモリセルと、

前記ビット線に接続されるセンスアンプと、

前記センスアンプに接続され、第 1情報を前記メモリセルに書き込む第 1ライトドライバとを有し、

読出し動作の後に、前記第 1情報を前記メモリセルのいずれかに書き込みを行うことを特徴とする半導体装置。

[2] 前記第 1情報は、前記相変化材料の相状態がアモルファス状態として記憶されて

V、ることを特徴とする請求項 1に記載の半導体装置。

[3] 前記半導体装置は、さらに前記センスアンプに接続され、第 2情報をメモリセルに書き込む第 2ライトドライバを有する請求項 1に記載の半導体装置。

[4] 前記第 1情報は、前記相変化材料の相状態がアモルファス状態として記憶され、前記第 2情報は、前記相変化材料の相状態が結晶化状態として記憶されて!、ることを特徴とする請求項 3に記載の半導体装置。

[5] 読出し動作の後に、第 2情報をいずれかの前記メモリセルに書込み動作を行うことを特徴とする請求項 3に記載の半導体装置。

[6] 複数のワード線と、

複数のビット線と、

前記各メモリセルに共通に接続されたソース線と、

第 1情報の書込み時のソース線とビット線の電位差の絶対値である第 1電圧と、読み出し時のソース線とビット線の電位差の絶対値である第 3電圧とを有し、前記第 3電圧が、前記第 1電圧よりも大きいことを特徴とする半導体装置。

[7] 読み出し時の第 1情報をセンスアンプで読み出し、前記メモリセルに再書込みを行うことを特徴とする請求項 6に記載の半導体装置。

[8] 前記第 1情報は、前記相変化材料の相状態がアモルファス状態として記憶されて

Vヽることを特徴とする請求項 6に記載の半導体装置。

[9] 前記第 1情報は、前記相変化材料の相状態が結晶状態として記憶されていることを特徴とする請求項 6に記載の半導体装置。

[10] 前記第 2情報の書込み時のソース線とビット線の電位差の絶対値である第 2電圧を有し、

第 3電圧が、第 1電圧と第 2電圧の両方よりも大きいことを特徴とする請求項 6に記載の半導体装置。

[11] 前記第 2情報の書込み時のソース線とビット線の電位差の絶対値である第 2電圧を有し、

第 3電圧が、第 1電圧より大きぐ第 2電圧より小さいことを特徴とする請求項 6に記載の半導体装置。

[12] 複数のワード線と、

複数のビット線と、

前記複数のワード線と前記複数のビット線の所望の交点に配置された相変化材料を含む複数メモリセルと、

前記複数のメモリセルを含む第 1メモリセルアレー及び第 2メモリセルアレーと、前記第 1メモリセルアレーからのデータを読み出す第 1センスアンプブロックと、前記第 1センスアンプブロック力外部へデータを出力する第 1データ出力線と、前記第 2メモリセルアレーからのデータを読み出す第 2センスアンプブロックと、前記第 2センスアンプブロック力外部へデータを出力する第 2データ出力線を有する半導体装置において、

第 1データ出力線と第 2データ出力線の少なくとも一方が第 1情報のときに、第 1情報を出力することを特徴とする半導体装置。

[13] 前記第 1データ出力線と前記第 2データ出力線の論理和をとる第 1論理和回路を有する請求項 12に記載の半導体装置。

[14] 前記第 1情報は、前記相変化材料の相状態がアモルファス状態として記憶されていることを特徴とする請求項 12に記載の半導体装置。

[15] 前記メモリセルは相変化材料と選択用スィッチ力なる請求項 1または請求項 6または請求項 12に記載の半導体装置。

[16] ソース線とビット線の電位差の絶対値の最大値が 1. 8V以下であることを特徴とする請求項 15記載の半導体装置。

[17] 前記相変化材料は、 Sbを含む材料であって、その膜厚が 60nm以下であることを特徴とする請求項 15記載の半導体装置。

[18] 前記相変化材料は、 Ge、 Sbおよび Teを含む材料で、膜厚が 20nm以下であることを特徴とする請求項 17記載の半導体装置。

[19] 前記相変化材料と前記選択スィッチとを電気的に接続する電極材料にタンダステンを用いることを特徴とする請求項 15記載の半導体装置。

[20] 摂氏 125度以上の周辺温度で動作することを特徴とする請求項 15記載の半導体装置。

[21] 複数のワード線と、

前記複数のワード線と交差する複数の第 1ビット線と、

前記複数のワード線と交差し、前記複数の第 1ビット線と平行に配置される第 2ビット線と、

前記複数のワード線と前記複数の第 1ビット線の所定の交点に配置される第 1メモリセノレと、

前記複数のワード線と前記第 2ビット線の所定の交点に配置される第 2メモリセルと前記複数の第 1ビット線の所定の本数毎に配置される第 1センスアンプと、前記第 2 ビット線に配置される第 2センスアンプと、を具備し、

前記第 1センスアンプは、第 1リファレンスレベルと、前記複数の第 1ビット線のうち対応するビット線の信号レベルを比較し、

前記第 2センスアンプは、前記第 1リファレンスレベルとは異なる第 2リファレンスレべルと、前記第 2ビット線の信号レベルを比較することを特徴とする半導体装置。

[22] 請求項 21において、前記第 1リファレンスレベルは、前記第 2リファレンスレベルよりも低いことを特徴とする半導体装置。

[23] 請求項 21において、

前記第 1及び第 2メモリセルは第 1導電型の MISFETと相変化素子を含むことを特徴とする半導体装置。

[24] 請求項 23において、

前記第 2メモリセルの相変化素子は、高抵抗状態であることを特徴とする半導体装置。

[25] 請求項 21において、

前記第 1センスアンプは、前記第 1メモリセルに第 1記憶情報を書き込むための第 1 書き込み回路を有し、

前記第 2センスアンプは、前記第 2メモリセルに前記第 1記憶情報を書き込むための第 2書き込み回路を有することを特徴とする半導体装置。

[26] 請求項 25において、

前記第 1書き込み回路は、前記第 2センスアンプの出力データに従って書き込み動作を行うことを特徴とする半導体装置。

[27] 請求項 25において、

前記第 1センスアンプは、前記第 1メモリセルに第 2記憶情報を書き込むための第 2 書き込み回路を有し、

前記第 1及び前記第 2書き込み回路は、前記第 2センスアンプの出力データに従つて書き込み動作を行うことを特徴とする半導体装置。

[28] 請求項 26において、

前記半導体装置は、利用不可状態を示す第 1出力ピンを有し、

前記第 1又は第 2書き込み回路が活性化されている間、前記第 1出力ピンにから利用不可状態であることを示す信号が出力されることを特徴とする半導体装置。

[29] 複数のワード線と、

前記複数のワード線と交差する複数の第 1ビット線と、

第 1導電型の MISFETと相変化素子を含み、前記複数のワード線と前記複数の第 1 ビット線の所定の交点に配置される第 1メモリセルと、

前記複数の第 1ビット線の所望の本数毎に設けられる第 1センスアンプと、前記第 1センスアンプに配置され、外部より入力されたコマンドに従って、前記第 1 メモリセル力読み出した第 1の情報を前記第 1のメモリセルに書き込むための第 1書き込み回路を有することを特徴とする半導体装置。

[30] 複数の第 1ワード線と、

前記複数の第 1ワード線と交差する複数の第 1ビット線と、

前記複数の第 1ワード線と前記複数の第 1ビット線の所望の交点に配置される複数の第 1メモリセルと、

複数の第 2ワード線と、

前記複数の第 2ワード線と交差する複数の第 2ビット線と、

前記複数の第 2ワード線と前記複数の第 2ビット線の所望の交点に配置される複数の第 2メモリセルと、

前記複数の第 1メモリセルのそれぞれに配置される第 1相変化素子と、

前記複数の第 2メモリセルのそれぞれに配置される第 2相変化素子と、

外部から書き込まれたデータに対して、書き込みデータに対応して、前記第 1及び第 2メモリセルに同一の抵抗状態が書き込まれることを特徴とする半導体装置。

[31] 請求項 30において、

前記半導体装置はさらに、

前記複数の第 1ビット線の所定の本数毎に設けられる第 1センスアンプと、前記複数の第 2ビット線の所定の本数毎に設けられる第 2センスアンプと、前記第 1センスアンプに配置される前記第 1メモリセルの前記第目変化素子を第 1 抵抗状態に設定する第 1書き込み回路と、

前記第 1センスアンプに配置される前記第 1メモリセルの前記第 1相変化素子を第 2 抵抗状態に設定する第 2書き込み回路と、

前記第 1センスアンプに配置される前記第 1メモリセルの前記第 1相変化素子を第 3 抵抗状態に設定する第 3書き込み回路と、

前記第 1センスアンプに配置される前記第 1メモリセルの前記第 1相変化素子を第 4 抵抗状態に設定する第 4書き込み回路と、

前記第 2センスアンプに配置される前記第 2メモリセルの前記第 2相変化素子を第 1 抵抗状態に設定する第 5書き込み回路と、

前記第 2センスアンプに配置される前記第 2メモリセルの前記第 2相変化素子を第 2 抵抗状態に設定する第 6書き込み回路と、

前記第 2センスアンプに配置される前記第 2メモリセルの前記第 2相変化素子を第 3 抵抗状態に設定する第 7書き込み回路と、

前記第 2センスアンプに配置される前記第 2メモリセルの前記第 2相変化素子を第 4 抵抗状態に設定する第 8書き込み回路とを有し、

前記第 1書き込み回路と前記第 5書き込み回路は同時に活性化され、

前記第 2書き込み回路と前記第 6書き込み回路は同時に活性化され、

前記第 3書き込み回路と前記第 7書き込み回路は同時に活性化され、

前記第 4書き込み回路と前記第 8書き込み回路は同時に活性化されることを特徴とする半導体装置。

請求項 30において、

前記半導体装置は、

前記複数の第 1ビット線の所定の本数毎に設けられる第 1センスアンプと前記複数の第 2ビット線の所定の本数毎に設けられる第 2センスアンプとを有し、前記第 1メモリセル力前記第 1ビット線を介して読み出され、前記第 1センスアンプに保持された第 1データと

前記第 2メモリセル力前記第 2ビット線を介して読み出され、前記第 2センスアンプに保持された第 2データとを有し、

前記第 1データと前記第 2データのうち、高抵抗状態に対応するデータをメモリセルに書き込むことを特徴とする半導体装置。