JP3866511B2 - 不揮発性メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性メモリに関するもので、特に、メモリセルのキャパシタに強誘電体を用いる強誘電体メモリデバイスに関するものである。
【０００２】
【従来の技術】
近年、不揮発性で、かつ、ランダムアクセスが可能な強誘電体メモリデバイスは、１×１０８ 回以上のデータ書き換え回数を補償するなど、高機能を狙って開発が進められている。
【０００３】
ところが、試作・検討を進めていくうちに、主に、インプリント（imprint)やデポラリゼーション（depolarization）により、書き込みデータのデータ保持特性がデータ保持時間の経過とともに著しく劣化することが解かりつつある。このような現象は今後の試作・検討によって改善されていくことと思われるが、デバイス構成の微細化が進むにつれて、データ保持特性を維持することがますます困難になっていくことが予想される。
【０００４】
キャパシタに強誘電体を用いる強誘電体メモリデバイスは、デバイスとしての歴史が比較的浅く、データ保持特性についても未知の問題点が潜在している可能性が高い。その反面、市場にデバイスを投入した際には、不揮発性メモリとしてのデータ保持特性の維持にオーバスペックともいえる能力が期待されている。
【０００５】
しかしながら、学会レベルや試作・開発段階の報告を見る限り、特に、デポラリゼーションについて、保持データ（書き込みデータ）の劣化を抑制する斬新な方法は見受けられない。そのために、強誘電体メモリデバイスは開発から製品化までに多大な時間を要し、早期製品化と信頼性の低迷とがトレードオフとなって、なかなか製品化できない。たとえ、早期に製品化できたとしても、市場に出回ってからのデータ保持特性の補償が十分になされていないのが現状となっている。
【０００６】
これに対し、保持データの劣化を抑制する方法の１つに、ＤＲＡＭにおけるリフレッシュ動作が知られている。しかし、通常のリフレッシュ動作は、保持データの劣化の程度にかかわらず、定期的（定常的）に行われるものであるため、メモリセルの疲労が懸念される。したがって、歴史の浅い強誘電体メモリデバイスにとってはあまり好ましい方法とはいえない。
【０００７】
【発明が解決しようとする課題】
上記したように、従来においては、データ書き換え回数やデータ保持特性などの補償の面で高機能化の期待が大きいものの、保持データの劣化を抑制する斬新な方法が見受けられないといった問題があった。
【０００８】
そこで、この発明は、データの再書き込みによる記憶素子の疲労を防止しつつ、保持データの劣化を抑制でき、データ保持特性の経時的変化による保持データの消失を未然に防ぐことが可能な不揮発性メモリを提供することを目的としている。
【０００９】
【課題を解決するための手段】
本願発明の一態様によれば、データを保持するための、第１の強誘電体キャパシタを有する記憶素子と、この記憶素子で保持されている前記データの劣化をモニタするための、前記第１の強誘電体キャパシタとは電気的特性が異なる第２の強誘電体キャパシタを有するモニタ素子とを具備し、前記モニタ素子によって、前記データの劣化がモニタされた際に前記データの再書き込みを行うことにより、前記記憶素子で保持されている前記データを補償するようにしたことを特徴とする不揮発性メモリが提供される。
【００１０】
また、本願発明の一態様によれば、第１のデータを保持するための、第１の強誘電体キャパシタを有する第１の記憶素子と、第２のデータを保持するための、前記第１の強誘電体キャパシタとは電気的特性が異なる第２の強誘電体キャパシタを有する第２の記憶素子と、この第２の記憶素子で保持されている前記第２のデータをもとに、前記第１の記憶素子で保持されている前記第１のデータの劣化を予測する判定回路と、この判定回路の結果にしたがって、データ書き込み回路に対して、前記第１の記憶素子で保持されている前記第１のデータの再書き込みを指示する制御回路とを具備したことを特徴とする不揮発性メモリが提供される。
【００１１】
この発明の不揮発性メモリによれば、保持データの劣化を予測できるようになる。これにより、保持データの劣化が予測される場合にのみ、データの再書き込みを実施することが可能となるものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
（第１の実施形態）
図１は、この発明の第１の実施形態にかかる強誘電体メモリデバイスの回路構成を概略的に示すもである。
【００１４】
すなわち、この強誘電体メモリデバイスは、たとえば、メモリセル領域１１、ＰＦ(Pass／Fail）セル領域１２、データ補償システム制御回路１３、ＰＦセルデータ判定回路１４、データ書き込み制御回路１５、および、メモリ制御プロセッサ１６などを有して構成されている。
【００１５】
上記メモリセル領域１１は、複数（ここでは、２個）のメモリセル（第１の記憶素子）ＭＣがビット線ＢＬとワード線ＷＬとの交点にそれぞれ設けられて、マトリクス状に配置されてなる構成とされている。各メモリセルＭＣは、転送ゲート用の１つのトランジスタＴと、データ（第１のデータ）の“１”，“０”を高電位／低電位の２値の電荷に対応させて保持するための１つの強誘電体キャパシタＣとから構成されている（いわゆる、１Ｔ１Ｃセル）。
【００１６】
また、上記メモリセル領域１１内には、ビット線ＢＬを介して読み出された各メモリセルＭＣからのデータを増幅するための、センスアンプ（Ｓ／Ａ）１１ａが設けられている。
【００１７】
上記ＰＦセル領域１２は、たとえば、上記メモリセル領域１１に隣接し、かつ、列方向に設けられるとともに、各ビット線（データ線）ＢＬとワード線（行方向選択線）ＷＬとの交点にそれぞれ劣化検出用セルとしてのＰＦセル（第２の記憶素子）２１が配置されてなる構成とされている。
【００１８】
各ＰＦセル２１は、上記ビット線ＢＬに共通につながる、行方向の上記メモリセルＭＣで保持されているデータの劣化をそれぞれモニタするためのもので、たとえば、転送ゲート用の１つのトランジスタＴと、データ（第２のデータ）の“１”，“０”を高電位／低電位の２値の電荷に対応させて保持するための１つの強誘電体キャパシタ（モニタ素子）Ｃとから構成されている（いわゆる、１Ｔ１Ｃセル）。
【００１９】
この場合、各ＰＦセル２１を、上記メモリセルＭＣと同じ規格（たとえば、寸法や面積）および同じ材料を用いて、同一の工程により同時に形成することによって、上記メモリセルＭＣとほぼ同等の電気的特性（キャパシタの面積や電荷保持能力など）を有して形成することができる。
【００２０】
上記データ補償システム制御回路１３は、上記ＰＦセル２１で保持されているデータを用いて、上記メモリセルＭＣで保持されているデータの劣化を予測し、それを補償するデータ補償動作時に、上記メモリ制御プロセッサ１６からの指示にもとづいて主要な各部を制御するもので、たとえば、上記ＰＦセル２１で保持されているデータを、そのＰＦセル２１につながるビット線ＢＬを介して上記センスアンプ１１ａに読み出したり、上記ＰＦセルデータ判定回路１４の判定結果にしたがってデータ書き込み制御回路１５にデータの再書き込みの指示を出力したりするようになっている。
【００２１】
また、このデータ補償システム制御回路１３は、データ補償動作の終了にともなって、それを示す信号を、上記メモリ制御プロセッサ１６に出力するようになっている。
【００２２】
上記ＰＦセルデータ判定回路１４は、上記センスアンプ１１ａを介して供給される、上記ＰＦセル２１で保持されているデータをリファレンス電位（参照電位）ＰＦｖＲｅｆ−Ｈ，ＰＦｖＲｅｆ−Ｌと比較し、その大小関係から、上記メモリセルＭＣで保持されているデータの劣化を間接的に予測するものである。
【００２３】
上記リファレンス電位ＰＦｖＲｅｆ−Ｈ，ＰＦｖＲｅｆ−Ｌとしては、上記ＰＦセル２１でのデータの保持能力が上記メモリセルＭＣのそれよりも低く評価されるレベル、つまり、上記メモリセルＭＣで保持されているデータの劣化がデータの消失（不良（Fail））に至る前の時点において、上記ＰＦセル２１で保持されているデータはすでに不良であると判定されるレベル（たとえば、メモリセルＭＣで保持されているデータを読み出す際に比較されるリファレンス電位（基準電位）ｖＲｅｆとのレベル差０．１Ｖ以上）にあらかじめ設定されるようになっている。
【００２４】
すなわち、上記メモリセルＭＣで保持されているデータを読み出す際に比較されるリファレンス電位ｖＲｅｆが１．５Ｖだとすると、比較するデータが“１（２値の高電位の電荷）”の場合のリファレンス電位ＰＦｖＲｅｆ−Ｈは１．６Ｖ程度に、比較するデータが“０（２値の低電位の電荷）”の場合のリファレンス電位ＰＦｖＲｅｆ−Ｌは１．４Ｖ程度に、それぞれ設定される。
【００２５】
なお、リファレンス電位ＰＦｖＲｅｆ−Ｈ，ＰＦｖＲｅｆ−Ｌは、強誘電体メモリデバイスの外部から取り込む方式でも、デバイスの内部で発生させる方式の、どちらであっても良い。
【００２６】
上記データ書き込み制御回路１５は、通常、上記メモリセルＭＣへのデータの書き込みを行うもので、上記データ補償動作時には、上記ＰＦセルデータ判定回路１４の判定結果にしたがって、上記データ補償システム制御回路１３より出力される指示に応じて、上記メモリセルＭＣおよび上記ＰＦセル２１へのデータの再書き込みを行うものである。
【００２７】
また、このデータ書き込み制御回路１５は、上記データの再書き込みが終了した際に、その旨を上記データ補償システム制御回路１３に通知するようになっている。
【００２８】
上記メモリ制御プロセッサ１６は、この強誘電体メモリデバイスの全体の制御を司るものであり、また、上記データ補償動作時には、上記データ補償システム制御回路１３にデータ補償動作を許可する信号を出力したり、上記データ補償システム制御回路１３からのデータ補償動作の終了を示す信号を受け取ったりするようになっている。
【００２９】
このメモリ制御プロセッサ１６は、上記データ補償動作を許可する信号を出力した後には待機（Wait）状態となり、上記データ補償動作の終了を示す信号を受け取ることにより、待機状態から復帰するようになっている。
【００３０】
次に、上記した構成における、データの補償動作にかかる処理の流れについて説明する。
【００３１】
図２に示すように、強誘電体メモリデバイスの電源が投入されたとする。すると、まず、メモリ制御プロセッサ１６からデータ補償動作を許可する信号（たとえば、デバイスの内部電位の立ち上がり検知信号）がデータ補償システム制御回路１３に出力されることによって、直ちに、ＰＦセル２１で保持されているデータを用いて、メモリセルＭＣで保持されているデータの劣化を予測し、それを補償するデータ補償動作が実行される。
【００３２】
すなわち、データ補償システム制御回路１３の制御によって、任意の時間に、ＰＦセル領域１２内のワード線ＷＬが開放され、ＰＦセル２１で保持されているデータがビット線ＢＬに読み出される。この読み出されたデータは、センスアンプ１１ａによって増幅された後、ＰＦセルデータ判定回路１４に送られる。そして、ＰＦセルデータ判定回路１４に送られたデータはリファレンス電位ＰＦｖＲｅｆ−Ｈ，ＰＦｖＲｅｆ−Ｌと比較され、その結果がデータ補償システム制御回路１３に送られる。
【００３３】
ここで、データがFailと判定された場合には、データ補償システム制御回路１３からデータ書き込み制御回路１５に再書き込みの指示が出力される。これにより、データ書き込み制御回路１５によって、ＰＦセル２１に対するデータの再書き込み（この場合、リセット値の書き込み）と、メモリセルＭＣに対するデータの再書き込みとが実行される。
【００３４】
上記リセット値の書き込みでは、“１”データの劣化を予測するために、“１”データを期待値とするＰＦセル２１には“１”データが、“０”データの劣化を予測するために、“０”データを期待値とするＰＦセル２１には“０”データが、それぞれ書き込まれる。
【００３５】
なお、メモリセルＭＣに対するデータの再書き込みでは、任意のメモリセルＭＣをビット線ＢＬ方向にアクセスしていくことにより、ワード線ＷＬを共有するすべてのメモリセルＭＣが再書き込みされる。
【００３６】
この後、データ補償システム制御回路１３より、データ補償動作が終了したことにともなう通常動作可能を示す信号が、メモリ制御プロセッサ１６に出力される。
【００３７】
一方、ＰＦセルデータ判定回路１４において、ＰＦセル２１で保持されているデータがPassと判定された場合には、データ補償システム制御回路１３より上記通常動作可能を示す信号が、メモリ制御プロセッサ１６に出力される。
【００３８】
これに対し、上記メモリ制御プロセッサ１６は、データ補償システム制御回路１３からの通常動作可能を示す信号を受け取って待機状態より復帰し、通常の動作が可能な状態となる。
【００３９】
そして、強誘電体メモリデバイスとしての通常動作を実行した後、電源が断たれる。
【００４０】
このように、メモリセルＭＣとほぼ同等の電気的特性を有するＰＦセル２１のリファレンス電位ＰＦｖＲｅｆ−Ｈ，ＰＦｖＲｅｆ−Ｌを、メモリセルＭＣよりもＰＦセル２１のデータの方が早く不良になるように調整して、ＰＦセル２１のデータがPassするマージンを落とし、ＰＦセル２１のデータの劣化から間接的にメモリセルＭＣのデータの劣化を予測してデータの再書き込みを行うようにすることで、メモリセルＭＣのデータが破壊などされて消失する前に、メモリセルＭＣのデータを補償することが可能となる。
【００４１】
通常、強誘電体メモリデバイスの場合、データ読み出し動作がデータ破壊読み出し方式となっており、データ読み出しを行った後には必ず再書き込みを行うか、データ読み出し動作に再書き込み動作が含まれている。
【００４２】
そこで、このことを利用して、通常のデータ読み出しとほぼ同じ動作でデータの読み出しを行い、センスアンプで増幅されたデータをそのままメモリセルに書き込むようにすることで、データの再書き込み動作は容易に実現できる。
【００４３】
たとえば、フォールデットビットライン方式の場合においては、ビット線方向に、ある任意のビット線につながる１列分の全メモリセルに対して再書き込み動作を行わせた場合、任意のビット線上のメモリセルと、そのメモリセルとワード線を共有するすべてのメモリセルとにデータの再書き込みがなされる。
【００４４】
なお、上記においては、強誘電体メモリデバイスの電源が投入されると、まず、データ補償動作が行われるようにした場合について説明したが、これに限らず、たとえば図３に示すように、メモリデバイスの通常動作の終了後にデータ補償動作が行われるようにすることもできる。
【００４５】
すなわち、強誘電体メモリデバイスの電源が投入されたとする。すると、まずは、メモリデバイスの通常動作が行われる。そして、その通常動作が終了したことにともなって、データ補償動作を許可する信号が、メモリ制御プロセッサ１６よりデータ補償システム制御回路１３に出力される。
【００４６】
これにより、上述した通り、データ補償動作が同様にして実施された後、電源が断たれることになる。
【００４７】
このように、強誘電体メモリデバイスの通常動作の終了後にデータ補償動作が行われるようにした場合においても、通常動作の前にデータ補償動作が行われるようにした場合と同様の効果が得られる。
【００４８】
また、いずれの場合にも、ＰＦセルへのアクセスは、メモリセルの能力などに応じて、任意の時間に行われるようにすれば良い。
【００４９】
上述した第１の実施形態においては、ＰＦセル２１をメモリセルＭＣとほぼ同等の電気的特性を有して形成するようにした場合について説明したが、これに限らず、たとえばＰＦセル２１をメモリセルＭＣの電気的特性と異ならせて形成することによっても、同様に実施できる。
【００５０】
（第２の実施形態）
図１に示した構成において、たとえば、各ＰＦセル２１を、上記メモリセルＭＣと同じ材料を用いて、かつ、異なる規格により、その電気的特性（キャパシタの面積や電荷保持能力など）が、上記メモリセルＭＣのそれよりも数％程度小さくなるように形成する。
【００５１】
この場合、リファレンス電位によらず、ＰＦセル２１のデータが、メモリセルＭＣのデータよりも早く不良になりやすくなるように設定することができる、つまり、メモリセルＭＣの場合と同じ電位のリファレンス電位を用いることによって、ＰＦセル２１のデータの劣化（保持データ量が小）を判定できるようになる。
【００５２】
たとえば、メモリセルＭＣで保持されているデータを読み出す際に比較されるリファレンス電位ｖＲｅｆが１．５Ｖだとすると、“１”データの場合のリファレンス電位ＰＦｖＲｅｆ−Ｈおよび“０”データの場合のリファレンス電位ＰＦｖＲｅｆ−Ｌはそれぞれ１．５Ｖ程度に設定される。
【００５３】
このように、ＰＦセルの電気的特性が、メモリセルのそれよりも小さい場合には、一般的には、ＰＦセルの方がメモリセルよりも早くデータの劣化を起こすことになるため、リファレンス電位を同一に設定することで、上述した第１の実施形態の場合とほぼ同様にしてデータ補償動作を実現できる。
【００５４】
ただし、キャパシタの面積や電荷保持能力の大小にデータ保持特性が左右されないような場合、たとえば、キャパシタの面積や電荷保持能力が小さくてもデータ保持特性が大きいといったような場合には、適宜、リファレンス電位を調整し、メモリセルよりもＰＦセルのデータの方が不良になりやすくなるように設定することで同様に実現できる。
【００５５】
（第３の実施形態）
図１に示した構成において、たとえば、各ＰＦセル２１を、上記メモリセルＭＣと同じ材料を用いて、かつ、異なる規格により、その電気的特性（キャパシタの面積や電荷保持能力など）が、上記メモリセルＭＣのそれよりも数％程度大きくなるように形成する。
【００５６】
この場合、ＰＦセル２１のデータが、メモリセルＭＣよりも早く不良になりやすくなるように、リファレンス電位を設定することによって、ＰＦセル２１のデータの劣化を判定できるようになる。
【００５７】
たとえば、メモリセルＭＣで保持されているデータを読み出す際に比較されるリファレンス電位ｖＲｅｆが１．５Ｖだとすると、“１”データの場合のリファレンス電位ＰＦｖＲｅｆ−Ｈは１．８Ｖ程度に、“０”データの場合のリファレンス電位ＰＦｖＲｅｆ−Ｌは１．２Ｖ程度に、それぞれ設定される。
【００５８】
このように、ＰＦセルの電気的特性が、メモリセルのそれよりも大きい場合には、リファレンス電位を大きく振って設定することにより、上述した第１の実施形態の場合とほぼ同様にしてデータ補償動作を実現できる。
【００５９】
特に、ＰＦセルのデータがメモリセルのデータよりも不良になりづらいことを利用して、リファレンス電位の設定を大きく振る（リファレンス電位の幅を荒くして設定する）ことが可能となるため、精度の高い微妙なリファレンス電位の調整が困難な場合などに有効であり、回路の設計もより容易となる。
【００６０】
ここで、ＰＦセルは、メモリセル領域に近接させて配置する場合の他、専用のエリアを設けて配置することも可能である。ＰＦセルのサイズがメモリセルと異なる場合には、専用のエリアを設けて配置した方が、プロセス的な問題（たとえば、連続する同一パターンと特殊パターンとによる形状の異常など）が発生する可能性を少なくできる。
【００６１】
一方、ＰＦセルのサイズがメモリセルと同じ場合（同一規格）には、メモリセル領域に近接させて配置した方が、ＰＦセルの効率の良い配置が実現できるなど、何かと都合が良い。
【００６２】
特に、ＰＦセルをメモリセル領域に近接させて配置する場合において、たとえば図１に示したように、ワード線方向（列方向）に配置するようにした場合には、ビット線方向に複数のＰＦセルを配置することも可能である。
【００６３】
（第４の実施形態）
図４は、この発明の第４の実施形態にかかる強誘電体メモリデバイスの、ＰＦセルの他の配置例を示すものである。なお、ここでは、ＰＦセルをワード線方向に配置するようにした場合において、ビット線方向にも複数のＰＦセルを配置するようにした場合について説明する。
【００６４】
この場合、ＰＦセルのワード線ＷＬを任意数だけ設け、各ワード線ＷＬと各ビット線ＢＬとの交点にそれぞれＰＦセル２１を配置する。そして、各列のＰＦセル２１を、たとえば、アクセスの回数などに応じて、ワード線ＷＬ単位でローテーションさせるようにする。
【００６５】
たとえば、遇数回目の“０”データのアクセスではセル列２１ａを選択し、遇数回目の“１”データのアクセスではセル列２１ｂを選択し、奇数回目の“０”データのアクセスではセル列２１ｃを選択し、奇数回目の“１”データのアクセスではセル列２１ｄを選択して、それぞれ上述のデータ補償動作を行うようにする。
【００６６】
こうすることにより、ＰＦセル２１のワード線ＷＬを１とした場合には、データ補償動作を実施するごとに、そのワード線ＷＬにつながるすべてのＰＦセル２１のデータが読み出し／再書き込みされて、同一のＰＦセル２１でのデータの保持時間が短くなるのを防ぐことが可能となる。
【００６７】
その結果、同一のＰＦセル２１でのデータの保持時間が、メモリセルＭＣでのデータの保持時間と大きくずれるのを防止できるようになるため、データの劣化の予測を、メモリセルＭＣのデータにより近い状態のＰＦセルのデータを用いて実施することが可能となる。
【００６８】
なお、ＰＦセルをメモリセル領域に近接させて配置する場合においては、たとえばＰＦセルをビット線（行方向）に配置することも可能である。
【００６９】
（第５の実施形態）
図５は、この発明の第５の実施形態にかかる強誘電体メモリデバイスにおいて、ＰＦセルをメモリセルの行方向に配置するようにした場合を例に示すものである。
【００７０】
この場合、ＰＦセル領域１２は、たとえば、メモリセル領域１１に隣接し、かつ、行方向に設けられるとともに、各ビット線ＢＬとワード線ＷＬとの交点にそれぞれＰＦセル２１が配置されてなる構成とされている。
【００７１】
また、上記ＰＦセル領域１２内には、ビット線ＢＬを介して読み出された各ＰＦセル２１からのデータを増幅するための、センスアンプ１２ａが設けられている。
【００７２】
このように、メモリセル領域１１の行方向にＰＦセル領域１２を配置するようにした場合にも、上述した第１〜第３の実施形態の場合とほぼ同様にして、データ補償動作を実施することは可能である。
【００７３】
（第６の実施形態）
図６は、この発明の第６の実施形態にかかる強誘電体メモリデバイスにおいて、ＰＦセルをメモリセルの行方向に配置するようにした場合の他の例を示すものである。
【００７４】
データ補償動作では、任意のワード線ＷＬの電位が上がることにより、ワード線ＷＬ方向のすべてのメモリセルＭＣに対してデータの再書き込みが行われることになる。そのため、メモリセルＭＣのワード線ＷＬとＰＦセル２１のワード線ＷＬとを共有化し、行方向にＰＦセル２１を配置するようにした場合、ＰＦセル２１をアクセスするたびごとに、毎回、全メモリセルＭＣに対してデータの再書き込みが行われることとなり、結果的に、メモリセルＭＣの疲労を早めることになる。
【００７５】
そこで、これを避けるために、ＰＦセルをメモリセルの行方向に配置する場合には、たとえば、同じワード線ＷＬを共有するＰＦセル２１とメモリセルＭＣとの間の、そのワード線ＷＬの途中にゲート（φＴ）を設ける。そして、ＰＦセル２１のデータを読み出す際にはゲートを閉じ、メモリセルＭＣにアクセスする際にはゲートを開き、メモリセルＭＣに対するデータの読み出しもしくはデータの書き込みと同時に、ＰＦセル２１にも同様にデータの再書き込みが行われるようにする。
【００７６】
こうすることによって、ＰＦセル２１とメモリセルＭＣとのデータ保持時間を同じに保つことができ、メモリセルＭＣのデータの劣化をより精度良く予測することが可能となる。
【００７７】
この場合、データ補償動作を実施するごとに、そのワード線ＷＬにつながるすべてのＰＦセル２１のデータが読み出し／再書き込みされることになるため、たとえば図６に示すように、１つ以上の任意数に応じた行方向のセル列２１ａ，２１ｂ，２１ｃ，２１ｄと、各列のＰＦセル２１に見合った数のＰＦセル・セレクトゲートＳＧとを設ける。
【００７８】
そして、このＰＦセル・セレクトゲートＳＧをＰＦセル・セレクタＣＳによりそれぞれ制御して、データ補償動作を実施するごとに、各セル列２１ａ，２１ｂ，２１ｃ，２１ｄをローテーションさせるようにする。
【００７９】
たとえば、遇数回目の“０”データのアクセスではセル列２１ａを選択し、遇数回目の“１”データのアクセスではセル列２１ｂを選択し、奇数回目の“０”データのアクセスではセル列２１ｃを選択し、奇数回目の“１”データのアクセスではセル列２１ｄを選択して、それぞれ上述のデータ補償動作を行うようにする。
【００８０】
このようにした場合、メモリセルＭＣのデータにより近い状態のＰＦセルのデータを用いて、メモリセルＭＣのデータの劣化を予測することが可能となる。
【００８１】
図７は、上記ＰＦセル・セレクタＣＳの構成例を示すものである。
【００８２】
このＰＦセル・セレクタＣＳは、たとえば、強誘電体キャパシタからなる、２つのＰＦセル・アクセスカウンター用キャパシタＰＦＣを有して構成されている。
【００８３】
たとえば、上記図２に示したフローチャートにしたがってデータ補償動作を実施する場合、このＰＦセル・セレクタＣＳは、強誘電体メモリデバイスの電源が投入された後、任意の時間で、データ補償システム制御回路１３からのＰＦセル・アドレスドライブセレクト信号“Ｌ”を受けることにより、ＰＦセル・アクセスカウンター用キャパシタＰＦＣの電位（ファーストシグナル）を２Ｔ２Ｃ動作により読み出す。
【００８４】
そして、その読み出した電位をセンスアンプＳ／Ａによって増幅した後、その増幅電位を、上記ＰＦセル／セレクトゲートＳＧに印加する。
【００８５】
これにより、遇数回目のアクセス用のセル列か、奇数回目のアクセス用のセル列のいずれか一方が選択されて、その選択されたセル列のＰＦセル２１を用いて、上述のデータ補償動作が実施される。
【００８６】
また、一連のデータ補償動作の終了にともなって、データ補償システム制御回路１３からのＰＦセル・アドレスドライブセレクト信号（データ書き換え信号）“Ｈ”を受けることにより、ＰＦセル・セレクタＣＳは、ＰＦセル・アクセスカウンター用キャパシタＰＦＣに上記ファーストシグナルを反転させた電位を書き込む。
【００８７】
このように、ＰＦセル・アクセスカウンター用キャパシタＰＦＣの電位をデータ補償動作ごとに書き換えることにより、次回のデータ補償動作時には、今回選択されたセル列とは別のセル列が選択されることになる。
【００８８】
なお、上記ＰＦセル・セレクタＣＳとしては、２つのＰＦセル・アクセスカウンター用キャパシタＰＦＣを用いて構成する場合に限らず、たとえば、メモリセルＭＣのキャパシタの電荷保持能力などに応じて、容易に変更することが可能である。
【００８９】
また、ＰＦセル・アクセスカウンター用キャパシタＰＦＣは強誘電体キャパシタを用いて形成する必要はなく、特に、強誘電体キャパシタを用いて形成した場合には、データ補償動作ごとの書き換えに耐えられる程度に、メモリセルのキャパシタよりもデータ保持能力やデータ劣化耐性などを大きくする工夫が必要となる。
【００９０】
（第７の実施形態）
図８は、この発明の第７の実施形態にかかる強誘電体メモリデバイスの構成例を示すものである。なお、ここでは、メモリセルのアクセス時にワード線の電位が上がった経歴からメモリセルのデータの劣化を予測する、所謂、ワード線型ＰＦセル方式について説明する。
【００９１】
この方式の場合、メモリセルＭＣのトランスファゲート（選択トランジスタ）に使用されるワード線ＷＬにＰＦセル２１がそれぞれ接続され、ワード線ＷＬの電位がＰＦセル２１に書き込まれるように構成されている。
【００９２】
また、ワード線ＷＬとＰＦセル２１との間にはゲートφＴがそれぞれ設けられ、データ補償動作時において、ＰＦセル２１のデータを読み出す際にはゲートφＴが閉じられるようになっている。
【００９３】
さらに、ワード線ＷＬとＰＦセル・データ用ビット線ＰＦ−ＢＬとの間には、ＰＦセル・ビット線接続ゲートＰＦ−Ｇが設けられている。
【００９４】
また、Ｒｅｆ−ＢＬはリファレンス電位用のビット線であり、ＰＦセル２１に強誘電体キャパシタを用いた場合には、以下のようなリファレンス電位が用いられる。
【００９５】
たとえば、ＰＦセル２１の電気的特性がメモリセルＭＣよりも小さい場合には、メモリセルＭＣで保持されているデータを読み出す際に比較されるリファレンス電位と等しいか、それよりも大きな電位が、ＰＦセル２１のデータを比較する際のリファレンス電位として用いられる。
【００９６】
また、ＰＦセル２１の電気的特性がメモリセルＭＣと等しい場合には、メモリセルＭＣで保持されているデータを読み出す際に比較されるリファレンス電位よりも、“１”，“０”データがともに不良になりやすい任意の電位が、ＰＦセル２１のデータを比較する際のリファレンス電位として用いられる。
【００９７】
また、ＰＦセル２１の電気的特性がメモリセルＭＣよりも大きい場合には、ＰＦセル２１の電気的特性がメモリセルＭＣと等しい場合のリファレンス電位よりも、さらに、“１”，“０”データがともに不良になりやすい任意の電位が、ＰＦセル２１のデータを比較する際のリファレンス電位として用いられる。
【００９８】
ここで、メモリセルＭＣのトランスファゲートが、たとえば４．２Ｖの高電位になることにより、メモリセルＭＣのキャパシタにデータを書き込むことが可能となる強誘電体メモリデバイスでは、任意のメモリセルＭＣにデータが書き込まれると、その任意のメモリセルＭＣとワード線ＷＬを共有するＰＦセル２１に“１”データが書き込まれる。
【００９９】
すなわち、メモリセルＭＣのワード線ＷＬに付属するＰＦセル２１のデータが“１”の場合は最近アクセスされたことを意味し、データが“０”か、Failの場合はアクセスされた形跡が見あたらない、つまり、データの書き込みがされていないか、データの書き込みから長い時間がたって、メモリセルＭＣのデータが劣化している可能性を意味したものとなる。
【０１００】
したがって、ＰＦセル２１のデータが“１”以外の、データが劣化している可能性のあるメモリセルＭＣに対してデータの再書き込みを行うことにより、そのメモリセルＭＣのデータを補償することが可能となる。
【０１０１】
なお、強誘電体キャパシタを用いるＰＦセル２１はデータ読み出し動作がデータ破壊読み出し方式のため、１ワード線ＷＬにつながるＰＦセル２１が１つだけだと、ＰＦセル２１のデータの読み出しを行った際に、すべてのワード線ＷＬのＰＦセル２１がPassの場合にもデータの再書き込みが行われることになる。
【０１０２】
たとえば、前回アクセスされたＰＦセル２１がPassだった場合に、ＰＦセル２１へのデータの再書き込みが行われることにより、前回アクセスされなかったメモリセルＭＣのデータを予測することが不可能となる。
【０１０３】
これを避けるために、１ワード線ＷＬに２つ以上のＰＦセル２１を接続し、かつ、ＰＦセル・アクセスカウンターにより、ＰＦセル２１をアクセスするごとに切り換えるようにする。
【０１０４】
このように、２つ以上のＰＦセル２１を、ＰＦセル・アクセスカウンターにより切り換えるようにすることで、前回アクセスされたＰＦセル２１はそのままで、前回アクセスされていないＰＦセル２１のデータを読み出すことができるようになるため、メモリセルＭＣのデータにより近い状態の、ＰＦセル２１のデータを用いての劣化の予測が可能となる。
【０１０５】
１ワード線ＷＬに多くのＰＦセル２１を接続するとともに、アクセスカウンターを用いて、たとえば、メモリデバイスの電源がオン／オフされるごとに、ワード線ＷＬの選択／非選択の状態を記憶するように構成した場合には、メモリセルＭＣのデータが劣化するのをより精度良く予測できるようになる。
【０１０６】
ただし、ＰＦセル２１の数を増やすと、ＰＦセル２１のメモリデバイスに占める割合が高くなって、チップ面積の増大などの弊害を招くため、メモリデバイスの能力を見極め、適切な数のＰＦセル２１を配置することが必要である。
【０１０７】
図９は、強誘電体メモリデバイスにおいて、複数のＰＦセルとＰＦセル・アクセスカウンターとを設けるようにした場合の例を示すものである。
【０１０８】
たとえば、２つのＰＦセル２１と１つのＰＦセル・アクセスカウンターＰＦ−ＡＣとを設け、それぞれのＰＦセル２１によって、前回および前々回にアクセスされたＰＦセル２１のデータを記憶するように構成されている。
【０１０９】
この場合、たとえば図７に示したように、ＰＦセル・アクセスカウンター用のキャパシタＰＦＣが２つならば、ＰＦセル・アクセスカウンター用のキャパシタＰＦＣに強誘電体キャパシタを用い、かつ、センスアンプとインバータ回路とを組み合わせることにより、簡単に実現できる。すなわち、メモリデバイスの電源がオン／オフされるごとに、ＰＦセル・アクセスカウンター用のキャパシタＰＦＣのＨ／Ｌのデータを切り換えて、ＰＦセル・セレクトゲートＳＧを制御するように構成すれば良い。
【０１１０】
また、本実施形態においては、メモリセルＭＣのワード線ＷＬとＰＦセル２１とを、ゲートφＴを介して、それぞれ接続するようにしているため、ワード線ＷＬの容量が増えて、メモリデバイスの動作スピードが落ちるなどの弊害が起こる可能性がある。
【０１１１】
この場合、ワード線ＷＬがアクセスされたことによってメモリセルＭＣへのデータの書き込みが行われ、このデータ書き込みの終了時からデータの劣化が始まるため、メモリセルＭＣに書き込まれたデータと、そのデータの経時変化による劣化の状態とを記憶することが重要である。
【０１１２】
したがって、ワード線ＷＬの容量が増えるのを抑えるために、メモリセルＭＣのワード線ＷＬとＰＦセル２１とを接続せずに、メモリセルＭＣにデータが書き込まれたことと、データの経時変化による劣化の状態とを、ＰＦセルに記憶する方式としても良い。
【０１１３】
特に、上記したワード線型ＰＦセル方式の場合においては、強誘電体メモリデバイスの電源の投入後に、どのメモリセル（ワード線）がアクセスされたかを検出して、アクセスされていないワード線を選択してデータの再書き込みを行う方式とすることもできる。
【０１１４】
上記したように、メモリセルで保持されているデータの劣化を予測できるようにしている。
【０１１５】
すなわち、ＰＦセルで保持されているデータの劣化を判定することにより、メモリセルで保持されているデータの劣化を擬似的（間接的）にモニタできるようにしている。これにより、メモリセルで保持されているデータの劣化が予測される場合にのみ、データの再書き込みを実施することが可能となる。したがって、定常的にデータの再書き込みを行わずに済み、メモリセルに与える疲労などの影響を最小限に抑えつつ、メモリセルで保持されているデータを確実に補償できるようになるものである。
【０１１６】
特に、ＰＦセルを、メモリセルと同じ材料、同じ規格（同一形状、かつ、同一寸法）、同じ工程により同時に形成するようにした場合には、それらを異ならせるようにした場合に問題となる製造プロセス上の不良を回避できる。
【０１１７】
しかも、ＰＦセルのデータが、メモリセルのデータと同じ条件で劣化することになるため、メモリセルのデータ保持特性の経時変化を忠実にモニタできる。
【０１１８】
また、ＰＦセルをメモリセルと同じ材料を用いて形成するようにした場合において、ＰＦセルのキャパシタの容量や電荷保持能力を大きくし、メモリセルよりもＰＦセルのデータ保持特性を高めるようにした場合には、強誘電体の安定した特性が得られるとともに、リファレンス電位の幅を荒く設定することが可能となり、回路の設計もより容易となる。
【０１１９】
逆に、メモリセルよりもＰＦセルのデータ保持特性を下げるようにした場合には、ＰＦセルが不良になりやすくなるようにリファレンス電位の設定を調整する必要がなくなるため、劣化の判定が単一のリファレンス電位により可能となる。
【０１２０】
また、ＰＦセルをメモリセルの列方向に配置するようにした場合には、ＰＦセルのデータ読み出し時にメモリセルのワード線が選択されないので、データの再書き込みによる疲労からメモリセルを保護できる。
【０１２１】
また、ＰＦセルをメモリセルの行方向に配置するようにした場合には、メモリセルのワード線を、ゲートを介してＰＦセルのワード線と共有させることにより、メモリセルに疲労などの影響を与えることなく、ＰＦセルのデータを読み出すことが可能となる。
【０１２２】
また、メモリセルのアクセス時には、対の選択トランジスタに高電位がかかるため、これを利用して、前回のアクセスからの時間の経過を検出することによっても、同様に、メモリセルのデータの劣化を予測することが可能である。
【０１２３】
なお、上述した各実施形態においては、いずれも、ＰＦセルのキャパシタを強誘電体により形成した場合について説明したが、これに限らず、強誘電体以外の材料を用いて形成すことも可能である。ＰＦセルのキャパシタを、強誘電体以外の材料を用いて形成するようにした場合、材料によっては、メモリセルのキャパシタと同一材料を用いる場合よりも感度良く、メモリセルのデータの劣化を予測することが可能となる。
【０１２４】
また、ビット線にかかる負担を軽くする目的で、ＰＦセルに転送ゲート用のトランジスタを設けるようにしたが、転送ゲート用のトランジスタは省略することもできる。
【０１２５】
さらに、“１”，“０”データの劣化特性がほぼ同じと仮定して、“１”，“０”データ用にＰＦセルをそれぞれ用意したが、強誘電体メモリデバイスの特性により、“１”，“０”データのデータ保持特性に偏りがある場合には、いずれか一方のデータ用のＰＦセルのみを用意するようにしてもかなわない。
【０１２６】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【０１２７】
【発明の効果】
以上、詳述したようにこの発明によれば、データの再書き込みによる記憶素子の疲労を防止しつつ、保持データの劣化を抑制でき、データ保持特性の経時的変化による保持データの消失を未然に防ぐことが可能な不揮発性メモリを提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態にかかる強誘電体メモリデバイスの回路構成例を示す概略図。
【図２】同じく、図１に示した強誘電体メモリデバイスにおける、データ補償動作にかかる処理の流れを説明するために示すフローチャート。
【図３】同じく、図１に示した強誘電体メモリデバイスにおける、データ補償動作にかかる処理の他の流れを説明するために示すフローチャート。
【図４】この発明の第４の実施形態にかかる強誘電体メモリデバイスの、ＰＦセルの他の配置例を示す概略構成図。
【図５】この発明の第５の実施形態にかかり、ＰＦセルをメモリセルの行方向に配置するようにした場合を例に示す強誘電体メモリデバイスの概略構成図。
【図６】この発明の第６の実施形態にかかり、ＰＦセルをメモリセルの行方向に配置するようにした場合の他の例を示す強誘電体メモリデバイスの概略構成図。
【図７】図６に示した強誘電体メモリデバイスで用いられるＰＦセル・セレクタの構成例を示す概略図。
【図８】この発明の第７の実施形態にかかる強誘電体メモリデバイスを、ワード線型ＰＦセル方式とした場合を例に示す概略構成図。
【図９】複数回のアクセスを記憶できるように構成した場合を例に示す、強誘電体メモリデバイスの概略構成図。
【符号の説明】
１１…メモリセル領域
１１ａ…センスアンプ
１２…ＰＦセル領域
１２ａ…センスアンプ
１３…データ補償システム制御回路
１４…ＰＦセルデータ判定回路
１５…データ書き込み制御回路
１６…メモリ制御プロセッサ
２１…ＰＦセル
２１ａ，２１ｂ，２１ｃ，２１ｄ…セル列
ＷＬ…ワード線
ＢＬ…ビット線
Ｔ…転送ゲート用のトランジスタ
Ｃ…強誘電体キャパシタ
ＭＣ…メモリセル
φＴ…ゲート
ＳＧ…ＰＦセル・セレクトゲート
ＣＳ…ＰＦセル・セレクタ
ＰＦＣ…ＰＦセル・アクセスカウンター用キャパシタ
ＰＦ−ＢＬ…ＰＦセル・データ用ビット線
ＰＦ−Ｇ…ＰＦセル・ビット線接続ゲート
Ｒｅｆ−ＢＬ…リファレンス電位用のビット線
ＰＦ−ＡＣ…ＰＦセル・アクセスカウンター
【発明の属する技術分野】
この発明は、不揮発性メモリに関するもので、特に、メモリセルのキャパシタに強誘電体を用いる強誘電体メモリデバイスに関するものである。
【０００２】
【従来の技術】
近年、不揮発性で、かつ、ランダムアクセスが可能な強誘電体メモリデバイスは、１×１０８ 回以上のデータ書き換え回数を補償するなど、高機能を狙って開発が進められている。
【０００３】
ところが、試作・検討を進めていくうちに、主に、インプリント（imprint)やデポラリゼーション（depolarization）により、書き込みデータのデータ保持特性がデータ保持時間の経過とともに著しく劣化することが解かりつつある。このような現象は今後の試作・検討によって改善されていくことと思われるが、デバイス構成の微細化が進むにつれて、データ保持特性を維持することがますます困難になっていくことが予想される。
【０００４】
キャパシタに強誘電体を用いる強誘電体メモリデバイスは、デバイスとしての歴史が比較的浅く、データ保持特性についても未知の問題点が潜在している可能性が高い。その反面、市場にデバイスを投入した際には、不揮発性メモリとしてのデータ保持特性の維持にオーバスペックともいえる能力が期待されている。
【０００５】
しかしながら、学会レベルや試作・開発段階の報告を見る限り、特に、デポラリゼーションについて、保持データ（書き込みデータ）の劣化を抑制する斬新な方法は見受けられない。そのために、強誘電体メモリデバイスは開発から製品化までに多大な時間を要し、早期製品化と信頼性の低迷とがトレードオフとなって、なかなか製品化できない。たとえ、早期に製品化できたとしても、市場に出回ってからのデータ保持特性の補償が十分になされていないのが現状となっている。
【０００６】
これに対し、保持データの劣化を抑制する方法の１つに、ＤＲＡＭにおけるリフレッシュ動作が知られている。しかし、通常のリフレッシュ動作は、保持データの劣化の程度にかかわらず、定期的（定常的）に行われるものであるため、メモリセルの疲労が懸念される。したがって、歴史の浅い強誘電体メモリデバイスにとってはあまり好ましい方法とはいえない。
【０００７】
【発明が解決しようとする課題】
上記したように、従来においては、データ書き換え回数やデータ保持特性などの補償の面で高機能化の期待が大きいものの、保持データの劣化を抑制する斬新な方法が見受けられないといった問題があった。
【０００８】
そこで、この発明は、データの再書き込みによる記憶素子の疲労を防止しつつ、保持データの劣化を抑制でき、データ保持特性の経時的変化による保持データの消失を未然に防ぐことが可能な不揮発性メモリを提供することを目的としている。
【０００９】
【課題を解決するための手段】
本願発明の一態様によれば、データを保持するための、第１の強誘電体キャパシタを有する記憶素子と、この記憶素子で保持されている前記データの劣化をモニタするための、前記第１の強誘電体キャパシタとは電気的特性が異なる第２の強誘電体キャパシタを有するモニタ素子とを具備し、前記モニタ素子によって、前記データの劣化がモニタされた際に前記データの再書き込みを行うことにより、前記記憶素子で保持されている前記データを補償するようにしたことを特徴とする不揮発性メモリが提供される。
【００１０】
また、本願発明の一態様によれば、第１のデータを保持するための、第１の強誘電体キャパシタを有する第１の記憶素子と、第２のデータを保持するための、前記第１の強誘電体キャパシタとは電気的特性が異なる第２の強誘電体キャパシタを有する第２の記憶素子と、この第２の記憶素子で保持されている前記第２のデータをもとに、前記第１の記憶素子で保持されている前記第１のデータの劣化を予測する判定回路と、この判定回路の結果にしたがって、データ書き込み回路に対して、前記第１の記憶素子で保持されている前記第１のデータの再書き込みを指示する制御回路とを具備したことを特徴とする不揮発性メモリが提供される。
【００１１】
この発明の不揮発性メモリによれば、保持データの劣化を予測できるようになる。これにより、保持データの劣化が予測される場合にのみ、データの再書き込みを実施することが可能となるものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
（第１の実施形態）
図１は、この発明の第１の実施形態にかかる強誘電体メモリデバイスの回路構成を概略的に示すもである。
【００１４】
すなわち、この強誘電体メモリデバイスは、たとえば、メモリセル領域１１、ＰＦ(Pass／Fail）セル領域１２、データ補償システム制御回路１３、ＰＦセルデータ判定回路１４、データ書き込み制御回路１５、および、メモリ制御プロセッサ１６などを有して構成されている。
【００１５】
上記メモリセル領域１１は、複数（ここでは、２個）のメモリセル（第１の記憶素子）ＭＣがビット線ＢＬとワード線ＷＬとの交点にそれぞれ設けられて、マトリクス状に配置されてなる構成とされている。各メモリセルＭＣは、転送ゲート用の１つのトランジスタＴと、データ（第１のデータ）の“１”，“０”を高電位／低電位の２値の電荷に対応させて保持するための１つの強誘電体キャパシタＣとから構成されている（いわゆる、１Ｔ１Ｃセル）。
【００１６】
また、上記メモリセル領域１１内には、ビット線ＢＬを介して読み出された各メモリセルＭＣからのデータを増幅するための、センスアンプ（Ｓ／Ａ）１１ａが設けられている。
【００１７】
上記ＰＦセル領域１２は、たとえば、上記メモリセル領域１１に隣接し、かつ、列方向に設けられるとともに、各ビット線（データ線）ＢＬとワード線（行方向選択線）ＷＬとの交点にそれぞれ劣化検出用セルとしてのＰＦセル（第２の記憶素子）２１が配置されてなる構成とされている。
【００１８】
各ＰＦセル２１は、上記ビット線ＢＬに共通につながる、行方向の上記メモリセルＭＣで保持されているデータの劣化をそれぞれモニタするためのもので、たとえば、転送ゲート用の１つのトランジスタＴと、データ（第２のデータ）の“１”，“０”を高電位／低電位の２値の電荷に対応させて保持するための１つの強誘電体キャパシタ（モニタ素子）Ｃとから構成されている（いわゆる、１Ｔ１Ｃセル）。
【００１９】
この場合、各ＰＦセル２１を、上記メモリセルＭＣと同じ規格（たとえば、寸法や面積）および同じ材料を用いて、同一の工程により同時に形成することによって、上記メモリセルＭＣとほぼ同等の電気的特性（キャパシタの面積や電荷保持能力など）を有して形成することができる。
【００２０】
上記データ補償システム制御回路１３は、上記ＰＦセル２１で保持されているデータを用いて、上記メモリセルＭＣで保持されているデータの劣化を予測し、それを補償するデータ補償動作時に、上記メモリ制御プロセッサ１６からの指示にもとづいて主要な各部を制御するもので、たとえば、上記ＰＦセル２１で保持されているデータを、そのＰＦセル２１につながるビット線ＢＬを介して上記センスアンプ１１ａに読み出したり、上記ＰＦセルデータ判定回路１４の判定結果にしたがってデータ書き込み制御回路１５にデータの再書き込みの指示を出力したりするようになっている。
【００２１】
また、このデータ補償システム制御回路１３は、データ補償動作の終了にともなって、それを示す信号を、上記メモリ制御プロセッサ１６に出力するようになっている。
【００２２】
上記ＰＦセルデータ判定回路１４は、上記センスアンプ１１ａを介して供給される、上記ＰＦセル２１で保持されているデータをリファレンス電位（参照電位）ＰＦｖＲｅｆ−Ｈ，ＰＦｖＲｅｆ−Ｌと比較し、その大小関係から、上記メモリセルＭＣで保持されているデータの劣化を間接的に予測するものである。
【００２３】
上記リファレンス電位ＰＦｖＲｅｆ−Ｈ，ＰＦｖＲｅｆ−Ｌとしては、上記ＰＦセル２１でのデータの保持能力が上記メモリセルＭＣのそれよりも低く評価されるレベル、つまり、上記メモリセルＭＣで保持されているデータの劣化がデータの消失（不良（Fail））に至る前の時点において、上記ＰＦセル２１で保持されているデータはすでに不良であると判定されるレベル（たとえば、メモリセルＭＣで保持されているデータを読み出す際に比較されるリファレンス電位（基準電位）ｖＲｅｆとのレベル差０．１Ｖ以上）にあらかじめ設定されるようになっている。
【００２４】
すなわち、上記メモリセルＭＣで保持されているデータを読み出す際に比較されるリファレンス電位ｖＲｅｆが１．５Ｖだとすると、比較するデータが“１（２値の高電位の電荷）”の場合のリファレンス電位ＰＦｖＲｅｆ−Ｈは１．６Ｖ程度に、比較するデータが“０（２値の低電位の電荷）”の場合のリファレンス電位ＰＦｖＲｅｆ−Ｌは１．４Ｖ程度に、それぞれ設定される。
【００２５】
なお、リファレンス電位ＰＦｖＲｅｆ−Ｈ，ＰＦｖＲｅｆ−Ｌは、強誘電体メモリデバイスの外部から取り込む方式でも、デバイスの内部で発生させる方式の、どちらであっても良い。
【００２６】
上記データ書き込み制御回路１５は、通常、上記メモリセルＭＣへのデータの書き込みを行うもので、上記データ補償動作時には、上記ＰＦセルデータ判定回路１４の判定結果にしたがって、上記データ補償システム制御回路１３より出力される指示に応じて、上記メモリセルＭＣおよび上記ＰＦセル２１へのデータの再書き込みを行うものである。
【００２７】
また、このデータ書き込み制御回路１５は、上記データの再書き込みが終了した際に、その旨を上記データ補償システム制御回路１３に通知するようになっている。
【００２８】
上記メモリ制御プロセッサ１６は、この強誘電体メモリデバイスの全体の制御を司るものであり、また、上記データ補償動作時には、上記データ補償システム制御回路１３にデータ補償動作を許可する信号を出力したり、上記データ補償システム制御回路１３からのデータ補償動作の終了を示す信号を受け取ったりするようになっている。
【００２９】
このメモリ制御プロセッサ１６は、上記データ補償動作を許可する信号を出力した後には待機（Wait）状態となり、上記データ補償動作の終了を示す信号を受け取ることにより、待機状態から復帰するようになっている。
【００３０】
次に、上記した構成における、データの補償動作にかかる処理の流れについて説明する。
【００３１】
図２に示すように、強誘電体メモリデバイスの電源が投入されたとする。すると、まず、メモリ制御プロセッサ１６からデータ補償動作を許可する信号（たとえば、デバイスの内部電位の立ち上がり検知信号）がデータ補償システム制御回路１３に出力されることによって、直ちに、ＰＦセル２１で保持されているデータを用いて、メモリセルＭＣで保持されているデータの劣化を予測し、それを補償するデータ補償動作が実行される。
【００３２】
すなわち、データ補償システム制御回路１３の制御によって、任意の時間に、ＰＦセル領域１２内のワード線ＷＬが開放され、ＰＦセル２１で保持されているデータがビット線ＢＬに読み出される。この読み出されたデータは、センスアンプ１１ａによって増幅された後、ＰＦセルデータ判定回路１４に送られる。そして、ＰＦセルデータ判定回路１４に送られたデータはリファレンス電位ＰＦｖＲｅｆ−Ｈ，ＰＦｖＲｅｆ−Ｌと比較され、その結果がデータ補償システム制御回路１３に送られる。
【００３３】
ここで、データがFailと判定された場合には、データ補償システム制御回路１３からデータ書き込み制御回路１５に再書き込みの指示が出力される。これにより、データ書き込み制御回路１５によって、ＰＦセル２１に対するデータの再書き込み（この場合、リセット値の書き込み）と、メモリセルＭＣに対するデータの再書き込みとが実行される。
【００３４】
上記リセット値の書き込みでは、“１”データの劣化を予測するために、“１”データを期待値とするＰＦセル２１には“１”データが、“０”データの劣化を予測するために、“０”データを期待値とするＰＦセル２１には“０”データが、それぞれ書き込まれる。
【００３５】
なお、メモリセルＭＣに対するデータの再書き込みでは、任意のメモリセルＭＣをビット線ＢＬ方向にアクセスしていくことにより、ワード線ＷＬを共有するすべてのメモリセルＭＣが再書き込みされる。
【００３６】
この後、データ補償システム制御回路１３より、データ補償動作が終了したことにともなう通常動作可能を示す信号が、メモリ制御プロセッサ１６に出力される。
【００３７】
一方、ＰＦセルデータ判定回路１４において、ＰＦセル２１で保持されているデータがPassと判定された場合には、データ補償システム制御回路１３より上記通常動作可能を示す信号が、メモリ制御プロセッサ１６に出力される。
【００３８】
これに対し、上記メモリ制御プロセッサ１６は、データ補償システム制御回路１３からの通常動作可能を示す信号を受け取って待機状態より復帰し、通常の動作が可能な状態となる。
【００３９】
そして、強誘電体メモリデバイスとしての通常動作を実行した後、電源が断たれる。
【００４０】
このように、メモリセルＭＣとほぼ同等の電気的特性を有するＰＦセル２１のリファレンス電位ＰＦｖＲｅｆ−Ｈ，ＰＦｖＲｅｆ−Ｌを、メモリセルＭＣよりもＰＦセル２１のデータの方が早く不良になるように調整して、ＰＦセル２１のデータがPassするマージンを落とし、ＰＦセル２１のデータの劣化から間接的にメモリセルＭＣのデータの劣化を予測してデータの再書き込みを行うようにすることで、メモリセルＭＣのデータが破壊などされて消失する前に、メモリセルＭＣのデータを補償することが可能となる。
【００４１】
通常、強誘電体メモリデバイスの場合、データ読み出し動作がデータ破壊読み出し方式となっており、データ読み出しを行った後には必ず再書き込みを行うか、データ読み出し動作に再書き込み動作が含まれている。
【００４２】
そこで、このことを利用して、通常のデータ読み出しとほぼ同じ動作でデータの読み出しを行い、センスアンプで増幅されたデータをそのままメモリセルに書き込むようにすることで、データの再書き込み動作は容易に実現できる。
【００４３】
たとえば、フォールデットビットライン方式の場合においては、ビット線方向に、ある任意のビット線につながる１列分の全メモリセルに対して再書き込み動作を行わせた場合、任意のビット線上のメモリセルと、そのメモリセルとワード線を共有するすべてのメモリセルとにデータの再書き込みがなされる。
【００４４】
なお、上記においては、強誘電体メモリデバイスの電源が投入されると、まず、データ補償動作が行われるようにした場合について説明したが、これに限らず、たとえば図３に示すように、メモリデバイスの通常動作の終了後にデータ補償動作が行われるようにすることもできる。
【００４５】
すなわち、強誘電体メモリデバイスの電源が投入されたとする。すると、まずは、メモリデバイスの通常動作が行われる。そして、その通常動作が終了したことにともなって、データ補償動作を許可する信号が、メモリ制御プロセッサ１６よりデータ補償システム制御回路１３に出力される。
【００４６】
これにより、上述した通り、データ補償動作が同様にして実施された後、電源が断たれることになる。
【００４７】
このように、強誘電体メモリデバイスの通常動作の終了後にデータ補償動作が行われるようにした場合においても、通常動作の前にデータ補償動作が行われるようにした場合と同様の効果が得られる。
【００４８】
また、いずれの場合にも、ＰＦセルへのアクセスは、メモリセルの能力などに応じて、任意の時間に行われるようにすれば良い。
【００４９】
上述した第１の実施形態においては、ＰＦセル２１をメモリセルＭＣとほぼ同等の電気的特性を有して形成するようにした場合について説明したが、これに限らず、たとえばＰＦセル２１をメモリセルＭＣの電気的特性と異ならせて形成することによっても、同様に実施できる。
【００５０】
（第２の実施形態）
図１に示した構成において、たとえば、各ＰＦセル２１を、上記メモリセルＭＣと同じ材料を用いて、かつ、異なる規格により、その電気的特性（キャパシタの面積や電荷保持能力など）が、上記メモリセルＭＣのそれよりも数％程度小さくなるように形成する。
【００５１】
この場合、リファレンス電位によらず、ＰＦセル２１のデータが、メモリセルＭＣのデータよりも早く不良になりやすくなるように設定することができる、つまり、メモリセルＭＣの場合と同じ電位のリファレンス電位を用いることによって、ＰＦセル２１のデータの劣化（保持データ量が小）を判定できるようになる。
【００５２】
たとえば、メモリセルＭＣで保持されているデータを読み出す際に比較されるリファレンス電位ｖＲｅｆが１．５Ｖだとすると、“１”データの場合のリファレンス電位ＰＦｖＲｅｆ−Ｈおよび“０”データの場合のリファレンス電位ＰＦｖＲｅｆ−Ｌはそれぞれ１．５Ｖ程度に設定される。
【００５３】
このように、ＰＦセルの電気的特性が、メモリセルのそれよりも小さい場合には、一般的には、ＰＦセルの方がメモリセルよりも早くデータの劣化を起こすことになるため、リファレンス電位を同一に設定することで、上述した第１の実施形態の場合とほぼ同様にしてデータ補償動作を実現できる。
【００５４】
ただし、キャパシタの面積や電荷保持能力の大小にデータ保持特性が左右されないような場合、たとえば、キャパシタの面積や電荷保持能力が小さくてもデータ保持特性が大きいといったような場合には、適宜、リファレンス電位を調整し、メモリセルよりもＰＦセルのデータの方が不良になりやすくなるように設定することで同様に実現できる。
【００５５】
（第３の実施形態）
図１に示した構成において、たとえば、各ＰＦセル２１を、上記メモリセルＭＣと同じ材料を用いて、かつ、異なる規格により、その電気的特性（キャパシタの面積や電荷保持能力など）が、上記メモリセルＭＣのそれよりも数％程度大きくなるように形成する。
【００５６】
この場合、ＰＦセル２１のデータが、メモリセルＭＣよりも早く不良になりやすくなるように、リファレンス電位を設定することによって、ＰＦセル２１のデータの劣化を判定できるようになる。
【００５７】
たとえば、メモリセルＭＣで保持されているデータを読み出す際に比較されるリファレンス電位ｖＲｅｆが１．５Ｖだとすると、“１”データの場合のリファレンス電位ＰＦｖＲｅｆ−Ｈは１．８Ｖ程度に、“０”データの場合のリファレンス電位ＰＦｖＲｅｆ−Ｌは１．２Ｖ程度に、それぞれ設定される。
【００５８】
このように、ＰＦセルの電気的特性が、メモリセルのそれよりも大きい場合には、リファレンス電位を大きく振って設定することにより、上述した第１の実施形態の場合とほぼ同様にしてデータ補償動作を実現できる。
【００５９】
特に、ＰＦセルのデータがメモリセルのデータよりも不良になりづらいことを利用して、リファレンス電位の設定を大きく振る（リファレンス電位の幅を荒くして設定する）ことが可能となるため、精度の高い微妙なリファレンス電位の調整が困難な場合などに有効であり、回路の設計もより容易となる。
【００６０】
ここで、ＰＦセルは、メモリセル領域に近接させて配置する場合の他、専用のエリアを設けて配置することも可能である。ＰＦセルのサイズがメモリセルと異なる場合には、専用のエリアを設けて配置した方が、プロセス的な問題（たとえば、連続する同一パターンと特殊パターンとによる形状の異常など）が発生する可能性を少なくできる。
【００６１】
一方、ＰＦセルのサイズがメモリセルと同じ場合（同一規格）には、メモリセル領域に近接させて配置した方が、ＰＦセルの効率の良い配置が実現できるなど、何かと都合が良い。
【００６２】
特に、ＰＦセルをメモリセル領域に近接させて配置する場合において、たとえば図１に示したように、ワード線方向（列方向）に配置するようにした場合には、ビット線方向に複数のＰＦセルを配置することも可能である。
【００６３】
（第４の実施形態）
図４は、この発明の第４の実施形態にかかる強誘電体メモリデバイスの、ＰＦセルの他の配置例を示すものである。なお、ここでは、ＰＦセルをワード線方向に配置するようにした場合において、ビット線方向にも複数のＰＦセルを配置するようにした場合について説明する。
【００６４】
この場合、ＰＦセルのワード線ＷＬを任意数だけ設け、各ワード線ＷＬと各ビット線ＢＬとの交点にそれぞれＰＦセル２１を配置する。そして、各列のＰＦセル２１を、たとえば、アクセスの回数などに応じて、ワード線ＷＬ単位でローテーションさせるようにする。
【００６５】
たとえば、遇数回目の“０”データのアクセスではセル列２１ａを選択し、遇数回目の“１”データのアクセスではセル列２１ｂを選択し、奇数回目の“０”データのアクセスではセル列２１ｃを選択し、奇数回目の“１”データのアクセスではセル列２１ｄを選択して、それぞれ上述のデータ補償動作を行うようにする。
【００６６】
こうすることにより、ＰＦセル２１のワード線ＷＬを１とした場合には、データ補償動作を実施するごとに、そのワード線ＷＬにつながるすべてのＰＦセル２１のデータが読み出し／再書き込みされて、同一のＰＦセル２１でのデータの保持時間が短くなるのを防ぐことが可能となる。
【００６７】
その結果、同一のＰＦセル２１でのデータの保持時間が、メモリセルＭＣでのデータの保持時間と大きくずれるのを防止できるようになるため、データの劣化の予測を、メモリセルＭＣのデータにより近い状態のＰＦセルのデータを用いて実施することが可能となる。
【００６８】
なお、ＰＦセルをメモリセル領域に近接させて配置する場合においては、たとえばＰＦセルをビット線（行方向）に配置することも可能である。
【００６９】
（第５の実施形態）
図５は、この発明の第５の実施形態にかかる強誘電体メモリデバイスにおいて、ＰＦセルをメモリセルの行方向に配置するようにした場合を例に示すものである。
【００７０】
この場合、ＰＦセル領域１２は、たとえば、メモリセル領域１１に隣接し、かつ、行方向に設けられるとともに、各ビット線ＢＬとワード線ＷＬとの交点にそれぞれＰＦセル２１が配置されてなる構成とされている。
【００７１】
また、上記ＰＦセル領域１２内には、ビット線ＢＬを介して読み出された各ＰＦセル２１からのデータを増幅するための、センスアンプ１２ａが設けられている。
【００７２】
このように、メモリセル領域１１の行方向にＰＦセル領域１２を配置するようにした場合にも、上述した第１〜第３の実施形態の場合とほぼ同様にして、データ補償動作を実施することは可能である。
【００７３】
（第６の実施形態）
図６は、この発明の第６の実施形態にかかる強誘電体メモリデバイスにおいて、ＰＦセルをメモリセルの行方向に配置するようにした場合の他の例を示すものである。
【００７４】
データ補償動作では、任意のワード線ＷＬの電位が上がることにより、ワード線ＷＬ方向のすべてのメモリセルＭＣに対してデータの再書き込みが行われることになる。そのため、メモリセルＭＣのワード線ＷＬとＰＦセル２１のワード線ＷＬとを共有化し、行方向にＰＦセル２１を配置するようにした場合、ＰＦセル２１をアクセスするたびごとに、毎回、全メモリセルＭＣに対してデータの再書き込みが行われることとなり、結果的に、メモリセルＭＣの疲労を早めることになる。
【００７５】
そこで、これを避けるために、ＰＦセルをメモリセルの行方向に配置する場合には、たとえば、同じワード線ＷＬを共有するＰＦセル２１とメモリセルＭＣとの間の、そのワード線ＷＬの途中にゲート（φＴ）を設ける。そして、ＰＦセル２１のデータを読み出す際にはゲートを閉じ、メモリセルＭＣにアクセスする際にはゲートを開き、メモリセルＭＣに対するデータの読み出しもしくはデータの書き込みと同時に、ＰＦセル２１にも同様にデータの再書き込みが行われるようにする。
【００７６】
こうすることによって、ＰＦセル２１とメモリセルＭＣとのデータ保持時間を同じに保つことができ、メモリセルＭＣのデータの劣化をより精度良く予測することが可能となる。
【００７７】
この場合、データ補償動作を実施するごとに、そのワード線ＷＬにつながるすべてのＰＦセル２１のデータが読み出し／再書き込みされることになるため、たとえば図６に示すように、１つ以上の任意数に応じた行方向のセル列２１ａ，２１ｂ，２１ｃ，２１ｄと、各列のＰＦセル２１に見合った数のＰＦセル・セレクトゲートＳＧとを設ける。
【００７８】
そして、このＰＦセル・セレクトゲートＳＧをＰＦセル・セレクタＣＳによりそれぞれ制御して、データ補償動作を実施するごとに、各セル列２１ａ，２１ｂ，２１ｃ，２１ｄをローテーションさせるようにする。
【００７９】
たとえば、遇数回目の“０”データのアクセスではセル列２１ａを選択し、遇数回目の“１”データのアクセスではセル列２１ｂを選択し、奇数回目の“０”データのアクセスではセル列２１ｃを選択し、奇数回目の“１”データのアクセスではセル列２１ｄを選択して、それぞれ上述のデータ補償動作を行うようにする。
【００８０】
このようにした場合、メモリセルＭＣのデータにより近い状態のＰＦセルのデータを用いて、メモリセルＭＣのデータの劣化を予測することが可能となる。
【００８１】
図７は、上記ＰＦセル・セレクタＣＳの構成例を示すものである。
【００８２】
このＰＦセル・セレクタＣＳは、たとえば、強誘電体キャパシタからなる、２つのＰＦセル・アクセスカウンター用キャパシタＰＦＣを有して構成されている。
【００８３】
たとえば、上記図２に示したフローチャートにしたがってデータ補償動作を実施する場合、このＰＦセル・セレクタＣＳは、強誘電体メモリデバイスの電源が投入された後、任意の時間で、データ補償システム制御回路１３からのＰＦセル・アドレスドライブセレクト信号“Ｌ”を受けることにより、ＰＦセル・アクセスカウンター用キャパシタＰＦＣの電位（ファーストシグナル）を２Ｔ２Ｃ動作により読み出す。
【００８４】
そして、その読み出した電位をセンスアンプＳ／Ａによって増幅した後、その増幅電位を、上記ＰＦセル／セレクトゲートＳＧに印加する。
【００８５】
これにより、遇数回目のアクセス用のセル列か、奇数回目のアクセス用のセル列のいずれか一方が選択されて、その選択されたセル列のＰＦセル２１を用いて、上述のデータ補償動作が実施される。
【００８６】
また、一連のデータ補償動作の終了にともなって、データ補償システム制御回路１３からのＰＦセル・アドレスドライブセレクト信号（データ書き換え信号）“Ｈ”を受けることにより、ＰＦセル・セレクタＣＳは、ＰＦセル・アクセスカウンター用キャパシタＰＦＣに上記ファーストシグナルを反転させた電位を書き込む。
【００８７】
このように、ＰＦセル・アクセスカウンター用キャパシタＰＦＣの電位をデータ補償動作ごとに書き換えることにより、次回のデータ補償動作時には、今回選択されたセル列とは別のセル列が選択されることになる。
【００８８】
なお、上記ＰＦセル・セレクタＣＳとしては、２つのＰＦセル・アクセスカウンター用キャパシタＰＦＣを用いて構成する場合に限らず、たとえば、メモリセルＭＣのキャパシタの電荷保持能力などに応じて、容易に変更することが可能である。
【００８９】
また、ＰＦセル・アクセスカウンター用キャパシタＰＦＣは強誘電体キャパシタを用いて形成する必要はなく、特に、強誘電体キャパシタを用いて形成した場合には、データ補償動作ごとの書き換えに耐えられる程度に、メモリセルのキャパシタよりもデータ保持能力やデータ劣化耐性などを大きくする工夫が必要となる。
【００９０】
（第７の実施形態）
図８は、この発明の第７の実施形態にかかる強誘電体メモリデバイスの構成例を示すものである。なお、ここでは、メモリセルのアクセス時にワード線の電位が上がった経歴からメモリセルのデータの劣化を予測する、所謂、ワード線型ＰＦセル方式について説明する。
【００９１】
この方式の場合、メモリセルＭＣのトランスファゲート（選択トランジスタ）に使用されるワード線ＷＬにＰＦセル２１がそれぞれ接続され、ワード線ＷＬの電位がＰＦセル２１に書き込まれるように構成されている。
【００９２】
また、ワード線ＷＬとＰＦセル２１との間にはゲートφＴがそれぞれ設けられ、データ補償動作時において、ＰＦセル２１のデータを読み出す際にはゲートφＴが閉じられるようになっている。
【００９３】
さらに、ワード線ＷＬとＰＦセル・データ用ビット線ＰＦ−ＢＬとの間には、ＰＦセル・ビット線接続ゲートＰＦ−Ｇが設けられている。
【００９４】
また、Ｒｅｆ−ＢＬはリファレンス電位用のビット線であり、ＰＦセル２１に強誘電体キャパシタを用いた場合には、以下のようなリファレンス電位が用いられる。
【００９５】
たとえば、ＰＦセル２１の電気的特性がメモリセルＭＣよりも小さい場合には、メモリセルＭＣで保持されているデータを読み出す際に比較されるリファレンス電位と等しいか、それよりも大きな電位が、ＰＦセル２１のデータを比較する際のリファレンス電位として用いられる。
【００９６】
また、ＰＦセル２１の電気的特性がメモリセルＭＣと等しい場合には、メモリセルＭＣで保持されているデータを読み出す際に比較されるリファレンス電位よりも、“１”，“０”データがともに不良になりやすい任意の電位が、ＰＦセル２１のデータを比較する際のリファレンス電位として用いられる。
【００９７】
また、ＰＦセル２１の電気的特性がメモリセルＭＣよりも大きい場合には、ＰＦセル２１の電気的特性がメモリセルＭＣと等しい場合のリファレンス電位よりも、さらに、“１”，“０”データがともに不良になりやすい任意の電位が、ＰＦセル２１のデータを比較する際のリファレンス電位として用いられる。
【００９８】
ここで、メモリセルＭＣのトランスファゲートが、たとえば４．２Ｖの高電位になることにより、メモリセルＭＣのキャパシタにデータを書き込むことが可能となる強誘電体メモリデバイスでは、任意のメモリセルＭＣにデータが書き込まれると、その任意のメモリセルＭＣとワード線ＷＬを共有するＰＦセル２１に“１”データが書き込まれる。
【００９９】
すなわち、メモリセルＭＣのワード線ＷＬに付属するＰＦセル２１のデータが“１”の場合は最近アクセスされたことを意味し、データが“０”か、Failの場合はアクセスされた形跡が見あたらない、つまり、データの書き込みがされていないか、データの書き込みから長い時間がたって、メモリセルＭＣのデータが劣化している可能性を意味したものとなる。
【０１００】
したがって、ＰＦセル２１のデータが“１”以外の、データが劣化している可能性のあるメモリセルＭＣに対してデータの再書き込みを行うことにより、そのメモリセルＭＣのデータを補償することが可能となる。
【０１０１】
なお、強誘電体キャパシタを用いるＰＦセル２１はデータ読み出し動作がデータ破壊読み出し方式のため、１ワード線ＷＬにつながるＰＦセル２１が１つだけだと、ＰＦセル２１のデータの読み出しを行った際に、すべてのワード線ＷＬのＰＦセル２１がPassの場合にもデータの再書き込みが行われることになる。
【０１０２】
たとえば、前回アクセスされたＰＦセル２１がPassだった場合に、ＰＦセル２１へのデータの再書き込みが行われることにより、前回アクセスされなかったメモリセルＭＣのデータを予測することが不可能となる。
【０１０３】
これを避けるために、１ワード線ＷＬに２つ以上のＰＦセル２１を接続し、かつ、ＰＦセル・アクセスカウンターにより、ＰＦセル２１をアクセスするごとに切り換えるようにする。
【０１０４】
このように、２つ以上のＰＦセル２１を、ＰＦセル・アクセスカウンターにより切り換えるようにすることで、前回アクセスされたＰＦセル２１はそのままで、前回アクセスされていないＰＦセル２１のデータを読み出すことができるようになるため、メモリセルＭＣのデータにより近い状態の、ＰＦセル２１のデータを用いての劣化の予測が可能となる。
【０１０５】
１ワード線ＷＬに多くのＰＦセル２１を接続するとともに、アクセスカウンターを用いて、たとえば、メモリデバイスの電源がオン／オフされるごとに、ワード線ＷＬの選択／非選択の状態を記憶するように構成した場合には、メモリセルＭＣのデータが劣化するのをより精度良く予測できるようになる。
【０１０６】
ただし、ＰＦセル２１の数を増やすと、ＰＦセル２１のメモリデバイスに占める割合が高くなって、チップ面積の増大などの弊害を招くため、メモリデバイスの能力を見極め、適切な数のＰＦセル２１を配置することが必要である。
【０１０７】
図９は、強誘電体メモリデバイスにおいて、複数のＰＦセルとＰＦセル・アクセスカウンターとを設けるようにした場合の例を示すものである。
【０１０８】
たとえば、２つのＰＦセル２１と１つのＰＦセル・アクセスカウンターＰＦ−ＡＣとを設け、それぞれのＰＦセル２１によって、前回および前々回にアクセスされたＰＦセル２１のデータを記憶するように構成されている。
【０１０９】
この場合、たとえば図７に示したように、ＰＦセル・アクセスカウンター用のキャパシタＰＦＣが２つならば、ＰＦセル・アクセスカウンター用のキャパシタＰＦＣに強誘電体キャパシタを用い、かつ、センスアンプとインバータ回路とを組み合わせることにより、簡単に実現できる。すなわち、メモリデバイスの電源がオン／オフされるごとに、ＰＦセル・アクセスカウンター用のキャパシタＰＦＣのＨ／Ｌのデータを切り換えて、ＰＦセル・セレクトゲートＳＧを制御するように構成すれば良い。
【０１１０】
また、本実施形態においては、メモリセルＭＣのワード線ＷＬとＰＦセル２１とを、ゲートφＴを介して、それぞれ接続するようにしているため、ワード線ＷＬの容量が増えて、メモリデバイスの動作スピードが落ちるなどの弊害が起こる可能性がある。
【０１１１】
この場合、ワード線ＷＬがアクセスされたことによってメモリセルＭＣへのデータの書き込みが行われ、このデータ書き込みの終了時からデータの劣化が始まるため、メモリセルＭＣに書き込まれたデータと、そのデータの経時変化による劣化の状態とを記憶することが重要である。
【０１１２】
したがって、ワード線ＷＬの容量が増えるのを抑えるために、メモリセルＭＣのワード線ＷＬとＰＦセル２１とを接続せずに、メモリセルＭＣにデータが書き込まれたことと、データの経時変化による劣化の状態とを、ＰＦセルに記憶する方式としても良い。
【０１１３】
特に、上記したワード線型ＰＦセル方式の場合においては、強誘電体メモリデバイスの電源の投入後に、どのメモリセル（ワード線）がアクセスされたかを検出して、アクセスされていないワード線を選択してデータの再書き込みを行う方式とすることもできる。
【０１１４】
上記したように、メモリセルで保持されているデータの劣化を予測できるようにしている。
【０１１５】
すなわち、ＰＦセルで保持されているデータの劣化を判定することにより、メモリセルで保持されているデータの劣化を擬似的（間接的）にモニタできるようにしている。これにより、メモリセルで保持されているデータの劣化が予測される場合にのみ、データの再書き込みを実施することが可能となる。したがって、定常的にデータの再書き込みを行わずに済み、メモリセルに与える疲労などの影響を最小限に抑えつつ、メモリセルで保持されているデータを確実に補償できるようになるものである。
【０１１６】
特に、ＰＦセルを、メモリセルと同じ材料、同じ規格（同一形状、かつ、同一寸法）、同じ工程により同時に形成するようにした場合には、それらを異ならせるようにした場合に問題となる製造プロセス上の不良を回避できる。
【０１１７】
しかも、ＰＦセルのデータが、メモリセルのデータと同じ条件で劣化することになるため、メモリセルのデータ保持特性の経時変化を忠実にモニタできる。
【０１１８】
また、ＰＦセルをメモリセルと同じ材料を用いて形成するようにした場合において、ＰＦセルのキャパシタの容量や電荷保持能力を大きくし、メモリセルよりもＰＦセルのデータ保持特性を高めるようにした場合には、強誘電体の安定した特性が得られるとともに、リファレンス電位の幅を荒く設定することが可能となり、回路の設計もより容易となる。
【０１１９】
逆に、メモリセルよりもＰＦセルのデータ保持特性を下げるようにした場合には、ＰＦセルが不良になりやすくなるようにリファレンス電位の設定を調整する必要がなくなるため、劣化の判定が単一のリファレンス電位により可能となる。
【０１２０】
また、ＰＦセルをメモリセルの列方向に配置するようにした場合には、ＰＦセルのデータ読み出し時にメモリセルのワード線が選択されないので、データの再書き込みによる疲労からメモリセルを保護できる。
【０１２１】
また、ＰＦセルをメモリセルの行方向に配置するようにした場合には、メモリセルのワード線を、ゲートを介してＰＦセルのワード線と共有させることにより、メモリセルに疲労などの影響を与えることなく、ＰＦセルのデータを読み出すことが可能となる。
【０１２２】
また、メモリセルのアクセス時には、対の選択トランジスタに高電位がかかるため、これを利用して、前回のアクセスからの時間の経過を検出することによっても、同様に、メモリセルのデータの劣化を予測することが可能である。
【０１２３】
なお、上述した各実施形態においては、いずれも、ＰＦセルのキャパシタを強誘電体により形成した場合について説明したが、これに限らず、強誘電体以外の材料を用いて形成すことも可能である。ＰＦセルのキャパシタを、強誘電体以外の材料を用いて形成するようにした場合、材料によっては、メモリセルのキャパシタと同一材料を用いる場合よりも感度良く、メモリセルのデータの劣化を予測することが可能となる。
【０１２４】
また、ビット線にかかる負担を軽くする目的で、ＰＦセルに転送ゲート用のトランジスタを設けるようにしたが、転送ゲート用のトランジスタは省略することもできる。
【０１２５】
さらに、“１”，“０”データの劣化特性がほぼ同じと仮定して、“１”，“０”データ用にＰＦセルをそれぞれ用意したが、強誘電体メモリデバイスの特性により、“１”，“０”データのデータ保持特性に偏りがある場合には、いずれか一方のデータ用のＰＦセルのみを用意するようにしてもかなわない。
【０１２６】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【０１２７】
【発明の効果】
以上、詳述したようにこの発明によれば、データの再書き込みによる記憶素子の疲労を防止しつつ、保持データの劣化を抑制でき、データ保持特性の経時的変化による保持データの消失を未然に防ぐことが可能な不揮発性メモリを提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態にかかる強誘電体メモリデバイスの回路構成例を示す概略図。
【図２】同じく、図１に示した強誘電体メモリデバイスにおける、データ補償動作にかかる処理の流れを説明するために示すフローチャート。
【図３】同じく、図１に示した強誘電体メモリデバイスにおける、データ補償動作にかかる処理の他の流れを説明するために示すフローチャート。
【図４】この発明の第４の実施形態にかかる強誘電体メモリデバイスの、ＰＦセルの他の配置例を示す概略構成図。
【図５】この発明の第５の実施形態にかかり、ＰＦセルをメモリセルの行方向に配置するようにした場合を例に示す強誘電体メモリデバイスの概略構成図。
【図６】この発明の第６の実施形態にかかり、ＰＦセルをメモリセルの行方向に配置するようにした場合の他の例を示す強誘電体メモリデバイスの概略構成図。
【図７】図６に示した強誘電体メモリデバイスで用いられるＰＦセル・セレクタの構成例を示す概略図。
【図８】この発明の第７の実施形態にかかる強誘電体メモリデバイスを、ワード線型ＰＦセル方式とした場合を例に示す概略構成図。
【図９】複数回のアクセスを記憶できるように構成した場合を例に示す、強誘電体メモリデバイスの概略構成図。
【符号の説明】
１１…メモリセル領域
１１ａ…センスアンプ
１２…ＰＦセル領域
１２ａ…センスアンプ
１３…データ補償システム制御回路
１４…ＰＦセルデータ判定回路
１５…データ書き込み制御回路
１６…メモリ制御プロセッサ
２１…ＰＦセル
２１ａ，２１ｂ，２１ｃ，２１ｄ…セル列
ＷＬ…ワード線
ＢＬ…ビット線
Ｔ…転送ゲート用のトランジスタ
Ｃ…強誘電体キャパシタ
ＭＣ…メモリセル
φＴ…ゲート
ＳＧ…ＰＦセル・セレクトゲート
ＣＳ…ＰＦセル・セレクタ
ＰＦＣ…ＰＦセル・アクセスカウンター用キャパシタ
ＰＦ−ＢＬ…ＰＦセル・データ用ビット線
ＰＦ−Ｇ…ＰＦセル・ビット線接続ゲート
Ｒｅｆ−ＢＬ…リファレンス電位用のビット線
ＰＦ−ＡＣ…ＰＦセル・アクセスカウンター
Claims (20)
- データを保持するための、第１の強誘電体キャパシタを有する記憶素子と、
この記憶素子で保持されている前記データの劣化をモニタするための、前記第１の強誘電体キャパシタとは電気的特性が異なる第２の強誘電体キャパシタを有するモニタ素子と
を具備し、
前記モニタ素子によって、前記データの劣化がモニタされた際に前記データの再書き込みを行うことにより、前記記憶素子で保持されている前記データを補償するようにしたことを特徴とする不揮発性メモリ。 - 前記モニタ素子の出力をもとに、前記データの劣化を予測する判定回路と、
この判定回路の結果にしたがって、データ書き込み回路に対して、前記データの再書き込みを指示する制御回路と
を、さらに具備したことを特徴とする請求項１に記載の不揮発性メモリ。 - 第１のデータを保持するための、第１の強誘電体キャパシタを有する第１の記憶素子と、
第２のデータを保持するための、前記第１の強誘電体キャパシタとは電気的特性が異なる第２の強誘電体キャパシタを有する第２の記憶素子と、
この第２の記憶素子で保持されている前記第２のデータをもとに、前記第１の記憶素子で保持されている前記第１のデータの劣化を予測する判定回路と、
この判定回路の結果にしたがって、データ書き込み回路に対して、前記第１の記憶素子で保持されている前記第１のデータの再書き込みを指示する制御回路と
を具備したことを特徴とする不揮発性メモリ。 - 前記判定回路は、前記第２の記憶素子で保持されている前記第２のデータを参照電位と比較し、その大小関係から、前記第１の記憶素子で保持されている前記第１のデータの劣化を予測することを特徴とする請求項３に記載の不揮発性メモリ。
- 前記第２の記憶素子は、前記第１の記憶素子とは異なる規格により、前記第１の記憶素子よりも大きなデータ保持特性が得られるように設計されてなることを特徴とする請求項３または４に記載の不揮発性メモリ。
- 前記参照電位は、前記第１，第２の記憶素子で保持されている前記第１，第２のデータが２値の高電位の電荷である場合には前記第１の記憶素子で保持されている前記第１のデータを読み出す際に比較される基準電位よりも低く、前記第１，第２のデータが２値の低電位の電荷である場合には前記基準電位よりも高く設定されることを特徴とする請求項４に記載の不揮発性メモリ。
- 前記第２の記憶素子は、前記第１の記憶素子とは異なる規格により、前記第１の記憶素子よりも小さなデータ保持特性が得られるように設計されてなることを特徴とする請求項３または４に記載の不揮発性メモリ。
- 前記参照電位は、前記第１，第２の記憶素子で保持されている前記第１，第２のデータが２値の高電位の電荷である場合には前記第１の記憶素子で保持されている前記第１のデータを読み出す際に比較される基準電位と同等か、それよりも低く、前記第１，第２のデータが２値の低電位の電荷である場合には前記基準電位と同等か、それよりも高く設定されることを特徴とする請求項４に記載の不揮発性メモリ。
- 前記第２の記憶素子は、前記第１の記憶素子に隣接して設けられ、かつ、前記第１の記憶素子とでデータ線が共有されてなることを特徴とする請求項３に記載の不揮発性メモリ。
- 前記第２の記憶素子は行方向に複数設けられ、行方向選択線単位で順番に選択されることを特徴とする請求項９に記載の不揮発性メモリ。
- マトリクス状に複数の前記第１の記憶素子が配置され、列方向にそれぞれ前記第２の記憶素子が設けられてなることを特徴とする請求項９または１０に記載の不揮発性メモリ。
- 前記第２の記憶素子は、前記第１の記憶素子に隣接して設けられ、かつ、前記第１の記憶素子とで行方向選択線が共有されてなることを特徴とする請求項３に記載の不揮発性メモリ。
- 前記第２の記憶素子は、ゲートを介して、前記行方向選択線と接続されていることを特徴とする請求項１２に記載の不揮発性メモリ。
- 前記第２の記憶素子は列方向に複数設けられ、データ線単位で順番に選択されることを特徴とする請求項１２に記載の不揮発性メモリ。
- マトリクス状に複数の前記第１の記憶素子が配置され、行方向にそれぞれ前記第２の記憶素子が設けられてなることを特徴とする請求項１２、１３または１４に記載の不揮発性メモリ。
- 前記制御回路は、通常の動作が行われる前に、一連の動作が実行されるように制御することを特徴とする請求項２または３に記載の不揮発性メモリ。
- 前記制御回路は、通常の動作が行われた後に、一連の動作が実行されるように制御することを特徴とする請求項２または３に記載の不揮発性メモリ。
- 前記第２の記憶素子で保持される前記第２のデータは、行方向選択線の電位であることを特徴とする請求項４に記載の不揮発性メモリ。
- 前記第２の記憶素子が、前記第１の記憶素子とは異なる規格により、大きなデータ保持特性が得られるように設計されてなるとき、前記参照電位は、前記第１，第２の記憶素子で保持されている前記第１，第２のデータが２値の高電位の電荷である場合には前記第１の記憶素子で保持されている前記第１のデータを読み出す際に比較される基準電位よりも低く、前記第１，第２のデータが２値の低電位の電荷である場合には前記基準電位よりも高く設定されることを特徴とする請求項１８に記載の不揮発性メモリ。
- 前記第２の記憶素子が、前記第１の記憶素子とは異なる規格により、小さなデータ保持特性が得られるように設計されてなるとき、前記参照電位は、前記第１，第２の記憶素子で保持されている前記第１，第２のデータが２値の高電位の電荷である場合には前記第１の記憶素子で保持されている前記第１のデータを読み出す際に比較される基準電位と同等か、それよりも低く、前記第１，第２のデータが２値の低電位の電荷である場合には前記基準電位と同等か、それよりも高く設定されることを特徴とする請求項１８に記載の不揮発性メモリ。
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Cited By (1)
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| JP2015046209A (ja) * | 2013-08-29 | 2015-03-12 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
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Cited By (1)
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