TWI457933B - 具有高寫入平行度之快閃記憶體的行多餘之新實施 - Google Patents

具有高寫入平行度之快閃記憶體的行多餘之新實施 Download PDF

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TWI457933B
TWI457933B TW096143993A TW96143993A TWI457933B TW I457933 B TWI457933 B TW I457933B TW 096143993 A TW096143993 A TW 096143993A TW 96143993 A TW96143993 A TW 96143993A TW I457933 B TWI457933 B TW I457933B
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Description

具有高寫入平行度之快閃記憶體的行多餘之新實施
本發明係關於快閃記憶體，而更特定言之係關於用於快閃記憶體之多餘行。
圖1顯示一般包括一或多個記憶體陣列或子陣列(顯示為102)之一快閃記憶體裝置100，其係組織成n列與m行的快閃記憶體單元。例如，一範例性的8百萬位元記憶體陣列具有n=4096列與m=2048行。將針對在該陣列102中的記憶體單元之一特定記憶體單元的一23位元位址施加於一預解碼器104。該預解碼器104在一列位址匯流排106上將12個列位址位元提供給一列解碼器108。該預解碼器104還在一行位址匯流排110上將11個位址位元提供給一行解碼器112。
為存取一特定列，該列解碼器108向在一匯流排114中的4096個列解碼器輸出線之一線提供一列選擇信號，其中該等4096個列解碼器輸出線之每一線係耦合至該記憶體陣列102之4096個列選擇端子之一個別端子。
該等2048個行係配置於128行之16個群組中。
該等行係在一2048線匯流排116上耦合於該記憶體陣列102的2048行與該行解碼器112中的2048個個別解碼器之間。該等2048個解碼器係透過一2048線匯流排118耦合至感測器及感測電路120。該感測器及感測電路120係耦合至在一資料匯流排122上的十六個輸入/輸出(I/O)線。該等感 測放大器電路120係用於讀取該等選定記憶體單元之內容。在一寫入或修改操作期間，該等感測放大器電路120係用於驗證經修改單元之內容之正確性。
一般地，一記憶體裝置之資料I/O線數目可能係1位元、1位元組(8位元)、一字(16位元)或一雙字(32位元)。如前面所提到，該等記憶體行係配置於群組中，其中每一群組對應於一特定的輸出位元。例如，若一記憶體裝置之資料輸出係一16位元的字線，則該等行在內部係配置於16個群組中，其中每一群組具有指派給該群組的若干行。在一讀取操作或一驗證操作期間，隨同一列選擇而選擇16行，一行係來自每一行群組，從而將讀取或驗證16個記憶體單元。該等16個單元之每一單元提供該資料輸出之16位元之一位元。此意味著對於施加於該記憶體單元的每一位址，平行地選擇至少16個快閃記憶體單元。
圖2係解說如何對應於一16位元輸出字之一位元而將行配置於群組中之一圖式。例如，具有2048行之一記憶體陣列係配置於具有128行之16個行群組(與針對每一群組的十六個I/O輸出之一輸出相關)中。圖2解說針對一16位元字(具有位元<0>至位元<15>)的<0>位元之一典型行群組130。來自典型行群組130之128行線係透過一具有128行線的匯流排132而耦合至對應的典型行解碼器/感測放大器電路134，其具有提供於一信號線136上之一資料<0>I/O位元。十五個其他類似的行群組與對應的行解碼器/感測放大器電路提供個別的資料<1>至資料<15>I/O位元。
在快閃記憶體裝置之製造期間，在該記憶體陣列102中的某些快閃記憶體單元可能有缺陷而不正確地操作。一缺陷記憶體單元可能防止正確地讀取或修改指定供儲存於該缺陷記憶體單元中的記憶體資料。為減小缺陷快閃記憶體單元對產品良率之影響，常常採用多餘的快閃記憶體單元來選擇性地替換在一裝置測試階段期間呈現不正確行為之正規快閃記憶體單元。為儲存缺陷記憶體單元之位址，提供一或多個非揮發性多餘位址暫存器。
圖3解說用於一記憶體陣列之一習知快閃記憶體多餘行系統150。該記憶體陣列包括耦合至一常規行解碼器電路154之一常規快閃記憶體陣列152。一多餘記憶體陣列156係耦合至一多餘行解碼器158。該常規行解碼器154係耦合至常規感測器160，而該多餘行解碼器158係耦合至多餘感測器162。該等常規感測器160具有(例如)用於將資料傳輸進入該記憶體陣列系統及從該記憶體陣列系統傳輸出去之十六個I/O線164。
一命令使用者介面(CUI)電路170於一端子172接收一寫入啟用(WE)信號並在信號線174上向感測器160提供一輸出信號LOAD_PL。該LOAD_PL信號係藉由該WE信號之上升邊緣產生之一信號脈衝。該LOAD_PL脈衝觸發在該等常規感測器160中的資料及位址之鎖存。
多餘位址暫存器180儲存缺陷記憶體單元之位址，該等位址係提供給一多餘邏輯電路182。還將輸入的記憶體位址提供給該多餘邏輯電路182。該多餘邏輯電路182將該等 輸入記憶體位址與藉由該等多餘位址暫存器180提供的缺陷常規記憶體單元之位址相比較。為進行一積極的比較，或進行匹配，該多餘邏輯電路182還啟動在一2048位元匯流排184上的2048個SENSE_DISAB信號之一特定信號以停用針對一缺陷記憶體單元之感測器，而且還藉由提供於一匯流排166上的四個REDUNDANT_ON信號之一信號來致能4個(在此範例中)多餘感測器162之一感測器。
總而言之，與一給定的讀取或寫入記憶體操作相關的輸入位址係與儲存於該等多餘位址暫存器180中的所有位址相比較。若一輸入位址與儲存於該多餘位址暫存器180中之一缺陷記憶體單元之位址之一位址匹配，則該多餘邏輯電路182藉由在該2048位元匯流排184上的2048個SENSE_DISAB信號之一信號來關閉一正規位址解碼路徑並關閉一相關感測電路，而替代地致能該等多餘感測器162。
傳統上，在一寫入或程式化操作期間，欲寫入快閃記憶體位址的資料係本地儲存於每一感測電路中以用於一驗證操作。在該驗證操作後，該感測電路將該感測輸出與欲寫入的資料相比較，並依據該比較結果將該相關位元線電壓控制成致能或停用該寫入操作。該等多餘記憶體單元之每一單元具有其自己的感測器及感測電路。將施加於該記憶體之一外部輸入位址與該等多餘位址暫存器180之內容相比較。若對於儲存於該等多餘位址暫存器中之一缺陷記憶體單元之一行位址發生一匹配，則啟動多餘電路。該等多 餘電路停用與該缺陷單元相關的感測器及感測電路，並啟動用於該多餘單元之感測器及感測電路。
在一寫入或程式化操作期間，所啟動的感測器數目對應於欲平行程式化之單元數目。在某些快閃記憶體裝置中此數目可能很高以允許一較高的程式輸出。為使得需要添加至該記憶體陣列的多餘單元之數目最小化，允許以一多餘感測電路來替換一單一感測電路會更有效率。以此方式，將僅一缺陷記憶體單元替換為一多餘單元，而並不替換與該缺陷記憶體單元共享同一位址之所有其他工作單元。例如，針對用於平行寫入的2048個單元之一2048位元程式緩衝器，該記憶體裝置具有實行該驗證操作並控制該位元線電壓的2048個感測器及感測電路。此需要一2048位元匯流排能夠關閉該等2048個感測器之任一感測器。若針對該記憶體裝置有十六個I/O位元，則針對該等十六個I/O位元中的每一位元將有128個控制導線。因此，需要能夠載入大量電路並啟動該等多餘感測器之每一感測器。
在先前技術之多餘行系統中，在命令循環期間不實行一位址比較。事實上，在先前技術之裝置中，由一使用者提供的資料係載入一程式緩衝器之感測器中，而在一嵌入式程式演算法之執行期間於一稍後時間實行位址比較。因此，在先前技術之系統中，停用該程式緩衝器的感測器所需要之信號線數目等於感測器數目。在快閃記憶體裝置中，藉由一該使用者所提供的外部信號來給該程式命令計時，此信號一般係稱為"寫入啟用"(WE)。在一2048位元程 式緩衝器之情況下，該使用者隨同128個位址(該資料必須寫入之記憶體位置)施加128個字(欲程式化之資料)。"寫入啟用"信號之上升邊緣鎖存給予該記憶體之位址及資料。因此，在WE信號之每一循環，將欲隨同其位址而程式化之一單一的16位元字施加於該記憶體。在此範例中，為完全填充該程式緩衝器，需要128個WE循環。
一具體實施例包括具有行多餘之一記憶體，其包括具有常規行解碼器與常規感測器之一常規記憶體陣列。還包括具有一多餘行解碼器與多餘感測器之一多餘記憶體陣列。多餘鎖存器係耦合至該等多餘感測器之一感測器。多餘比較邏輯將一缺陷常規記憶體單元之一位址與輸入位址相比較以停用針對一缺陷常規記憶體之常規感測器並致能一對應的多餘鎖存器，該對應的多餘鎖存器係耦合至該等多餘感測器之一感測器以啟動在該多餘記憶體陣列中之一多餘行。
針對一行多餘系統之另一具體實施例係具有r行多餘記憶體單元之一多餘記憶體陣列。提供r個數目的多餘感測器。一多餘行解碼器係耦合於該多餘記憶體陣列與該等r個多餘感測器之間。多餘位址暫存器儲存缺陷常規記憶體單元之位址。多餘鎖存器係提供於r個鎖存器之n個群組中，其中來自一群組的r個多餘鎖存器之每一鎖存器係耦合至該等r個多餘行感測器之一個別感測器。多餘比較邏輯將儲存於該等多餘位址暫存器中的缺陷常規記憶體單元 之位址與一外部輸入位址相比較。若比較結果為真，則所提供者係：一DISABLE_LOAD信號，其係用於停用針對m行的n個群組之一群組的常規感測器；一ENABLE_LATCH信號，其係針對r個鎖存器之n個群組之一群組而用於致能對應的多餘鎖存器；以及r個REDO信號之一信號，其係針對在所停用的n個群組之一群組中之r個多餘鎖存器之一個別鎖存器。該等多餘鎖存器之一選定鎖存器啟動該等r個多餘感測器之一感測器來啟動該等多餘行之一行。
另一具體實施例提供具有行多餘之一快閃記憶體。該快閃記憶體包括具有收集於m行的n個群組中之n x m行的常規記憶體單元之一常規記憶體陣列。n x m個數目的常規感測器具有n個I/O端子。一命令使用者介面接收一記憶體啟用信號以向該等n x m個常規感測器提供一LOAD_PL信號來啟用該等常規感測器之操作。提供用以停用該等n x m個常規感測器之構件。一行解碼器係耦合於該常規記憶體陣列與該等常規感測器之間。一多餘記憶體陣列具有r行的多餘記憶體單元。提供r個數目的多餘感測器。一多餘行解碼器係耦合於該多餘記憶體陣列與該等r個多餘感測器之間。多餘位址暫存器儲存缺陷常規記憶體單元之位址。多餘鎖存器係提供於r個鎖存器之n個群組中，其中來自一群組的r個多餘鎖存器之每一鎖存器係耦合至該等r個多餘行感測器之一個別感測器。多餘比較邏輯將儲存於該等多餘位址暫存器中的缺陷常規記憶體單元之位址與一外部輸入位址相比較。若比較結果為真，則所提供者係：一 DISABLE_LOAD信號，其係用於停用針對m行的n個群組之一群組的常規感測器；一ENABLE_LATCH信號，其係針對r個鎖存器的n個群組之一群組而用於致能對應的多餘鎖存器；以及r個REDO信號之一信號，其係針對在所停用的n個群組之一群組中之r個多餘鎖存器之一個別鎖存器。該等多餘鎖存器之一選定鎖存器啟動該等r個多餘感測器之一感測器來啟動該等多餘行之一行。
另一具體實施例包括針對一記憶體提供行多餘之一方法，其包括以下步驟：將一多餘行解碼器耦合於一多餘記憶體陣列與一多餘感測器之間；將一多餘鎖存器群組耦合至一個別的多餘行感測器；將一缺陷常規記憶體單元之一位址與外部輸入位址相比較；停用常規感測器；以及致能一多餘鎖存器以啟動針對該多餘記憶體陣列之一多餘感測器。
圖4解說依據本發明之一快閃記憶體多餘行系統300之一範例性具體實施例。為解說本發明，說明具有4096列與2048行之一8百萬位元的常規快閃記憶體陣列302。該常規快閃記憶體陣列302之行係耦合至常規行解碼器電路304。針對最初指定供儲存於在該常規快閃記憶體陣列302中的缺陷記憶體單元之一單元中之資料，提供一多餘4行陣列306。該多餘的4行陣列306係耦合至多餘4行解碼器308。該等常規感測器310具有(例如)十六個I/O線316。
針對一常規快閃記憶體陣列302，該常規快閃記憶體陣 列302之2048行之每一行係耦合至2048個常規行解碼器電路304之一對應電路，而接著耦合至2048個常規感測器310之一對應感測器。該多餘行解碼器308係耦合至四個多餘感測器312。該常規快閃記憶體陣列302具有配置於128行的16個群組中之2048行。該等常規感測器310具有16個行輸出與針對每一輸出的128個感測電路，而總共有2048個感測器。隨同四個多餘行解碼器與四個多餘感測器312而在該多餘記憶體陣列306中提供四行。如下所述，提供多餘位址暫存器來儲存缺陷記憶體單元之位址。
一命令使用者介面(CUI)電路320於一端子322接收一寫入啟用(WE)信號並在信號線324上提供一輸出信號LOAD_PL，此輸出信號LOAD_PL係藉由該WE信號之上升邊緣產生之一脈衝信號。該LOAD_PL脈衝觸發在該等常規感測器310中資料及位址之鎖存。一多餘邏輯電路330將一外部輸入位址與多餘位址暫存器332之輸出相比較。若比較結果為真，則產生在一匯流排333上之一DISAB_LOAD信號。此信號抑制在信號線324上來自CUI 320之LOAD_PL信號而使得不會將一使用者供應於該資料I/O匯流排316的多個線之一線上的輸入資料載入該等感測器310之一對應感測器。有16個可能的DISAB_LOAD信號，每一信號針對提供於該等十六個I/O線316其中之一線上的16個資料輸出之其中一輸出。
本發明使用較少的控制信號並需要較少的電路來提供針對該快閃記憶體多餘行系統300之多餘行。本發明提供64 個多餘鎖存器之一群組338。該等64個多餘鎖存器係配置於四個鎖存器之群組中，該等群組係指派給該匯流排316之十六個記憶體I/O線中之一個別線。該等64個多餘鎖存器之每一鎖存器係耦合至該等四個多餘感測器312其中之一感測器之一輸入線的一開放汲極電路。
在一命令循環期間，在上面提到的WE時間週期期間執行一多餘位址比較。若需要多餘行，則針對一缺陷記憶體單元設定該群組338之64個鎖存器中之一鎖存器，而不將輸入資料載入該等2048個常規感測器310之對應感測器。若欲將一資料位元程式化進一缺陷記憶體位址，則將該等64個鎖存器中之一鎖存器設定成下拉該等四個多餘感測器312中之一感測器之一輸入線，以由此將該等十六個位元線中之一個別位元線控制成使得將該資料位元程式化進該多餘記憶體陣列306。
若針對一特定輸入位址需要一多餘記憶體單元，則該多餘邏輯電路330產生一DISAB_LOAD信號，該DISAB_LOAD信號抑制將資料載入該等常規感測放大器。還產生十六個ENABLE_LATCH信號中之一信號以針對一缺陷單元設定該輸出之四個鎖存器中之一鎖存器。該等鎖存器係藉由四個開放汲極信號(REDUNDANT_ON)耦合至四個多餘感測放大器。有十六個ENABLE_LATCH信號，其中之一信號係由該多餘邏輯330針對該等I/O線316中之一線所產生。為選擇指派給該等十六個I/O線316中之一特定線的四個鎖存器中之一鎖存器，在四線336中之一線上啟動四個信號 REDO<0>、REDO<1>、REDO<2>、REDO<3>其中之一信號以選擇該等四個鎖存器中與該等I/O線316中之一線相關之一鎖存器。所啟動的感測器提供用於該缺陷常規記憶體單元之一多餘記憶體單元。在一匯流排336之四個信號線之一線上提供四個REDO信號。提供四個信號REDUNDANT_ON之一信號用於選擇該等四個多餘感測器312之一感測器。
圖5顯示針對圖4之十六個I/O線316之一線的緩衝器配置。針對該等十六個輸出之每一輸出，透過針對一128行群組之一行解碼器350將128個感測器352之一對應群組耦合至該記憶體陣列。該等感測器352之輸出皆係耦合至一外部位址、在該匯流排333上的十六個DISABLE_LOAD信號之一信號以及該等十六個I/O線316之一線。該DISABLE_LOAD信號抑制在針對一缺陷記憶體單元提供一外部位址時將資料載入一感測器。圖6顯示該等四個多餘鎖存器354、356、358、360之每一鎖存器具有作為一輸入的ENABLE_LATCH信號，該ENABLE_LATCH信號係藉由該多餘邏輯電路330在該匯流排334中之一信號線上產生。該等四個多餘鎖存器之每一鎖存器還具有作為一輸入的REDO <0:3>信號之一個別信號。該等REDO <0:3>信號係藉由圖4之多餘邏輯電路330產生用於選擇該等四個多餘鎖存器354、356、358、360之一鎖存器。該等多餘鎖存器之輸出係REDUNDANT_ON <0:3>信號，該等REDUNDANT_ON <0:3>信號係用於致能該等多餘感測器312之一感測器 的開放汲極信號。
圖7解說具有開放汲極輸出的多餘鎖存器354、356、358、360之一電路實施。針對該匯流排316的十六個I/O線之一線的該等64個鎖存器之輸出之每一輸出係耦合至一多餘感測器之一輸入線。例如，針對該等十六個I/O線之每一線的該等四個鎖存器之第一鎖存器係藉由一開放汲極電路耦合至該第一多餘感測器之一輸入。該等四個多餘感測器之每一感測器之每一輸入具有與其耦合的十六個開放汲極。交叉耦合的反相器361、362提供一鎖存電路，該鎖存電路將該反相器361之一輸入端子耦合至該反相器362之一輸出端子，而將該反相器361之一輸出端子耦合至該反相器362之一輸入端子。該反相器361之一輸入端子係耦合至一REDO選擇NMOS電晶體366之一汲極端子。一輸入信號REDO係耦合至該REDO選擇NMOS電晶體366之一閘極端子。該REDO選擇NMOS電晶體366之一源極端子係耦合至一鎖存致能電晶體364之一汲極端子。該電晶體364之一源極端子係耦合至接地。該鎖存致能電晶體364之一閘極端子係耦合至一ENABLE_LATCH輸入端子。
快閃記憶體時序規格要求在位址/資料變化與為讓所有該等位址及資料信號穩定一足夠時間而於一寫入啟用(WE)信號的上升邊緣進行位址/資料鎖存之前之間提供一最小的時間週期。本發明使用此最小時間週期將一輸入位址與儲存於該等多餘位址暫存器332中的位址相比較。若比較結果為真，則由該多餘邏輯電路330來設定一多餘鎖存 器。
在一命令循環期間，在上面提到的最小時間週期期間執行一多餘位址比較。若一輸入位址係針對一缺陷常規記憶體單元，則藉由在該匯流排334上的十六個ENABLE_LATCH信號中之一信號來設定該等64個鎖存器338之一鎖存器。並不將輸入資料載入該等感測器310中之一對應感測器。若欲將一資料位元程式化進一多餘行，則該等四個鎖存器中之一鎖存器在該四線匯流排340上提供一信號以下拉該等多餘感測器312中之一對應感測器之輸入線。值得一提的係，該等多餘感測器312始終係開啟，而不管欲寫入的資料如何。儘管如此，但僅在該匯流排340上的輸入線中之一輸入線係由與其耦合的該等鎖存器338中之一鎖存器而下拉時，該等多餘感測器312之一感測器才會將該對應位元線控制成使得將一輸入位元程式化進該多餘記憶體單元陣列308。
總而言之，本發明藉由減少數目之電路及控制來提供用於一快閃記憶體之多餘行。位址/資料變化與位址/資料鎖存(寫入啟用WE上升邊緣)之間的一最小時間週期係用於將輸入位址與在一多餘位址暫存器中的位址相比較。針對該等16個記憶體輸出之每一輸出，有128個藉由一行解碼器耦合至該記憶體陣列的感測放大器。該等感測放大器具有位址輸入及資料輸入以及在出現一多餘位址時抑制該資料載入之一DISABLE_LOAD信號。該等四個多餘鎖存器具有作為輸入的ENABLE_LATCH信號(藉由該多餘邏輯產生)與 REDO <3:0>信號(藉由該多餘位址暫存器產生)而係用於選擇該等四個多餘鎖存器之一鎖存器。該等四個多餘鎖存器之輸出係REDUNDANT_ON<3:0>信號，該等信號係用於啟動該等多餘感測放大器之開放汲極信號。
100‧‧‧快閃記憶體裝置
102‧‧‧記憶體陣列或子陣列
104‧‧‧預解碼器
106‧‧‧列位址匯流排
108‧‧‧列解碼器
110‧‧‧行位址匯流排
112‧‧‧行解碼器
114‧‧‧匯流排
116‧‧‧2048線匯流排
118‧‧‧2048線匯流排
120‧‧‧感測器及感測電路
122‧‧‧資料匯流排
130‧‧‧典型行群組
132‧‧‧匯流排
134‧‧‧典型行解碼器/感測放大器電路
136‧‧‧信號線
150‧‧‧傳統快閃記憶體多餘行系統
152‧‧‧常規快閃記憶體陣列
154‧‧‧常規行解碼器電路
156‧‧‧多餘記憶體陣列
158‧‧‧多餘行解碼器
160‧‧‧常規感測器
162‧‧‧多餘感測器
164‧‧‧I/O線
166‧‧‧匯流排
170‧‧‧命令使用者介面(CUI)電路
172‧‧‧端子
174‧‧‧信號線
180‧‧‧多餘位址暫存器
182‧‧‧多餘邏輯電路
184‧‧‧2048位元匯流排
300‧‧‧快閃記憶體多餘行系統
302‧‧‧常規快閃記憶體陣列
304‧‧‧常規行解碼器電路
306‧‧‧多餘4行陣列/多餘記憶體陣列
308‧‧‧多餘4行解碼器
310‧‧‧常規感測器
312‧‧‧多餘感測器
316‧‧‧I/O線(資料I/O匯流排)
320‧‧‧命令使用者介面(CUI)電路
322‧‧‧端子
324‧‧‧信號線
330‧‧‧多餘邏輯電路
332‧‧‧多餘位址暫存器
333‧‧‧匯流排
334‧‧‧匯流排
336‧‧‧匯流排
338‧‧‧64個多餘鎖存器之一群組
340‧‧‧四線匯流排
350‧‧‧行解碼器
352‧‧‧感測器
354、356、358、360‧‧‧多餘鎖存器
361、362‧‧‧反相器
364‧‧‧鎖存致能電晶體
366‧‧‧REDO選擇NMOS電晶體
圖1係本發明之一快閃記憶體裝置之一方塊圖。
圖2係解說如何將2048行配置於128行的16個群組中以提供十六個I/O線之一圖式。
圖3係一先前技術之快閃記憶體多餘行系統之一方塊圖。
圖4係依據本發明之一快閃記憶體多餘行系統之一方塊圖。
圖5係針對一記憶體系統之一單一I/O線之一行解碼器及感測器之一方塊圖。
圖6係解說致能四個多餘感測器之一感測器的四個多餘鎖存器之一方塊圖。
圖7係具有一開放汲極輸出之一多餘鎖存電路之一電路圖。
300‧‧‧快閃記憶體多餘行系統
302‧‧‧常規快閃記憶體陣列
304‧‧‧常規行解碼器電路
306‧‧‧多餘4行陣列/多餘記憶體陣列
308‧‧‧多餘4行解碼器
310‧‧‧常規感測器
312‧‧‧多餘感測器
316‧‧‧I/O線(資料I/O匯流排)
320‧‧‧命令使用者介面(CUI)電路
322‧‧‧端子
324‧‧‧信號線
330‧‧‧多餘邏輯電路
332‧‧‧多餘位址暫存器
333‧‧‧匯流排
334‧‧‧匯流排
336‧‧‧匯流排
338‧‧‧64個多餘鎖存器之一群組
340‧‧‧四線匯流排

Claims (22)

  1. 一種具有行多餘之記憶體，其包含：一常規記憶體陣列，其具有若干常規行解碼器與若干常規感測器；一多餘記憶體陣列，其具有一多餘行解碼器與若干多餘感測器；若干多餘鎖存器，其係耦合至該等多餘感測器中之一感測器；多餘比較邏輯，其將一缺陷常規記憶體單元之一位址與若干輸入位址相比較以停用針對一缺陷常規記憶體之該等常規感測器並致能一耦合至該等多餘感測器中之一感測器的對應多餘鎖存器以啟動在該多餘記憶體陣列中之一多餘行。
  2. 如請求項1之記憶體，其中複數個多餘鎖存器係耦合至一多餘感測器，而該多餘感測器係由該等多餘鎖存器中之一鎖存器來啟動。
  3. 如請求項1之記憶體，其中該等多餘鎖存器係允許將若干多餘鎖存器耦合至一多餘感測器之若干開放汲極電路。
  4. 一種用於快閃記憶體之行多餘系統，其包含：一多餘記憶體陣列，其具有r行的多餘記憶體單元；r個多餘感測器；一多餘行解碼器，其係耦合於該多餘記憶體陣列與該等r個多餘感測器之間； 若干多餘位址暫存器，其儲存若干缺陷常規記憶體單元之若干位址；n個群組的r個多餘鎖存器，其中來自一群組的該等r個多餘鎖存器中之每一鎖存器係耦合至該等多餘行感測器之一個別感測器；多餘比較邏輯，其將儲存於該等多餘位址暫存器中的若干缺陷常規記憶體單元之若干位址與一外部輸入位址相比較，而若比較結果為真，則提供一DISABLE_LOAD信號來停用針對m行的該等n個群組中之一群組之該等常規感測器，向r個鎖存器的該等n個群組中之一群組提供一ENABLE_LATCH信號以致能對應的若干多餘鎖存器，以及向在該等n個群組之該所停用群組中之一群組中的該等r個多餘鎖存器中之一個別鎖存器提供r個REDO信號中之一信號；以及其中該等多餘鎖存器中之一被選定者啟動該等r個多餘感測器中之一感測器。
  5. 如請求項4之行多餘系統，其中該等多餘感測器係由該等多餘鎖存器中之一鎖存器來下拉而啟動。
  6. 如請求項5之行多餘系統，其中該等n x r個多餘鎖存器係在該等r個多餘感測器中之每一感測器上允許n個多餘鎖存器之若干開放汲極電路。
  7. 如請求項4之行多餘系統，其中該等多餘鎖存器中之每一鎖存器包括具有一鎖存輸入端子與一鎖存輸出端子並包括一對交叉耦合的反相器之一鎖存電路，該對反相器 將其中一反相器之一輸入端子耦合至另一反相器之一輸出端子。
  8. 如請求項4之行多餘系統，其中該等多餘鎖存器中之每一鎖存器包括一輸入電路，該輸入電路需要一ENABLE_LATCH信號與該等REDO信號中之一信號來啟動一多餘鎖存器。
  9. 如請求項8之行多餘系統，其中用於該等多餘鎖存器中之每一鎖存器的該輸入電路包括兩個串聯耦合的電晶體，該等電晶體中之一電晶體係藉由一ENABLE_LATCH信號所接通而該等電晶體中之另一電晶體係藉由一REDO信號所接通。
  10. 如請求項9之行多餘系統，其中該等多餘鎖存器中之每一鎖存器包括一NMOS輸出電晶體，該NMOS輸出電晶體具有一耦合至該鎖存器之該輸出端子的閘極端子，具有一耦合至一接地端子的源極，並具有一耦合至該等r個多餘感測器中之一感測器的開放汲極。
  11. 如請求項4之行多餘系統，其中向該等n x m個常規感測器提供該LOAD_PL信號以啟用該等常規感測器的操作之該記憶體啟用信號係一用於該快閃記憶體之寫入啟用(WE)信號。
  12. 一種具有行多餘之快閃記憶體，該快閃記憶體包含：一常規記憶體陣列，其具有收集於m行的n個群組中之n x m行的常規記憶體單元；n x m個常規感測器，其具有n個I/O端子； 一命令使用者介面，其接收一記憶體啟用信號以向該等n x m個常規感測器提供一LOAD_PL信號來啟用該等常規感測器之操作；停用構件，其係用以停用該等n x m個常規感測器；一行解碼器，其係耦合於該常規記憶體陣列與該等常規感測器之間；一多餘記憶體陣列，其具有r行的多餘記憶體單元；r個多餘感測器，其係與該等常規感測器電性連通；一多餘行解碼器，其係耦合於該多餘記憶體陣列與該等r個多餘感測器之間；多餘位址暫存器，其儲存若干缺陷常規記憶體單元之若干位址；r個多餘鎖存器，其在若干多餘鎖存器的n個群組中，其中來自一群組的該等r個多餘鎖存器中之每一鎖存器係耦合至該等多餘感測器中之一個別感測器；多餘比較邏輯，其將儲存於該等多餘位址暫存器中的若干缺陷常規記憶體單元之若干位址與一外部輸入位址相比較，而若比較結果為真，則提供一DISABLE_LOAD信號來停用針對m行的該等n個群組中之一群組之該等常規感測器，向r個鎖存器的該等n個群組中之一群組提供一ENABLE_LATCH信號以致能對應的若干多餘鎖存器，以及向在該等n個群組之該所停用群組之一群組中的該等r個多餘鎖存器中之一個別鎖存器提供r個REDO信號中之一信號；以及 其中該等多餘鎖存器中之一被選定者啟動該等r個多餘感測器中之一感測器來啟動該等多餘行中之一行。
  13. 如請求項12之快閃記憶體，其具有用以由該等多餘鎖存器中之一鎖存器下拉該等多餘感測器來啟動該等多餘感測器之構件。
  14. 如請求項13之快閃記憶體，其中該等n x r個多餘鎖存器係允許將n個多餘鎖存器與該等r個多餘感測器中之每一感測器耦合之若干開放汲極電路。
  15. 如請求項12之快閃記憶體，其中該等多餘鎖存器中之每一鎖存器包括具有一鎖存輸入端子與一鎖存輸出端子並包括一對交叉耦合的反相器之一鎖存電路，該對反相器將其中一反相器之一輸入端子耦合至另一反相器之一輸出端子。
  16. 如請求項12之快閃記憶體，其中該等多餘鎖存器中之每一鎖存器包括一輸入電路，該輸入電路需要一ENABLE_LATCH信號與該等REDO信號中之一信號二者來啟動一多餘鎖存器。
  17. 如請求項16之快閃記憶體，其中用於該等多餘鎖存器中之每一鎖存器的該輸入電路包括兩個串聯耦合的電晶體，該等電晶體中之一電晶體係藉由一ENABLE_LATCH信號所接通而該等電晶體之另一電晶體係藉由一REDO信號所接通。
  18. 如請求項17之快閃記憶體，其中該等多餘鎖存器中之每一鎖存器包括一NMOS輸出電晶體，該NMOS輸出電晶體 具有一耦合至該鎖存器之該輸出端子的閘極端子，具有一耦合至一接地端子的源極，並具有一耦合至該等r個多餘感測器中之一感測器的開放汲極。
  19. 如請求項12之快閃記憶體，其中向該等n x m個常規感測器提供該LOAD_PL信號以啟用該等常規感測器的操作之該記憶體啟用信號係一用於該快閃記憶體之寫入啟用(WE)信號。
  20. 一種提供用於一記憶體的行多餘之方法，其包含以下步驟：將一多餘行解碼器耦合於一多餘記憶體陣列與一多餘行感測器之間；將一多餘鎖存器群組耦合至一個別的多餘行感測器；將一缺陷常規記憶體單元之一位址與若干外部輸入位址相比較；停用若干常規感測器；以及致能一多餘鎖存器來啟動針對該多餘記憶體陣列之一多餘感測器。
  21. 如請求項20之方法，其包括藉由該等多餘鎖存器中之一選定鎖存器將該多餘感測器下拉以啟動該多餘感測器。
  22. 如請求項21之方法，其包括選擇一群組多餘鎖存器中之一鎖存器。
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