KR102415835B1 - 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR102415835B1
KR102415835B1 KR1020160002705A KR20160002705A KR102415835B1 KR 102415835 B1 KR102415835 B1 KR 102415835B1 KR 1020160002705 A KR1020160002705 A KR 1020160002705A KR 20160002705 A KR20160002705 A KR 20160002705A KR 102415835 B1 KR102415835 B1 KR 102415835B1
Authority
KR
South Korea
Prior art keywords
redundant
normal
memory
control signal
block
Prior art date
Application number
KR1020160002705A
Other languages
English (en)
Other versions
KR20170083355A (ko
Inventor
이호준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160002705A priority Critical patent/KR102415835B1/ko
Priority to US15/296,428 priority patent/US9852815B2/en
Priority to CN201710009492.4A priority patent/CN107017029B/zh
Publication of KR20170083355A publication Critical patent/KR20170083355A/ko
Application granted granted Critical
Publication of KR102415835B1 publication Critical patent/KR102415835B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명에 따른 반도체 메모리 장치는 복수의 노말 메모리 셀들을 포함하는 노말 메모리 블록, 상기 복수의 노말 메모리 셀들 중 결함이 있는 셀들을 대체하기 위한 복수의 리던던트 메모리 셀들을 포함하는 리던던트 메모리 블록, 상기 노말 메모리 블록에 저장된 데이터를 감지하고 증폭하는 노말 버퍼 블록, 상기 리던던트 메모리 블록에 저장된 데이터를 감지하고 증폭하는 리던던트 버퍼 블록, 노말 제어 신호에 기초하여, 상기 노말 버퍼 블록으로부터 데이터를 불러와 저장하는 노말 래치 블록 및 리던던트 제어 신호에 기초하여, 상기 리던던트 버퍼 블록으로부터 데이터를 선택적으로 불러와 저장하는 리던던트 래치 블록를 포함한다.

Description

반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템 {A SEMICONDUCTOR MEMORY DEVICE, AND A MEMORY SYSTEM INCLUDING THE SEMICONDUCTOR MEMORY DEVICE}
본 발명의 개념에 따른 실시예는 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템에 관한 것으로 보다 상세하게는, 리던던트 래치의 동작을 선택적으로 제어하는 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치 내에 수많은 메모리 셀들 중에서 한 개라도 결함이 있으면 반도체 메모리 장치는 불량품으로 처리될 수 있으며, 이 경우 메모리 셀들 전체를 불량품으로 폐기한다는 것은 수율(yield; 양품의 획득률)에 있어서 비효율적이다. 이를 위해, 반도체 메모리 장치 내에 리던던트(redundant) 메모리 셀을 구비하고, 결함이 있는 메모리 셀, 즉 불량 셀(defective cell)을 리던던트 메모리 셀로 대체함으로써 수율을 향상시키고 있다.
결함이 발생한 불량 셀에 대해 리드 동작이 수행되면, 상기 불량 셀은 리던던트 메모리 블록에 포함된 리던던트 메모리 셀로 대체됨으로써 상기 불량 셀은 리페어(repair) 될 수 있다.
즉, 노말 컬럼라인(normal column line)이 불량 셀에 연결된 경우, 상기 노말 컬럼라인 전체가 리던던트 메모리 블록에 포함된 리던던트 컬럼라인으로 대체될 수 있다. 이 경우, 한 개의 리던던트 컬럼라인으로 대체함으로써, 한 개의 노말 컬럼라인을 리페어할 수 있다.
일반적으로, 리드 동작이 수행되는 경우, 로우 디코더(row decoder)에 따라 인에이블된 메모리 셀 어레이의 로우 라인(예컨대, 워드 라인(word line))에 연결된 메모리 셀에 저장된 데이터는 센스 엠프(sense amp)에 의해 센싱되고, 래치 블록(latch block)에 저장될 수 있다.
래치 블록(latch block)은 프리페치(prefetch) 동작을 구현하기 위해 복수의 데이터들을 저장하고 처리할 수 있다.
프리페치 동작이란, 메모리 셀에 한번 엑세스 할 때마다 복수의 데이터들을 읽거나(read) 쓰는(write) 동작을 말한다. 통상적으로, 메모리의 접근속도를 높이기 위해 사용된다.
래치 블록(latch)으로 데이터가 전송되는 경우, 빠른 스피드가 요구되므로, 기존에는 노말 데이터 및 리던던트 데이터를 래치에 받아놓고, 그 다음 어드레스 비교를 통하여 컬럼 리페어를 구현하였다.
하지만, 컬럼 리페어를 사용하지 않는 경우, 리드 동작 시마다 매번 필요없는 리던던트 메모리 블록의 데이터 전송이 발생하게 된다. 이때, 불필요한 전력 소모가 발생하게 된다.
본 발명이 이루고자 하는 기술적 과제는 리던던트 래치의 동작을 선택적으로 제어하여 전력 소모가 감소될 수 있는 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템을 제공함에 있다.
본 발명의 실시 예들에 따른 반도체 메모리 장치는 복수의 노말 메모리 셀들을 포함하는 노말 메모리 블록, 상기 복수의 노말 메모리 셀들 중 결함이 있는 셀들을 대체하기 위한 복수의 리던던트 메모리 셀들을 포함하는 리던던트 메모리 블록, 상기 노말 메모리 블록에 저장된 데이터를 감지하고 증폭하는 노말 버퍼 블록, 상기 리던던트 메모리 블록에 저장된 데이터를 감지하고 증폭하는 리던던트 버퍼 블록, 노말 제어 신호에 기초하여, 상기 노말 버퍼 블록으로부터 데이터를 불러와 저장하는 노말 래치 블록 및 리던던트 제어 신호에 기초하여, 상기 리던던트 버퍼 블록으로부터 데이터를 선택적으로 수신하여 저장하는 리던던트 래치 블록를 포함한다.
상기 반도체 메모리 장치는 상기 노말 제어 신호를 생성하여 상기 노말 래치 블록로 전송하고, 상기 리던던트 제어 신호를 생성하여 상기 리던던트 래치 블록로 전송하는 제어 회로 및 복구 신호를 저장하는 OTP(one time programmable) 메모리를 더 포함한다.
상기 제어 회로는 상기 노말 제어 신호를 생성하고, 생성된 상기 노말 제어 신호를 상기 노말 래치 블록으로 출력하는 제어 신호 생성 회로 및 상기 노말 제어 신호 및 상기 복구 신호에 대해 논리 연산을 수행함으로써 생성된 상기 리던던트 제어 신호을 상기 리던던트 래치 블록으로 출력하는 논리 게이트를 포함한다.
상기 복구 신호는 상기 반도체 메모리 장치의 테스트 동작 시 결정되고, 상기 리던던트 래치 블록에 포함된 상기 복수의 리던던트 래치들 가운데 복구 셀에 연결된 비트라인에 할당 된 리던던트 래치를 나타내기 위한 신호이다.
상기 노말 버퍼 블록은 복수의 노말 버퍼들을 포함하고, 상기 노말 래치 블록은 복수의 노말 래치들을 포함하고, 상기 복수의 노말 래치들은 상기 노말 제어 신호에 따라, 상기 복수의 노말 버퍼들 중 상응하는 버퍼로부터 데이터를 수신하여 저장한다.
상기 리던던트 버퍼 블록은 복수의 리던던트 버퍼들을 포함하고, 상기 리던던트 래치 블록은 복수의 리던던트 래치들을 포함하고, 상기 복수의 리던던트 래치들은 상기 리던던트 제어 신호에 따라, 상기 복수의 리던던트 버퍼들 중 상응하는 버퍼로부터 데이터를 선택적으로 수신하여 저장한다.
상기 반도체 메모리 장치는 불량 어드레스 및 컬럼 어드레스를 비교함으로써 생성된 비교 신호를 출력하는 비교 회로 및 입력받은 상기 비교 신호에 기초하여 상기 노말 래치 블록 및 상기 리던던트 래치 블록 어느 하나를 선택하는 멀티플렉서를 더 포함한다.
상기 불량 어드레스는 상기 반도체 메모리 장치의 테스트 결과에 따라, 상기 OTP 메모리에 저장되는 신호이며, 상기 복수의 노말 메모리 셀들 중 상기 결함이 있는 셀의 컬럼 어드레스이다.
상기 논리 게이트는 상기 노말 제어 신호 및 상기 복구 신호에 대해 AND연산을 수행하는 AND 게이트를 포함한다.
상기 리던던트 래치 블록은 복수의 리던던트 래치들을 포함하고,
상기 리던던트 제어 신호는 상기 복수의 리던던트 래치들 중 복구 셀에 연결된 비트라인에 상응하는 리던던트 래치를 지정하기 위한 신호이며, 상기 복수의 리던던트 래치들 중 상기 리던던트 제어 신호에 의해 지정된 리던던트 래치만 상응하는 리던던트 버퍼로부터 데이터를 수신하여 저장한다.
본 발명의 실시 예들에 따른 메모리 시스템은 복수의 반도체 메모리 장치들 및 상기 복수의 반도체 메모리 장치들을 제어하는 메모리 컨트롤러를 포함하고, 상기 복수의 반도체 메모리 장치들 각각은 복수의 노말 메모리 셀들과 상기 복수의 노말 메모리 셀들 중 결함이 발생한 불량 셀을 대체하기 위한 복수의 리던던트 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이에 저장된 데이터를 감지하고 증폭하는 센스 앰프, 노말 제어 신호 및 리던던트 제어 신호에 기초하여 상기 센스 앰프로부터 데이터를 불러와 저장하는 래치 블록, 상기 노말 제어 신호 및 상기 리던던트 제어 신호를 래치 블록으로 출력하는 제어 회로 및 복구 신호를 저장하는 OTP(one time programmable) 메모리를 포함하고, 상기 센스 앰프는 상기 복수의 리던던트 메모리 셀들에 저장된 데이터를 감지하고 증폭하는 복수의 리던던트 버퍼들을 포함하고, 상기 래치 블록은 상기 복수의 리던던트 버퍼들 중 상응하는 버퍼들에 접근할 수 있는 복수의 리던던트 래치들을 포함한다.
상기 복수의 리던던트 래치들 가운데 상기 리던던트 제어 신호에 기초하여 인에이블된 래치들은 상기 복수의 리던던트 버퍼들 중 상응하는 버퍼로부터 데이터를 선택적으로 불러와 저장한다.
상기 제어 회로는 상기 노말 제어 신호를 생성하고, 생성된 상기 노말 제어 신호를 상기 래치 블록으로 출력하는 제어 신호 생성 회로 및 상기 노말 제어 신호 및 상기 복구 신호에 대해 논리 연산을 수행함으로써 생성된 상기 리던던트 제어 신호를 상기 리던던트 래치 블록으로 출력하는 논리 게이트를 포함한다.
상기 복구 신호는 상기 반도체 메모리 장치의 테스트 동작 시 결정되고, 상기 리던던트 래치 블록에 포함된 상기 복수의 리던던트 래치들 가운데 복구 셀에 연결된 비트라인에 할당 된 리던던트 래치를 나타내기 위한 신호이다.
상기 OTP 메모리는 퓨즈(fuse), 안티 퓨즈(anti-fuse), 또는 레이져 퓨즈(laser fuse)이다.
본 발명의 반도체 메모리 장치 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템에 의하면, 리던던트 래치의 동작을 선택적으로 제어함으로써 반도체 메모리 장치 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템의 전력 소모를 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자 시스템의 개략적인 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 블록도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다.
도 4는 본 발명의 실시 예들에 따른 제어 회로의 구성을 상세히 나타낸 블록도이다.
도 5는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 동작을 상세히 나타내는 블록도를 나타낸다.
도 6은 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 7은 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 8은 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 9는 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 10은 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 11은 도 3에 도시된 반도체 메모리 장치를 포함하는 데이터 처리 시스템의 일 실시 예를 나타낸다.
도 12는 도 3에 도시된 반도체 메모리 장치를 포함하는 멀티-칩 패키지를 개략적으로 나타낸 개념도이다.
도 13은 도 12에 도시된 멀티-칩 패키지를 입체적으로 나타낸 개념도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
반도체 메모리 장치는 메모리 셀 어레이를 포함할 수 있고, 상기 메모리 셀 어레이는 복수의 블록들(blocks)을 포함할 수 있고, 상기 블록들 각각은 복수의 페이지들(pages)을 포함할 수 있고, 상기 복수의 페이지들 각각은 복수의 메모리 셀들을 포함할 수 있다. 예컨대, 하나의 페이지는 적어도 하나의 워드 라인에 접속된 복수의 메모리 셀들에 의해 정의될 수 있다.
상기 메모리 셀 어레이는 3차원 메모리 셀 어레이를 포함할 수 있다. 3차원 메모리 셀 어레이는 실리콘 기판 위(on or above)에 배치된 액티브 영역을 갖는 메모리 셀들의 어레이의 하나 또는 그 이상의 물리적인 레벨들 내에서 모노리식하게(monolithically) 형성되고, 상기 메모리 셀들의 작동에 관련된 회로를 포함할 수 있다. 상기 회로는 상기 기판의 내부 또는 위(on or above)에 형성될 수 있다.
모노리식(monolithic) 이라는 용어는 어레이의 각 레벨의 레이어들(layers)이 상기 어레이의 각 하부 레벨(each underlying level)의 레이어들에 직접 증착(directly deposited )되는 것을 의미한다.
3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직으로 배향되는(vertically oriented) 수직 NAND 스트링을 포함할 수 있다. 상기 적어도 하나의 메모리 셀은 전하 트랩 레이어(charge trap layer)를 포함할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자 시스템(1)의 개략적인 블록도이다.
본 발명의 실시예들에 따른 전자 시스템(1)은 호스트(20) 및 메모리 시스템(300)을 포함할 수있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(300)과 통신할 수 있다. 그러나, 호스트(20)와 메모리 시스템(300)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 시스템(300)은 메모리 컨트롤러(200) 및 메모리 모듈(10)을 포함할 수 있다.
메모리 컨트롤러(200)는 메모리 시스템(300)의 동작을 전반적으로 제어할 수 있다. 또한, 메모리 컨트롤러(200)는 호스트(20)와 메모리 모듈(10) 간의 데이터 교환을 제어할 수 있다.
메모리 모듈(10)은 반도체 메모리 장치들(100, 100', 100")을 포함할 수 있다. 본 명세서에서는 반도체 메모리 장치들(100, 100', 100")이 복수의 메모리 셀들이 로우(row) 방향과 컬럼(column) 방향으로 배열되어 있는 메모리 셀 어레이(미도시)를 포함하는 경우를 예로 들어 설명하나, 이에 한정되는 것은 아니다.
본 발명의 실시예들에 따른 메모리 시스템(300)은 모바일 기기, 노트북, 데스크 톱 컴퓨터와 같은 시스템에 장착될 수 있으나, 이에 한정되지 않는다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템(300')의 개략적인 블록도이다.
아래에서는 메모리 컨트롤러(200)에 대응하는 하나의 반도체 메모리 장치(100)만을 예로 들어 설명한다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
도 2를 참조하면, 메모리 컨트롤러(200)는 호스트(20)의 요청에 기초하여 반도체 메모리 장치(100)로 데이터(DAT)를 입력하거나 반도체 메모리 장치(100)로부터 데이터(DAT)를 출력할 수 있다.
메모리 컨트롤러(200)는 반도체 메모리 장치(100)의 라이트(write) 동작 및 리드(read) 동작을 위한 커맨드(CMD)와 함께 어드레스 신호(ADD)를 인가하는 동작을 연속적으로 수행할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치(100)의 블록도이다. 도 3에 도시된 반도체 메모리 장치(100)는 도 1에 도시된 복수의 반도체 메모리 장치들(100, 100', 100") 중의 어느 하나를 예시적으로 나타낸다.
도 3을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(memory cell array, 110), 로우 디코더(row decoder, 120), 컬럼 디코더(column decoder, 130), 센스 앰프(sense amp, 140), 제어 회로(control circuit, 150), 래치 블록(latch block, 160), OTP 메모리(one time programmable memory, 170), 비교 회로(comparing circuit, 180) 및 멀티플렉서(multiplexer, 이하 MUX, 190)를 포함할 수 있다.
도 3에는 도시되지 않았지만, 반도체 메모리 장치(100)는 어드레스 버퍼(address buffer), 입출력 회로(I/O circuit), 및 라이트 드라이버(write driver) 를 포함할 수 있다.
메모리 셀 어레이(110)는 노말 메모리 블록(normal memory block, 111)과 리던던트 메모리 블록(redundant memory block, 115)을 포함할 수 있다.
노말 메모리 블록(111)은 복수의 노말 메모리 셀들(미도시)을 포함할 수 있다. 리던던트 메모리 블록(115)은 복수의 리던던트 메모리 셀들(미도시)을 포함할 수 있다.
본 명세서에서는 복수의 노말 메모리 셀들 중 결함이 발생한 셀을 불량 셀(defective cell)이라 칭하기로 한다. 또한, 복수의 리던던트 메모리 셀들 중 불량 셀을 대신하여 데이터를 저장한 셀을 복구 셀(repair cell)이라 칭하기로 한다. 불량 셀은 복구 셀과 서로 대응되며, 복수 일수 있다. 불량 셀은 반도체 메모리 장치의 테스트 동작 시 결함이 발생된 메모리 셀일 수 있으며, 복구 셀은 불량 셀을 대신하여 데이터를 저장할 수 있다.
도 3에는 도시되지 않았지만, 메모리 셀 어레이(110)에 포함된 모든 메모리 셀들은 로우(row) 방향의 복수의 워드라인(word line)들 및 컬럼(column) 방향의 복수의 비트라인(bit line)들에 연결될 수 있다. 따라서, 상술한 복수의 메모리 셀들 각각은 로우 어드레스(XADD) 및 컬럼 어드레스(YADD)에 대응할 수 잇다.
로우 어드레스(XADD)는 로우 방향의 어드레스를 의미하고, 컬럼 어드레스(YADD)는 컬럼 방향의 어드레스를 의미할 수 있다. 상술한 로우 어드레스(XADD) 및 컬럼 어드레스 신호(YADD)는 어드레스 버퍼(미도시)에 저장된 신호일 수 있다.
로우 디코더(120)는 로우 어드레스(XADD)를 수신하고, 데이터가 입력 혹은 출력될 메모리 셀과 연결된 워드 라인을 지정하기 위하여, 로우 어드레스(XADD)를 디코딩할 수 있다.
메모리 장치(100)는 디코딩된 로우 어드레스(XADD)에 기초하여 로우 어드레스(XADD)에 상응하는 워드라인(word line)을 인에이블 시키기 위한 로우 드라이버(row driver, 미도시)를 더 포함할 수 있다.
실시 예들에 따라, 로우 드라이버(미도시)는 로우 디코더(120)에 포함될 수 있으며, 아래에서는 로우 디코더(120)가 로우 드라이버(미도시)의 기능을 포함하는 것으로 가정하고 설명한다.
즉, 로우 디코더(120)는 로우 어드레스(XADD)를 디코딩하여 해당 워드 라인을 인에이블할 수 있다. 예컨대, 로우 디코더(120)가 수신한 로우 어드레스(XADD)가 제1 워드라인에 상응하는 경우, 로우 디코더(120)는 제1 워드라인을 인에이블할 수 있다.
컬럼 디코더(130)는 데이터가 입력 혹은 출력될 메모리 셀과 연결된 비트 라인을 지정하기 위하여, 컬럼 어드레스(YADD)를 디코딩할 수 있다.
메모리 셀 어레이(110)는 로우 및 컬럼 어드레스에 의해 지정된 메모리 셀로부터 데이터를 출력하거나 혹은 메모리 셀로 데이터를 기입할 수 있다.
센스 앰프(140)는 메모리 장치(100)가 리드 동작을 수행할 때 각 비트 라인의 전압 변화를 감지하여 증폭하는 감지 증폭기로써 동작할 수 있다.
센스 앰프(140)은 라이트 드라이버(미도시)를 포함할 수 있다. 라이트 드라이버는 메모리 셀로 데이터를 라이트할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
센스 앰프(140)는 노말 버퍼 블록(141) 및 리던던트 버퍼 블록(145)를 포함할 수 있다.
노말 버퍼 블록(141)은 복수의 노말 메모리 셀들에 상응하는 데이터들을 감지하여 증복할 수 있다. 리던던트 버퍼 블록(145)은 복수의 리던던트 메모리 셀들에 상응하는 데이터들을 감지하여 증폭할 수 있다. 제어 회로(150)는 래치 블록(160) 및 멀티플렉서(190)를 제어할 수 있다.
제어 회로(150)는 복수의 제어 신호들(NCON 및 RCON)을 래치 블록(160)으로 출력할 수 있다. 복수의 제어 신호들은 노말 제어 신호(NCON) 및 리던던트 제어 신호(RCON)을 포함할 수 있다. 제어 회로(150)의 동작과 관련된 상세한 내용은 도 4에서 설명될 것이다.
래치 블록(160)은 제어 회로(150)로부터 입력받은 복수의 제어 신호들(NCON 및 RCON)에 기초하여, 인에이블 될 수 있다. 예컨대, 리드 동작일 때, 래치 블록(160)이 인에이블 되는 경우, 래치 블록(160)은 센스 앰프(140)로부터 데이터들을 수신하여 저장할 수 있다.
실시 예들에 따라, 래치 블록(160)은 n비트(n은 1이상의 정수) 의 래치(latch)들로 구성될 수 있다.
래치 블록(160)은 노말 래치 블록(161) 및 리던던트 래치 블록(165)를 포함할 수 있다. 예컨대, 노말 래치 블록(161) 및 리던던트 래치 블록(165)은 8비트 래치일 수 있다.
노말 래치 블록(161)은 노말 버퍼 블록(141)에 접근(access)할 수 있고, 리던던트 래치 블록(165)은 리던던트 버퍼 블록(145)에 접근할 수 있다. 이와 관련된 상세한 내용은 도 4에서 설명될 것이다.
OTP 메모리(170)는 복구 신호(RS) 및 불량 어드레스(DADD)를 저장할 수 있다. OTP 메모리(170)는 복구 신호(RS)를 논리 게이트(153)로 출력할 수 있고, 불량 어드레스(DADD)를 비교 회로(180)로 출력할 수 있다.
복구 신호(RS)는 리던던트 래치 블록(165)에 상응하는 신호일 수 있다. 즉, 복구 신호(RS)는 리던던트 래치 블록(165)에 포함된 복수의 리던던트 래치들 가운데 복구 셀에 연결된 비트라인에 할당 된 리던던트 래치를 나타내기 위한 신호일 수 있다. 예컨대, 리던던트 래치 블록(165)가 4비트의 래치, 즉 4개의 단위 래치들을 포함하고, 제1 래치에 복구셀에 연결된 비트라인이 할당된 경우, 복구 신호(RS)는 제1 래치에 대하여 "ON"을 나타내고, 제2 내지 제4 래치에 대하여 "OFF"를 나타낼 수 있다.
복구 신호(RS)는 반도체 메모리 장치의 테스트 결과에 따라, OTP 메모리(170)에 저장되는 신호일 수 있다.
상술한 바와 같이, 불량 셀은 반도체 메모리 장치의 테스트 동작 시 결함이 발생된 메모리 셀일 수 있으며, 불량 어드레스(DADD)는 반도체 메모리 장치의 테스트 결과에 따라, OTP 메모리(170)에 저장되는 신호일 수 있다.
실시 예들에 따라, OTP 메모리(170)은 퓨즈(fuse), 안티 퓨즈(anti-fuse), 또는 레이져 퓨즈(laser fuse) 등을 이용하여 구현될 수 있으며 이에 한정되지 않는다. 이와 관련하여 상세한 내용은 도 5에서 설명될 것이다.
비교 회로(180)는 컬럼 어드레스(YADD) 및 불량 어드레스(DADD)를 수신할 수 있다. 비교 회로(180)는 컬럼 어드레스(YADD) 및 불량 어드레스(DADD)를 서로 비교하고, 이를 기초로 비교 신호(CS)를 멀티플렉서(190)으로 출력할 수 있다. 예컨대, 컬럼 어드레스(YADD)와 불량 어드레스(DADD)가 서로 같은 경우, 비교 회로(180)는 하이 레벨(High level)의 비교 신호를 출력할 수 있다. 반면에, 컬럼 어드레스(YADD)와 불량 어드레스(DADD)가 서로 다른 경우, 비교 회로(180)는 로우 레벨(low level)의 비교 신호를 출력할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다.
멀티플렉서(190)는 비교 회로(180)로부터 수신한 비교 신호(CS)에 기초하여, 노말 래치 블록(161) 및 리던던트 래치 블록(165) 중 어느 하나를 선택할 수 있다. 예컨대, 리드 동작일 때, 비교 신호(CS)가 하이 레벨인 경우, 멀티플렉서(190)는 리던던트 래치 블록(165)을 선택할 수 있고, 비교 신호(CS)가 로우 레벨인 경우, 멀티플렉서(190)는 노말 래치 블록(161)을 선택할 수 있다.
노말 래치 블록(161) 및 리던던트 래치 블록(165) 중 멀티플렉서(190)에 의해 선택된 래치 블록에 저장된 데이터는 입출력 회로(미도시)로 인가될 수 있다.
라이트 드라이버(미도시)는 메모리 장치(100)가 라이트 동작을 수행할 때, 메모리 셀 어레이(110)에 포함된 복수의 비트 라인들 각각을 구동할 수 있는 라이트 드라이버로써 동작할 수 있다.
또한, 어드레스 신호들(XADD 및 YADD)에 기초하여 메모리 셀 어레이(110)로부터 독출된 데이터는 입출력 회로(190)를 통하여 메모리 컨트롤러(200)로 출력될 수 있다.
도 4는 본 발명의 실시 예들에 따른 제어 회로(150)의 구성을 상세히 나타낸 블록도이다.
도 4을 참조하면, 제어회로(150)는 제어 신호 생성 회로(151) 및 논리 게이트(153)을 포함할 수 있다.
도 4에는 논리 게이트(153)가 AND 게이트인 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 아래에서는 설명의 편의를 위하여 논리 게이트(153)는 AND 게이트로 가정하고 설명한다.
제어 신호 생성 회로(151)은 노말 제어 신호(NCON)를 생성하고, 노말 래치 블록(161)으로 출력할 수 있다. 또한, 제어 신호 생성 회로(151)는 노말 제어 신호(NCON)를 논리 게이트(153)로 출력할 수 있다.
노말 래치 블록(161)은 노말 제어 신호(NCON)에 기초하여, 인에이블 될 수 있다. 예컨대, 리드 동작인 경우, 인에이블 된 노말 래치 블록(161)은 노말 버퍼 블록(141)에 저장된 데이터를 수신하여 저장할 수 있다.
논리 게이트(153)는 노말 제어 신호(NCON) 및 복구 신호(RS)를 수신할 수 있다. 논리 게이트(153)는 노말 제어 신호(NCON) 및 복구 신호(RS)에 논리 연산(예컨대, AND 연산)을 수행함으로써 리던던트 제어 신호(RCON)를 생성할 수 있다. 예컨대, 리던던트 제어 신호(RCON)는 노말 제어 신호(NCON)과 달리, 리던던트 래치 블록(165)가 복구 셀에 연결된 비트 라인의 데이터만을 수신하여 저장할 수 있도록 하는 신호일 수 있다. 논리 게이트(153)는 리던던트 제어 신호(RCON)를 리던던트 래치 블록(165)로 출력할 수 있다.
리던던트 래치 블록(165)은 리던던트 제어 신호(RCON)에 기초하여 인에이블 될 수 있다. 예컨대, 리드 동작인 경우, 인에이블 된 리던던트 래치 블록(165)은 리던던트 버퍼 블록(145)에 저장된 데이터를 선택적으로 수신하여 저장할 수 있다.
도 4에서는 논리 게이트(153)가 제어 신호 생성 회로(151)와 구분되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않으며, 제어 신호 생성 회로(151)는 논리 게이트(153)를 포함하고, 직접 리던던트 제어 회로(RCON)을 생성할 수 있다.
아래에서는 제어 회로(150)부터 출력된 제어신호들에 기초한 래치 블록(160) 및 멀티플렉서(190)의 동작을 설명한다. 설명의 편의를 위하여, 반도체 메모리 장치(100)는 리드 동작인 경우로 한정하여 설명되나, 본 발명이 이에 한정되는 것은 아니다.
래치 블록(160)에 포함된 노말 래치 블록(161)은 노말 제어 신호(NCON)을 수신할 수 있다.
노말 래치 블록(161)은 노말 제어 신호(NCON)에 기초하여, 노말 버퍼 블록(141)에 저장된 데이터를 불러와 저장할 수 있다.
래치 블록(160)에 포함된 리던던트 래치 블록(165)은 리던던트 제어 신호(RCON)을 수신할 수 있다.
리던던트 래치 블록(165)은 리던던트 제어 신호(RCON)에 기초하여, 리던던트 버퍼 블록(145)에 저장된 데이터를 선택적으로 불러와 저장할 수 있다. 즉, 노말 래치 블록(161)과는 달리, 리던던트 래치 블록(165)는 복구 셀에 저장된 데이터만을 저장하기 위해, 선택적으로 데이터를 불러와 저장할 수 있다.
멀티플렉서(190)는 수신된 비교 신호(CS)에 기초하여, 노말 래치 블록(161) 및 리던던트 래치 블록(165) 중 어느 하나를 선택할 수 있다. 예컨대, 비교 신호(CS)가 하이 레벨인 경우, 멀티플렉서(190)는 리던던트 래치 블록(165)를 선택하고, 리던던트 래치 블록(165)에 저장된 데이터를 입출력 회로로 전송할 수 있다. 반면, 비교 신호(CS)가 로우 레벨인 경우, 멀티플렉서(190)는 노말 래치 블록(161)를 선택하고, 노말 래치 블록(161)에 저장된 데이터를 입출력 회로로 전송할 수 있다
도 5는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 동작을 상세히 나타내는 블록도를 나타낸다.
아래의 설명에서, 실시 예들에 따른 반도체 메모리 장치(100)는 리드 동작인 것으로 가정한다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
도 5를 참조하면, 로우 디코더(120)는 상술한 바와 같이, 메모리 셀 어레이(110)의 특정한 한 워드라인을 인에이블할 수 있다. 아래에서는, 도 5에 도시된 특정한 워드라인을 인에이블한 것으로 가정하고 설명한다.
로우 디코더(120)가 인에이블한 워드라인은 복수의 리던던트 메모리 셀들(RC1, RC2, ... RCr)(여기서, r은 3이상의 정수) 및 복수의 노말 메모리 셀들(NC1, NC2, ... NCn)(여기서, n은 3이상의 정수)과 연결될 수 있다. 도 5에 도시된 메모리 셀들은 1비트 데이터를 저장하는 단위 셀일 수 있다.
노말 메모리 블록(111)의 불량 셀은 제2 노말 메모리 셀(NC2)이고, 이를 대체하는 리던던트 메모리 블록(115)의 복구 셀은 제1 리던던트 메모리 셀(RC1)인 것으로 가정한다.
센스 앰프(140)는 컬럼 디코더(130)의 제어에 기초하여, 메모리 셀 어레이(110)에 저장된 데이터를 감지하고 증폭할 수 있다.
상세하게는, 리던던트 버퍼 블록(145)에 포함된 복수의 리던던트 버퍼들(RB1 내지 RBr) 각각은 복수의 리던던트 메모리 셀들(RC1 내지 RCr) 각각에 저장된 데이터들을 감지하고 증폭할 수 있다.
또한, 노말 버퍼 블록(141)에 포함된 복수의 노말 버퍼들(NB1 내지 NBn) 각각은 복수의 노말 메모리 셀들(NC1 내지 NCr) 각각에 저장된 데이터들을 감지하고 증폭할 수 있다.
도 5에 도시된 버퍼들은 1비트를 처리할 수 있는 단위 버퍼일 수 있다.
래치 블록(160)은 제어 신호 생성 회로(151)로부터 수신한 복수의 제어 신호들(NCON 및 RCON)에 기초하여 노말 버퍼 블록(141) 및 리던던트 버퍼 블록(145)으로부터 데이터를 불러와 저장할 수 있다.
상세하게는, 노말 래치 블록(161)에 포함된 복수의 노말 래치들(NL1 내지 NLy)(y는 3이상의 정수) 각각은 노말 제어 신호(NCON) 에 기초하여 복수의 노말 버퍼들(NB1 내지 NBn)로부터 데이터를 불러와 저장할 수 있다.
리던던트 래치 블록(165)에 포함된 복수의 리던던트 래치들(RL1 내지 RLx) 각각은 리던던트 제어 신호(RCON)에 기초하여 복수의 리던던트 버퍼들(RB1 내지 RBr)로부터 데이터를 선택적으로 불러와 저장할 수 있다.
도 5에 도시된 래치들은 1비트를 저장할 수 있는 단위 래치일수 있다.
도 5에는 버퍼들의 수와 래치들의 수가 동일한 것으로 도시되었으나, 이에 한정되는 것은 아니다. 실시 예에 따라, 노말 래치 블록(161) 및 리던던트 래치 블록(165)은 각각 2개, 4개, 8개 또는 16개의 단위 래치들을 포함할 수 있다.
OTP 메모리(170)는 복구 신호(RS)를 저장할 수 있다. 복구 신호(RS)는 리던던트 래치 블록(165)에 상응하는 신호일 수 있다. 즉, 복구 신호(RS)는 리던던트 래치 블록(165)에 포함된 복수의 리던던트 래치들 가운데 복구 셀에 연결된 비트라인에 할당 된 리던던트 래치를 나타내기 위한 신호일 수 있다. 복구 신호(RS)는 반도체 메모리 장치의 테스트 결과에 따라, OTP 메모리(170)에 저장되는 신호일 수 있다.
OTP 메모리(170)은 복수의 단위 메모리들(OM1 내지 OMx)을 포함할 수 있고, 복수의 단위 메모리들은 복수의 리던던트 래치들에 상응할 수 있다. 따라서, 단위 메모리에 저장된 신호에 따라, 상응하는 리던던트 래치가 동작할 수 있다. 예컨대, 제1 단위 메모리(OM1)에 저장된 신호가 하이 레벨인 경우, 상응하는 리던던트 제어 신호(RCON)은 하이 레벨일 수 있지만, 제2 단위 메모리(OM2)에 저장된 신호가 로우 레벨인 경우, 상응하는 리던던트 제어 신호(RCON)은 로우 레벨일 수 있다.
예컨대, 복구 셀이 연결된 비트라인에 상응하는 단위 메모리에는 하이 레벨(high level)의 신호가 저장될 수 있고, 나머지 단위 메모리에는 로우 레벨(low level)의 신호가 저장될 수 있다.
도 5를 참조하면, 복구 셀(RC1)에 연결된 비트라인에 상응하는 제1 단위 메모리(OM1)는 하이 레벨의 신호를 저장할 수 있고, 나머지 단위 메모리들(OM2 내지 OMx)은 로우 레벨의 신호를 저장할 수 있다.
논리 게이트(153)은 복수의 AND 게이트들을 포함할 수 있다. 논리 게이트(153)는 노말 제어 신호(NCON) 및 복구 신호(RS)에 대해 AND 연산을 수행하여 리던던트 제어 신호(RCON)를 생성할 수 있다.
상술한 바와 같이, 제1 단위 메모리(OM1)는 하이 레벨의 신호를 출력하기 때문에, AND 연산에 따라, 오직 제1 리던던트 래치(RL1)만이 제1 리던던트 버퍼(RB1)으로부터 데이터를 선택적으로 불러와 저장할 수 있다. 이때, 저장되는 데이터는 복구 셀에 저장된 데이터 일 수 있다.
나머지 단위 메모리들(OM2 내지 OMx)은 로우 레벨의 신호를 출력하기 때문에, AND 연산에 따라, 나머지 리던던트 래치들(RL2 내지 RLx)은 데이터를 불러와 저장하지 않는다.
도 6은 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 6을 참조하면, 도 3에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(600)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
컴퓨터 시스템(600)은 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(620)를 포함한다. 메모리 컨트롤러(620)는 호스트(610)의 제어에 따라 반도체 메모리 장치(100)의 데이터 액세스 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있다.
반도체 메모리 장치(100)에 데이터는 호스트(610)와 메모리 컨트롤러(620)의 제어에 따라 디스플레이(630)를 통하여 디스플레이될 수 있다. 무선 송수신기(640)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(640)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트(610)에서 처리될 수 있는 신호로 변경할 수 있다. 따라서, 호스트(610)는 무선 송수신기(640)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(620) 또는 디스플레이(630)로 전송할 수 있다. 메모리 컨트롤러(620)는 호스트(610)에 의하여 처리된 신호를 반도체 메모리 장치(100)에 저장할 수 있다.
또한, 무선 송수신기(640)는 호스트(610)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(650)는 호스트(610)의 동작을 제어하기 위한 제어 신호 또는 호스트(610)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
호스트(610)는 메모리 컨트롤러(620)로부터 출력된 데이터, 무선 송수신기(640)로부터 출력된 데이터, 또는 입력 장치(650)로부터 출력된 데이터가 디스플레이(630)를 통하여 디스플레이될 수 있도록 디스플레이(630)의 동작을 제어할 수 있다.
실시 예들에 따라, 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(620)는 호스트(610)의 일부로서 구현될 수 있고 또한 호스트(610)와 별도의 칩으로 구현될 수 있다.
도 7은 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 7을 참조하면, 도 3에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(700)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿 (tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(700)은 호스트(710), 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(720), 디스플레이(730) 및 입력 장치(740)를 포함한다.
호스트(710)는 입력 장치(740)를 통하여 입력된 데이터에 따라 메모리 장치(100)에 저장된 데이터를 디스플레이(730)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(740)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 호스트(710)는 컴퓨터 시스템(700)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(720)의 동작을 제어할 수 있다.
실시 예들에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(720)는 호스트(710)의 일부로서 구현될 수 있고 또한 호스트(710)와 별도의 칩으로 구현될 수 있다.
도 8은 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 8을 참조하면, 도 3에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(800)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기 또는 스마트 폰으로 구현될 수 있다.
컴퓨터 시스템(800)은 호스트(810), 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(820)를 포함한다. 또한, 컴퓨터 시스템(800)은 이미지 센서(830) 및 디스플레이(840)를 더 포함한다.
컴퓨터 시스템(800)의 이미지 센서(830)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 호스트(810) 또는 메모리 컨트롤러(820)로 전송된다. 호스트(810)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(840)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(820)를 통하여 반도체 메모리 장치(100)에 저장될 수 있다.
또한, 반도체 메모리 장치(100)에 저장된 데이터는 호스트(810) 또는 메모리 컨트롤러(820)의 제어에 따라 디스플레이(840)를 통하여 디스플레이된다.
실시 예들에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(820)는 호스트(810)의 일부로서 구현될 수 있고 또한 호스트(810)와 별개의 칩으로 구현될 수 있다.
도 9는 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 9를 참조하면, 도 3에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(900)은 반도체 메모리 장치(100) 및 반도체 메모리 장치(100)의 동작을 제어할 수 있는 호스트(910)를 포함한다. 반도체 메모리 장치(100)는 플래시 메모리(Flash Memory)와 같은 비휘발성 메모리로 구현될 것을 예시한다. 또한, 컴퓨터 시스템(900)은 시스템 메모리(920), 메모리 인터페이스(930), ECC 블록(940) 및 호스트 인터페이스(950)을 더 포함한다.
컴퓨터 시스템(900)은 호스트(910)의 동작 메모리(operation memory)로서 사용될 수 있는 시스템 메모리(920)를 포함한다. 시스템 메모리(920)는 ROM(read only memory)과 같은 비휘발성 메모리로 구현될 수 있고 SRAM(Static random access memory)과 같은 휘발성 메모리로 구현될 수 있다.
컴퓨터 시스템(900)에 접속된 호스트는 메모리 인터페이스(930)와 호스트 인터페이스(950)를 통하여 반도체 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
호스트(910)의 제어에 따라 에러 정정 코드(error correction code(ECC)) 블록(940)은 메모리 인터페이스(930)를 통하여 반도체 메모리 장치(100)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(950)를 통하여 호스트(HOST)로 전송할 수 있다. 호스트(910)는 버스(970)를 통하여 메모리 인터페이스(930), ECC 블럭(940), 호스트 인터페이스(950), 및 시스템 메모리(920) 사이에서 데이터 통신을 제어할 수 있다.
컴퓨터 시스템(900)은 플래시 메모리 드라이브, USB 메모리 드라이브, IC-USB 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 10은 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 10을 참조하면, 도 3에 도시된 반도체 메모리 장치(100)을 포함하는 컴퓨터 시스템(1000)은 호스트 컴퓨터(host computer; 1010)와 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 컴퓨터 시스템(1000)은 호스트 컴퓨터(1010)와 메모리 카드(1030)을 포함한다.
호스트 컴퓨터(1010)는 호스트(1040) 및 호스트 인터페이스(1020)를 포함한다. 메모리 카드(1030)는 반도체 메모리 장치(100), 메모리 컨트롤러(1050), 및 카드 인터페이스(1060)를 포함한다. 메모리 컨트롤러(1050)는 반도체 메모리 장치(100)와 카드 인터페이스(1060) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예들에 따라, 카드 인터페이스(1060)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
메모리 카드(1030)가 호스트 컴퓨터(1010)에 장착되면, 카드 인터페이스(1060)는 호스트(1020)의 프로토콜에 따라 호스트(1020)와 메모리 컨트롤러(1050) 사이에서 데이터 교환을 인터페이스할 수 있다.
실시 예들에 따라 카드 인터페이스(1060)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트 컴퓨터(1010)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
컴퓨터 시스템(1000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트 컴퓨터(1010)의 호스트 인터페이스(1020)와 접속될 때, 호스트 인터페이스(1020)는 호스트(1040)의 제어에 따라 카드 인터페이스(1060)와 메모리 컨트롤러(1050)를 통하여 반도체 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
도 11은 도 3에 도시된 반도체 메모리 장치를 포함하는 데이터 처리 시스템의 일 실시 예를 나타낸다.
도 11에 도시된 MOD(E/O)는 전기 신호를 광 신호로 변환하는 전-광 변환기로서 사용되는 광 변조기를 의미하고, DEM(O/E)은 광 신호를 전기 신호로 변환하는 광-전 변환기로서 사용되는 광 복조기를 의미한다.
도 11을 참조하면, 데이터 처리 시스템(1100)은 CPU(1110), 복수의 데이터 버스들(1101-1~1101-3), 및 복수의 메모리 모듈들(1140)을 포함한다.
복수의 메모리 모듈들(1140) 각각은 복수의 데이터 버스들(1101-1~1101-3) 각각에 접속된 복수의 커플러들(1111-1, 1111-2, 및 1111-3) 각각을 통하여 광신호를 주거나 받을 수 있다.
실시 예들에 따라, 복수의 커플러들(1111-1, 1111-2, 및 1111-3) 각각은 전기적인 커플러(electrical coupler) 또는 광학적인 커플러(optical coupler)로 구현될 수 있다.
CPU(1110)는 적어도 하나의 광 변조기(MOD(E/O))와 적어도 하나의 광 복조기 (DEM(O/E))를 포함하는 제1광 송수신기(1116), 및 메모리 컨트롤러(1112)를 포함한다. 적어도 하나의 광 복조기(DEM(O/E))는 광-전 변환기로서 사용된다.
메모리 컨트롤러(1112)는 CPU(1110)의 제어하에 제1광 송수신기(1116)의 동작, 예컨대 송신 동작 또는 수신 동작을 제어할 수 있다.
예컨대, 라이트 동작 시, 제1광 송수신기(1116)의 제1광 변조기(MOD(E/O))는 메모리 컨트롤러(1112)의 제어하에 어드레스들과 제어 신호들을 광 변조기들에 의해 변조된 광신호를 생성하고, 생성된 광신호(ADD/CTRL)를 광 통신 버스(1101-3)로 전송할 수 있다.
제1광 송수신기(1116)가 광신호(ADD/CTRL)를 광 통신 버스(1101-3)로 전송한 후, 제1광 송수신기(1116)의 제2광 변조기(MOD(E/O))는 변조된 광 라이트 데이터(WDATA)를 생성하고, 생성된 광 라이트 데이터(WDATA)를 광 통신 버스(1101-2)로 전송할 수 있다.
각 메모리 모듈(1140)은 제2광 송수신기(1130) 및 복수의 반도체 메모리 장치들(100)을 포함한다.
각 메모리 모듈(1140)은 광학적 DIMM(optical dual in-line memory module), 광학적 Fully Buffered DIMM, 광학적 SO-DIMM(small outline dual in-line memory module), Optical RDIMM(Registered DIMM), Optical LRDIMM(Load Reduced DIMM), UDIMM(Unbuffered DIMM), 광학적 MicroDIMM, 또는 광학적 SIMM(single in-line memory module)으로 구현될 수 있다.
도 11를 참조하면, 제2광 송수신기(1130)에 구현된 광 복조기(DEM(O/E))는 광통신 버스(1101-2)를 통하여 입력된 광 라이트 데이터(WDATA)를 복조하고 복조된 전기 신호를 복수의 반도체 메모리 장치들(100) 중에서 적어도 하나의 메모리 장치로 전송할 수 있다.
실시 예들에 따라, 각 메모리 모듈(1140)은 광 복조기(DEM(O/E))로부터 출력된 전기 신호를 버퍼링하기 위한 전기적인 버퍼(1133)를 더 포함할 수 있다.
예컨대, 전기적인 버퍼(1133)는 복조된 전기 신호를 버퍼링하고, 버퍼링된 전기 신호를 복수의 반도체 메모리 장치들(100) 중에서 적어도 하나의 반도체 메모리 장치로 전송할 수 있다.
리드 동작 시, 반도체 메모리 장치(100)로부터 출력된 전기 신호는 제2광 송수신기(1130)에 구현된 광 변조기(MOD(E/O))에 의하여 광 리드 데이터(RDATA)로 변조된다. 광 리드 데이터(RDATA)는 광통신 버스(1101-1)를 통하여 CPU(1010)에 구현된 제1광 복조기(DEM(O/E))로 전송된다. 제1광 복조기(DEM)는 광 리드 데이터(RDATA)를 복조하고 복조된 전기 신호를 메모리 컨트롤러(1112)로 전송한다.
도 12는 도 3에 도시된 반도체 메모리 장치를 포함하는 멀티-칩 패키지를 개략적으로 나타낸 개념도이다.
도 12를 참조하면, 멀티-칩 패키지(1200)는 패키지 기판(1210)상에 순차적으로 적층되는 다수의 반도체 장치들(1230~1250, Chip #1~Chip #3)을 포함할 수 있다. 다수의 반도체 장치들(1230~1250) 각각은 상술한 반도체 메모리 장치(100)를 포함할 수 있다. 다수의 반도체 장치들(1230~1250) 각각의 동작을 제어하기 위한 메모리 컨트롤러(미도시)는 다수의 반도체 장치들(1230~1250) 중 하나 이상의 반도체 장치의 내부에 구비될 수도 있고, 패키지 기판(1210) 상에 구현될 수도 있다. 다수의 반도체 장치들(1230~1250)간의 전기적 연결을 위해서, 실리콘 관통전극(TSV: Through-silicon via, 미도시), 연결선(미도시), 범프(bump, 미도시), 솔더 볼(1220) 등이 사용될 수 있다.
일례로, 제1 반도체 장치(1230)는 로직 다이(logic die)로, 입출력 인터페이스 장치 및 메모리 컨트롤러를 포함하고, 제2 반도체 장치(1240)와 제3 반도체 장치(1250)는 복수의 메모리 장치가 적층된 다이(die)들로 각각 메모리 셀 어레이를 포함할 수 있다. 이때 제2 반도체 장치(1240)의 메모리 장치와 제3 반도체 장치(1250)는 실시 예들에 따라 따라, 동일한 종류의 메모리 장치일 수도 있고, 다른 종류의 메모리 장치일 수도 있다.
다른 일례로, 제1 반도체 장치 내지 제3 반도체 장치(1230~1250) 각각은 각각의 메모리 컨트롤러를 포함할 수 있다. 이때 메모리 컨트롤러는 실시 예들에 따라 따라 메모리 셀 어레이와 동일한 다이(die)에 있을 수도 있고, 메모리 셀 어레이와 다른 다이(die)에 있을 수도 있다.
또 다른 일례로, 제1 반도체 장치(Die 1, 1230)는 광학 인터페이스 장치를 포함할 수 있다. 메모리 컨트롤러는 제1 반도체 장치(1230) 또는 제2 반도체 장치(1240)에 위치할 수 있고, 메모리 장치는 제2 반도체 장치(1240) 또는 제3 반도체 장치(1250)에 위치하여 메모리 컨트롤러와 실리콘 관통 전극(TSV)로 연결될 수 있다.
또한 상기 실시예들은 메모리 컨트롤러와 메모리 셀 어레이 다이가 적층된 구조의 하이브리드 메모리 큐브(Hybrid Memory Cube; 이하 HMC)로써 구현될 수 있다. HMC로 구현함으로써 대역폭 증가로 인한 메모리 장치의 성능 향상, 메모리 장치가 차지하는 면적을 최소화함으로써 전력 소모 및 생산 비용을 감소시킬 수 있다.
도 13은 도 12에 도시된 멀티-칩 패키지를 입체적으로 나타낸 개념도이다.
도 13을 참조하면, 멀티-칩 패키지(1200')는 실리콘 관통전극(TSV, 1260)을 통해 상호 연결된 적층 구조의 다수의 다이들(Die1~3, 1230~1250)을 포함한다. 다이들(Die1~3, 1230~1250) 각각은 반도체 메모리 장치(100)의 기능을 구현하기 위한 복수의 회로블록(미도시), 주변회로(Periphery circuit)를 포함할 수 있다. 상기 다이들(1230~1250)은 셀 레이어로 지칭될 수 있으며, 복수의 회로블록은 메모리 블록으로 구현될 수 있다.
실리콘 관통전극(1260)은 구리(Cu) 등의 금속을 포함하는 전도성 물질로 이루어질 수 있고, 실리콘 기판의 중앙에 배치되며, 실리콘 기판은 실리콘 관통전극(1260)을 둘러싸고 있는 구조를 갖는다. 실리콘 관통전극(1260)과 실리콘 기판 사이에 절연영역(미도시)이 배치될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 로우 디코더
130: 컬럼 디코더
140: 센스 앰프
150: 제어 회로
160: 래치 블록
170: OTP 메모리
180: 비교 회로
190: 선택 회로

Claims (10)

  1. 복수의 노말 메모리 셀들을 포함하는 노말 메모리 블록;
    상기 복수의 노말 메모리 셀들 중 결함이 있는 셀들을 대체하기 위한 복수의 리던던트 메모리 셀들을 포함하는 리던던트 메모리 블록;
    상기 노말 메모리 블록에 저장된 데이터를 감지하고 증폭하는 노말 버퍼 블록;
    복수의 리던던트 버퍼들을 포함하고, 상기 리던던트 메모리 블록에 저장된 데이터를 감지하고 증폭하는 리던던트 버퍼 블록;
    노말 제어 신호에 기초하여, 상기 노말 버퍼 블록으로부터 데이터를 불러와 저장하는 노말 래치 블록; 및
    복수의 리던던트 래치들을 포함하고, 리던던트 제어 신호에 기초하여, 상기 복수의 리던던트 버퍼들 중 상응하는 버퍼로부터 감지되고 증폭된 데이터를 선택적으로 수신하여 저장하는 리던던트 래치 블록을 포함하되,
    상기 리던던트 제어 신호는 상기 복수의 리던던트 래치들 중 복구 셀에 연결된 비트 라인에 상응하는 리던던트 래치를 지정하기 위한 신호인 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 노말 제어 신호를 생성하여 상기 노말 래치 블록로 전송하고, 상기 리던던트 제어 신호를 생성하여 상기 리던던트 래치 블록로 전송하는 제어 회로; 및
    복구 신호를 저장하는 OTP(one time programmable) 메모리를 더 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제어 회로는
    상기 노말 제어 신호를 생성하고, 생성된 상기 노말 제어 신호를 상기 노말 래치 블록으로 출력하는 제어 신호 생성 회로; 및
    상기 노말 제어 신호 및 상기 복구 신호에 대해 논리 연산을 수행함으로써 생성된 상기 리던던트 제어 신호을 상기 리던던트 래치 블록으로 출력하는 논리 게이트를 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 복구 신호는 상기 반도체 메모리 장치의 테스트 동작 시 결정되고, 상기 리던던트 래치 블록에 포함된 상기 복수의 리던던트 래치들 가운데 복구 셀에 연결된 비트라인에 할당 된 리던던트 래치를 나타내기 위한 신호인 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 노말 버퍼 블록은 복수의 노말 버퍼들을 포함하고,
    상기 노말 래치 블록은 복수의 노말 래치들을 포함하고,
    상기 복수의 노말 래치들은 상기 노말 제어 신호에 따라, 상기 복수의 노말 버퍼들 중 상응하는 버퍼로부터 데이터를 수신하여 저장하는 반도체 메모리 장치.
  6. 삭제
  7. 제3항에 있어서, 상기 반도체 메모리 장치는
    불량 어드레스 및 컬럼 어드레스를 비교함으로써 생성된 비교 신호를 출력하는 비교 회로; 및
    입력받은 상기 비교 신호에 기초하여 상기 노말 래치 블록 및 상기 리던던트 래치 블록 중 어느 하나를 선택하는 멀티플렉서를 더 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 불량 어드레스는 상기 반도체 메모리 장치의 테스트 결과에 따라, 상기 OTP 메모리에 저장되는 신호이며, 상기 복수의 노말 메모리 셀들 중 상기 결함이 있는 셀의 컬럼 어드레스인 반도체 메모리 장치.
  9. 복수의 반도체 메모리 장치들, 및
    상기 복수의 반도체 메모리 장치들을 제어하는 메모리 컨트롤러를 포함하고,
    상기 복수의 반도체 메모리 장치들 각각은
    복수의 노말 메모리 셀들과 상기 복수의 노말 메모리 셀들 중 결함이 발생한 불량 셀을 대체하기 위한 복수의 리던던트 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 저장된 데이터를 감지하고 증폭하는 센스 앰프;
    노말 제어 신호 및 리던던트 제어 신호에 기초하여 상기 센스 앰프로부터 데이터를 불러와 저장하는 래치 블록;
    상기 노말 제어 신호 및 상기 리던던트 제어 신호를 래치 블록으로 출력하는 제어 회로; 및
    복구 신호를 저장하는 OTP(one time programmable) 메모리를 포함하고,
    상기 센스 앰프는 상기 복수의 리던던트 메모리 셀들에 저장된 데이터를 감지하고 증폭하는 복수의 리던던트 버퍼들을 포함하고,
    상기 래치 블록은 상기 복수의 리던던트 버퍼들 중 상응하는 버퍼들에 접근할 수 있는 복수의 리던던트 래치들을 포함하고,
    상기 복수의 리던던트 래치들 가운데 상기 리던던트 제어 신호에 기초하여 인에이블된 래치들은 상기 복수의 리던던트 버퍼들 중 상응하는 버퍼로부터 감지되고 증폭된 데이터를 선택적으로 불러와 저장하고,
    상기 리던던트 제어 신호는 상기 복수의 리던던트 래치들 중 복구 셀에 연결된 비트 라인에 상응하는 리던던트 래치를 지정하기 위한 신호인 메모리 시스템.
  10. 삭제
KR1020160002705A 2016-01-08 2016-01-08 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템 KR102415835B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160002705A KR102415835B1 (ko) 2016-01-08 2016-01-08 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템
US15/296,428 US9852815B2 (en) 2016-01-08 2016-10-18 Semiconductor memory device and memory system including the same
CN201710009492.4A CN107017029B (zh) 2016-01-08 2017-01-06 半导体存储设备以及包括其的存储系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160002705A KR102415835B1 (ko) 2016-01-08 2016-01-08 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20170083355A KR20170083355A (ko) 2017-07-18
KR102415835B1 true KR102415835B1 (ko) 2022-07-01

Family

ID=59275921

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160002705A KR102415835B1 (ko) 2016-01-08 2016-01-08 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템

Country Status (3)

Country Link
US (1) US9852815B2 (ko)
KR (1) KR102415835B1 (ko)
CN (1) CN107017029B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108735268B (zh) * 2017-04-19 2024-01-30 恩智浦美国有限公司 非易失性存储器修复电路
CN109117417B (zh) * 2018-09-29 2023-02-17 深圳比特微电子科技有限公司 计算芯片及其操作方法
KR102611860B1 (ko) * 2018-11-05 2023-12-11 에스케이하이닉스 주식회사 디코딩 회로 및 이를 포함하는 반도체 메모리 장치
KR20200091201A (ko) * 2019-01-22 2020-07-30 에스케이하이닉스 주식회사 메모리 시스템
EP4030436B1 (en) 2020-10-20 2024-05-29 Changxin Memory Technologies, Inc. Repair circuit and memory
CN114388048A (zh) * 2020-10-20 2022-04-22 长鑫存储技术有限公司 修复电路和存储器
US20230268010A1 (en) * 2022-02-18 2023-08-24 Infineon Technologies LLC Data path circuit and method

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051325A (ko) 1995-12-26 1997-07-29 김광호 불휘발성 반도체 메모리장치
KR0172748B1 (ko) 1995-12-29 1999-03-30 김주용 플래쉬 메모리 장치
KR100252053B1 (ko) 1997-12-04 2000-05-01 윤종용 칼럼 방향의 데이터 입출력선을 가지는 반도체메모리장치와불량셀 구제회로 및 방법
KR100314649B1 (ko) 1998-06-11 2001-12-12 박종섭 플래쉬메모리장치의센싱회로
US6229750B1 (en) * 1999-09-30 2001-05-08 International Business Machines Corporation Method and system for reducing power dissipation in a semiconductor storage device
US6680857B2 (en) 2001-09-26 2004-01-20 Infineon Technologies Ag Unit-architecture with implemented limited bank-column-select repairability
JP4190836B2 (ja) 2002-08-30 2008-12-03 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
KR100632940B1 (ko) * 2004-05-06 2006-10-12 삼성전자주식회사 프로그램 사이클 시간을 가변시킬 수 있는 불 휘발성반도체 메모리 장치
KR100624287B1 (ko) 2004-05-11 2006-09-18 에스티마이크로일렉트로닉스 엔.브이. 낸드 플래시 메모리 소자의 리던던시 회로
KR100578141B1 (ko) * 2004-11-22 2006-05-10 삼성전자주식회사 읽기 속도를 향상시킬 수 있는 낸드 플래시 메모리 장치
US7352635B2 (en) * 2006-03-24 2008-04-01 Sandisk Corporation Method for remote redundancy for non-volatile memory
US7551498B2 (en) * 2006-12-15 2009-06-23 Atmel Corporation Implementation of column redundancy for a flash memory with a high write parallelism
US7715265B2 (en) * 2007-10-31 2010-05-11 Broadcom Corporation Differential latch-based one time programmable memory
JP2010146649A (ja) * 2008-12-19 2010-07-01 Elpida Memory Inc 半導体記憶装置
KR20100115123A (ko) 2009-04-17 2010-10-27 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 동작 방법
KR20110082274A (ko) 2010-01-11 2011-07-19 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
KR101196968B1 (ko) * 2010-04-13 2012-11-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자
KR101644169B1 (ko) 2010-04-29 2016-08-01 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템
KR101277479B1 (ko) * 2010-08-31 2013-06-21 에스케이하이닉스 주식회사 반도체 메모리 장치
KR101890301B1 (ko) * 2012-06-14 2018-08-21 삼성전자주식회사 메모리 장치와 이의 동작 방법
KR102132211B1 (ko) * 2014-05-12 2020-07-09 삼성전자주식회사 리페어 회로, 퓨즈 회로 및 이를 포함하는 반도체 메모리 장치
US9773571B2 (en) * 2014-12-16 2017-09-26 Macronix International Co., Ltd. Memory repair redundancy with array cache redundancy

Also Published As

Publication number Publication date
CN107017029A (zh) 2017-08-04
KR20170083355A (ko) 2017-07-18
US20170200512A1 (en) 2017-07-13
US9852815B2 (en) 2017-12-26
CN107017029B (zh) 2022-04-12

Similar Documents

Publication Publication Date Title
KR102415835B1 (ko) 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템
US11239960B2 (en) Characterization of in-chip error correction circuits and related semiconductor memory devices/memory systems
US9472258B2 (en) Method of operating memory device and method of operating memory system including the same
KR102189757B1 (ko) 반도체 메모리 장치, 이를 포함하는 메모리 시스템, 및 이의 동작 방법
US9767920B2 (en) Semiconductor memory devices and memory systems including the same
CN108153609B (zh) 错误检测码生成电路以及包括其的存储器控制器
US9076549B2 (en) Semiconductor memory device and refresh method thereof
US8817549B2 (en) Integrated circuit memory device
US20150199234A1 (en) Memory device, memory system, and method of operating memory device
US20180025788A1 (en) Methods of operating buffered multi-rank memory modules configured to selectively link rank control signals
KR102017724B1 (ko) 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치
KR102251216B1 (ko) 어드레스 리매핑된 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템
US10067681B2 (en) Memory chip, memory system, and method of accessing the memory chip
US9508452B2 (en) Partial chip, and systems having the same
US20140198593A1 (en) Redundancy circuit and semiconductor memory device including the same
US10460826B2 (en) Test methods of semiconductor devices and semiconductor systems used therein
EP4184509A1 (en) Non-volatile memory device, storage device and method of manufacturing the same using wafer-to-wafer bonding
KR20140112257A (ko) 반도체 패키지
CN118335169A (zh) 存储器件及其操作方法
KR20140103013A (ko) 어드레스 액세스 카운터 회로 및 이의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant