KR102251216B1 - 어드레스 리매핑된 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템 - Google Patents

Abstract

메모리 칩은 외부 장치와 연결되는 복수의 입출력 핀들을 포함하는 칩 입출력 패드부 및 상기 칩 입출력 패드부에 공통으로 연결되고 동일한 전체 메모리 용량을 각각 갖는 복수의 반도체 다이(semiconductor die)들을 포함한다. 상기 반도체 다이들의 각각은, 상기 칩 입출력 패드부의 입출력 핀들과 각각 연결되는 복수의 입출력 단자들을 포함하는 다이 입출력 패드부, 상기 전체 메모리 용량의 일부에 해당하는 활성화 영역과 상기 전체 메모리 용량의 나머지 일부에 해당하는 비활성화 영역을 포함하는 메모리 영역 및 상기 비활성화 영역을 제외한 상기 활성화 영역만을 상기 다이 입출력 패드부와 연결하는 변환 블록을 포함한다. 상기 메모리 칩은 복수의 불량 반도체 다이들을 적층하여 정상적인 반도체 다이의 전체 메모리 용량과 동일한 용량을 가지므로 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템의 사이즈를 증가시키지 않으면서도 생산성을 향상시킬 수 있다.

Description

어드레스 리매핑된 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템{ADDRESS-REMAPPED MEMORY CHIP, MEMORY MODULE AND MEMORY SYSTEM INCLUDING THE SAME}

본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 어드레스가 리매핑되는 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템에 관한 것이다.

메모리 장치는 수많은 메모리 셀들 중에서 한 개라도 결함이 있으면 그 역할을 수행하지 못하므로 불량품으로서 폐기되어야 한다. 일반적으로 메모리 장치는 불량 메모리 셀들을 대체하기 위한 리던던시 셀(redundancy cell)들을 포함한다. 상기 리던던시 셀들을 이용하여 리페어 동작(repair operation)을 수행함으로써 불량 메모리 셀들을 포함하는 메모리 장치의 결함을 치유하고 메모리 장치의 수율(yield)을 향상시킬 수 있다.

그러나 리던던시 셀들은 메모리 장치의 집적도(integration degree)를 저하시키기 때문에 그 개수를 제한할 수밖에 없다. 리던던시 셀들을 이용하여 치유할 수 있는 개수를 초과하는 불량 메모리 셀들이 발생하는 경우에는 정상 동작하는 메모리 셀들의 개수가 상당한(considerable) 경우에도 전체 메모리 장치를 폐기하여야 하므로 생산성이 저하된다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 리페어가 불가능한 반도체 다이들을 재활용하는 메모리 칩을 제공하는 것이다.

또한 본 발명의 일 목적은, 리페어가 불가능한 반도체 다이들을 재활용하는 메모리 칩을 포함하는 메모리 모듈을 제공하는 것이다.

또한 본 발명의 일 목적은, 리페어가 불가능한 반도체 다이들을 재활용하는 메모리 칩을 포함하는 메모리 시스템을 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 칩은, 외부 장치와 연결되는 복수의 입출력 핀들을 포함하는 칩 입출력 패드부 및 상기 칩 입출력 패드부에 공통으로 연결되고 동일한 전체 메모리 용량을 각각 갖는 복수의 반도체 다이(semiconductor die)들을 포함한다. 상기 반도체 다이들의 각각은, 상기 칩 입출력 패드부의 입출력 핀들과 각각 연결되는 복수의 입출력 단자들을 포함하는 다이 입출력 패드부, 상기 전체 메모리 용량의 일부에 해당하는 활성화 영역과 상기 전체 메모리 용량의 나머지 일부에 해당하는 비활성화 영역을 포함하는 메모리 영역 및 상기 비활성화 영역을 제외한 상기 활성화 영역만을 상기 다이 입출력 패드부와 연결하는 변환 블록을 포함한다.

일 실시예에서, 상기 변환 블록은 복수의 퓨즈들을 포함하고, 상기 퓨즈들은 상기 메모리 칩이 패키징 되기 전에 상기 활성화 영역의 위치에 기초하여 프로그램될 수 있다.

일 실시예에서, 상기 반도체 다이들의 활성화 영역들의 메모리 용량들의 총합은 상기 전체 메모리 용량과 동일할 수 있다.

일 실시예에서, 상기 반도체 다이들은 상하로 적층되고 함께 패키징되는 제1 반도체 다이 및 제2 반도체 다이를 포함할 수 있다.

일 실시예에서, 상기 제1 반도체 다이의 상기 활성화 영역 및 상기 제2 반도체 다이의 활성화 영역의 각각은 최상위 어드레스 비트 신호의 논리 하이 레벨에 상응하는 제1 영역 및 상기 최상위 어드레스 비트 신호의 논리 로우 레벨에 상응하는 제2 영역 중 하나일 수 있다.

일 실시예에서, 상기 변환 블록은, 상기 칩 입출력 패드부 및 상기 다이 입출력 패드부를 통하여 수신되는 칩 선택 신호 및 상기 최상위 어드레스 비트 신호에 기초하여 상기 활성화 영역에 상응하는 내부 칩 선택 신호 및 내부 최상위 어드레스 비트 신호를 발생하는 어드레스 변환 블록을 포함할 수 있다.

일 실시예에서, 상기 칩 선택 신호가 활성화되는 경우, 상기 최상위 어드레스 비트 신호의 논리 레벨에 따라서 상기 제1 반도체 다이의 제1 내부 칩 선택 신호 및 상기 제2 반도체 다이의 제2 내부 칩 선택 신호 중 하나가 선택적으로 활성화될 수 있다.

일 실시예에서, 상기 제1 반도체 다이의 상기 내부 최상위 어드레스 비트 신호 및 상기 제2 반도체 다이의 상기 내부 최상위 어드레스 비트 신호의 각각은, 상기 최상위 어드레스 비트 신호의 논리 레벨에 관계없이 상기 각각의 활성화 영역의 위치에 따라서 논리 하이 레벨 또는 논리 로우 레벨로 고정될 수 있다.

일 실시예에서, 상기 어드레스 변환 블록은, 상기 칩 선택 신호 및 상기 최상위 어드레스 비트 신호를 논리 연산하는 논리 게이트 및 상기 칩 선택 신호 및 상기 논리 게이트의 출력 중 하나를 상기 내부 칩 선택 신호로서 출력하고, 상기 최상위 어드레스 비트 신호 및 고정된 논리 레벨을 갖는 신호 중 하나를 상기 내부 어드레스 비트 신호로서 출력하는 퓨즈부를 포함할 수 있다.

일 실시예에서, 상기 제1 반도체 다이의 상기 다이 입출력 패드 및 상기 제2 반도체 다이의 상기 다이 입출력 패드 중 하나가 상기 메모리 칩의 최대 데이터 폭으로 상기 칩 입출력 패드부와 데이터를 교환할 수 있다.

일 실시예에서, 상기 제1 반도체 다이의 상기 활성화 영역 및 상기 제2 반도체 다이의 활성화 영역의 각각의 메모리 용량은 상기 하나의 반도체 다이의 전체 메모리 용량의 절반과 동일할 수 있다.

일 실시예에서, 상기 제1 반도체 다이의 상기 활성화 영역 및 상기 제2 반도체 다이의 활성화 영역의 각각은 하위 입출력 센스 앰프에 상응하는 제1 영역 및 상위 입출력 센스 앰프에 상응하는 제2 영역 중 하나일 수 있다.

일 실시예에서, 상기 변환 블록은, 상기 하위 입출력 센스 앰프 및 상기 상위 입출력 센스 앰프 중에서 상기 활성화 영역에 상응하는 하나의 입출력 센스 앰프와 상기 다이 입출력 패드에 포함된 하위 데이터 단자들 및 상위 데이터 단자들 중 하나를 연결하는 데이터 경로 변환 블록을 포함할 수 있다.

일 실시예에서, 상기 데이터 경로 변환 블록은, 상기 하위 입출력 센스 앰프와 제1 노드들 사이에 결합된 제1 퓨즈 어레이, 상기 상위 입출력 센스 앰프와 제2 노드들 사이에 결합된 제2 퓨즈 어레이, 상기 제1 노드들과 상기 하위 데이터 단자들 사이에 결합된 제3 퓨즈 어레이, 상기 제2 노드들과 상기 상위 데이터 단자들 사이에 결합된 제4 퓨즈 어레이 및 상기 제1 노드들과 상기 제2 노드들 사이에 결합된 제5 퓨즈 어레이를 포함할 수 있다.

일 실시예에서, 상기 제1 퓨즈 어레이 및 상기 제2 퓨즈 어레이 중 하나가 선택적으로 절단(cut)되고, 상기 제3 퓨즈 어레이 및 상기 제4 퓨즈 어레이 중 하나가 선택적으로 절단될 수 있다.

일 실시예에서, 상기 제1 반도체 다이의 상기 다이 입출력 패드가 상기 메모리 칩의 최대 데이터 폭의 절반으로 상기 칩 입출력 패드부와 데이터를 교환하고, 상기 제2 반도체 다이의 상기 다이 입출력 패드가 상기 메모리 칩의 최대 데이터 폭의 나머지 절반으로 상기 칩 입출력 패드부와 데이터를 교환할 수 있다.

일 실시예에서, 상기 메모리 영역은 복수의 메모리 뱅크들을 포함하고, 각각의 메모리 뱅크는 하위 입출력 센스 앰프에 상응하는 하위 서브 메모리 뱅크 및 상위 입출력 센스 앰프에 상응하는 상위 서브 메모리 뱅크로 분할되는 스플릿 뱅크 구조를 갖고, 상기 제1 반도체 다이의 상기 활성화 영역 및 상기 제2 반도체 다이의 활성화 영역의 각각은 상기 하위 서브 메모리 뱅크들 및 상기 상위 서브 메모리 뱅크들의 절반에 상응할 수 있다.

일 실시예에서, 상기 변환 블록은, 상기 칩 입출력 패드부 및 상기 다이 입출력 패드부를 통하여 수신되는 적어도 하나의 뱅크 어드레스 비트 신호에 기초하여 상기 활성화 영역에 상응하는 뱅크 선택 신호들 및 데이터 경로 선택 신호를 발생하는 뱅크 어드레스 변환 블록 및 상기 데이터 경로 선택 신호에 응답하여 상기 하위 입출력 센스 앰프 및 상기 상위 입출력 센스 앰프 중에서 상기 활성화 영역에 상응하는 하나의 입출력 센스 앰프와 상기 다이 입출력 패드에 포함된 하위 데이터 단자들 및 상위 데이터 단자들 중 하나를 연결하는 데이터 경로 변환 블록을 포함할 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 모듈은 모듈 기판 및 상기 모듈 기판에 집적된 복수의 메모리 칩들을 포함한다. 상기 메모리 칩들 중 적어도 하나는, 외부 장치와 연결되는 복수의 입출력 핀들을 포함하는 칩 입출력 패드부 및 상기 칩 입출력 패드부에 공통으로 연결되고 동일한 전체 메모리 용량을 각각 갖는 복수의 반도체 다이(semiconductor die)들을 포함한다. 상기 반도체 다이들의 각각은, 상기 칩 입출력 패드부의 입출력 핀들과 각각 연결되는 복수의 입출력 단자들을 포함하는 다이 입출력 패드부, 상기 전체 메모리 용량의 일부에 해당하는 활성화 영역과 상기 전체 메모리 용량의 나머지 일부에 해당하는 비활성화 영역을 포함하는 메모리 영역 및 상기 비활성화 영역을 제외한 상기 활성화 영역만을 상기 다이 입출력 패드부와 연결하는 변환 블록을 포함한다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 메모리 콘트롤러 및 상기 메모리 콘트롤러와 연결되는 적어도 하나의 메모리 칩을 포함한다. 상기 메모리 칩은, 외부 장치와 연결되는 복수의 입출력 핀들을 포함하는 칩 입출력 패드부 및 상기 칩 입출력 패드부에 공통으로 연결되고 동일한 전체 메모리 용량을 각각 갖는 복수의 반도체 다이(semiconductor die)들을 포함한다. 상기 반도체 다이들의 각각은, 상기 칩 입출력 패드부의 입출력 핀들과 각각 연결되는 복수의 입출력 단자들을 포함하는 다이 입출력 패드부, 상기 전체 메모리 용량의 일부에 해당하는 활성화 영역과 상기 전체 메모리 용량의 나머지 일부에 해당하는 비활성화 영역을 포함하는 메모리 영역 및 상기 비활성화 영역을 제외한 상기 활성화 영역만을 상기 다이 입출력 패드부와 연결하는 변환 블록을 포함한다.

본 발명의 실시예들에 따른 메모리 칩은 리페어가 불가능한 반도체 다이를 재활용함으로써 생산성을 향상시킬 수 있다.

또한 본 발명의 실시예들에 따른 메모리 칩은 복수의 불량 반도체 다이들을 적층하여 정상적인 반도체 다이의 전체 메모리 용량과 동일한 용량을 가지므로 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템의 사이즈를 증가시키지 않으면서도 생산성을 향상시킬 수 있다.

도 1은 본 발명의 실시예들에 따른 메모리 칩을 나타내는 도면이다.
도 2는 도 1의 메모리 칩에 포함되는 하나의 반도체 다이를 나타내는 도면이다.
도 3은 반도체 다이들의 활성화 영역 및 비활성화 영역의 일 예를 나타내는 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 칩을 나타내는 블록도이다.
도 5는 도 4의 메모리 칩에 포함되는 제1 어드레스 변환 블록의 일 실시예를 나타내는 회로도이다.
도 6은 도 4의 메모리 칩에 포함되는 제2 어드레스 변환 블록의 일 실시예를 나타내는 회로도이다.
도 7은 도 5 및 6의 어드레스 변환 블록들의 퓨즈 설정을 설명하기 위한 도면이다.
도 8은 도 5 및 6의 어드레스 변환 블록들의 동작을 나타내는 도면이다.
도 9는 반도체 다이들의 활성화 영역 및 비활성화 영역의 일 예를 나타내는 도면이다.
도 10은 본 발명의 실시예들에 따른 메모리 칩을 나타내는 블록도이다.
도 11은 도 10의 메모리 칩에 포함되는 제1 데이터 경로 변환 블록의 일 실시예를 나타내는 회로도이다.
도 12는 도 10의 메모리 칩에 포함되는 제2 데이터 경로 변환 블록의 일 실시예를 나타내는 회로도이다.
도 13은 도 11 및 12의 데이터 경로 변환 블록들의 퓨즈 설정을 설명하기 위한 도면이다.
도 14는 반도체 다이들의 활성화 영역 및 비활성화 영역의 일 예를 나타내는 도면이다.
도 15는 본 발명의 실시예들에 따른 메모리 칩을 나타내는 블록도이다.
도 16은 도 15의 메모리 칩에 포함되는 제1 뱅크 어드레스 변환 블록의 일 실시예를 나타내는 도면이다.
도 17은 도 16의 제1 뱅크 어드레스 변환 블록의 동작을 나타내는 도면이다.
도 18은 도 15의 메모리 칩에 포함되는 제1 데이터 경로 변환 블록의 일 실시예를 나타내는 도면이다.
도 19는 도 15의 메모리 칩에 포함되는 제2 뱅크 어드레스 변환 블록의 일 실시예를 나타내는 도면이다.
도 20은 도 19의 제2 뱅크 어드레스 변환 블록의 동작을 나타내는 도면이다.
도 21은 도 15의 메모리 칩에 포함되는 제2 데이터 경로 변환 블록의 일 실시예를 나타내는 도면이다.
도 22는 본 발명의 실시예들에 따른 메모리 칩의 패키징 구조를 나타내는 도면이다.
도 23은 본 발명의 실시예들에 따른 메모리 모듈을 나타내는 도면이다.
도 24는 본 발명의 실시예들에 따른 반도체 메모리 장치의 구조를 나타내는 도면이다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치가 적용된 메모리 시스템을 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 27은 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 메모리 칩을 나타내는 도면이다.

도 1을 참조하면, 메모리 칩(10)은 칩 입출력 패드부(30) 및 복수의 반도체 다이(semiconductor die)들(100, 200)을 포함한다. 도 1에는 편의상 2개의 반도체 다이들(100, 200)을 도시하였으나 하나의 메모리 칩(10)에 함께 패키징되는 반도체 다이들의 개수는 3개 또는 그 이상일 수 있다.

칩 입출력 패드부(30)는 메모리 콘트롤러와 같은 외부 장치와 연결되는 복수의 입출력 핀들을 포함한다. 상기 입출력 핀들은 상기 외부 장치로부터 코맨드 및 어드레스를 수신하는 코맨드-어드레스 핀들, 상기 외부 장치와 데이터를 교환하기 위한 데이터 핀들을 포함한다. 코맨드-어드레스 핀들은 칩 선택 신호, 행 액세스 스트로브(RAS: row access strobe) 신호, 열 액세스 스트로브(CAS: column access strobe) 신호, 기입 인에이블 신호 등을 수신하는 핀들을 포함할 수 있다. 코맨드-어드레스 핀들 및 데이터 핀들의 종류 및 개수는 반도체 다이에 집적되는 메모리의 종류 및 구성에 따라 다양하게 변경될 수 있다.

반도체 다이들(100, 200)은 칩 입출력 패드부(30)에 공통으로 연결되고 동일한 전체 메모리 용량을 각각 갖는다. 반도체 다이들(100, 200)은 칩 입출력 패드부(30)에 연결되는 다이 입출력 패드부들(130, 230)을 각각 포함할 수 있다.

도 2는 도 1의 메모리 칩에 포함되는 하나의 반도체 다이를 나타내는 도면이다.

도 2에는 편의상 제1 반도체 다이(100)의 개략적인 구성을 나타내었으며, 도 1의 메모리 칩(10)에 포함되는 다른 반도체 다이들은 도 2에 도시된 구성과 동일 또는 유사한 구성을 가질 수 있다.

도 2를 참조하면, 반도체 다이(100)는 다이 입출력 패드(130), 메모리 영역(150) 및 변환 블록(300)을 포함할 수 있다.

다이 입출력 패드부(130)는 도 1의 칩 입출력 패드부(30)의 입출력 핀들과 각각 연결되는 복수의 입출력 단자들을 포함한다. 도 4를 참조하여 후술하는 바와 같이, 다이 입출력 패드부(130)는 칩 입출력 패드부(30)의 코맨드-어드레스 핀들에 각각 연결되는 코맨드-어드레스 단자들 및 칩 입출력 패드부(30)의 데이터 핀들과 각각 연결되는 데이터 단자들을 포함할 수 있다.

메모리 영역(150) 또는 메모리 셀 어레이 영역은 전체 메모리 용량의 일부에 해당하는 활성화 영역(151)과 상기 전체 메모리 용량의 나머지 일부에 해당하는 비활성화 영역(152)을 포함한다. 반도체 다이(100)가 패키징 되기 전의 웨이퍼 단계에서의 테스트를 통하여 메모리 영역(150)을 활성화 영역(151) 및 비활성화 영역(152)으로 분할할 수 있다. 예를 들어, 리던던시 셀들을 이용하여도 치유할 수 없을 정도로 많은 불량 메모리 셀들이 존재하거나 불량 메모리 셀들이 밀집된 불량 영역이 존재하는 경우에, 비활성화 영역(152)은 상기 불량 영역을 포함하도록 설정될 수 있다.

후술하는 바와 같이, 활성화 영역(151) 및 비활성화 영역(152)은 행 단위, 열 단위 또는 메모리 뱅크 단위 또는 서브 메모리 뱅크 단위 등과 같은 다양한 기준으로 설정될 수 있다.

변환 블록(300)은 비활성화 영역(152)을 제외한 활성화 영역(151)만을 다이 입출력 패드부(130)와 연결한다. 다시 말해, 변환 블록(300)은 활성화 영역(151)만이 액세스 되도록 어드레스 리매핑 동작을 수행한다. 본 발명의 실시예들에 따라서 상기 어드레스 리매핑은 하드웨어적으로 수행된다. 예를 들어, 변환 블록(300)은 복수의 퓨즈들을 포함하고, 상기 퓨즈들은 메모리 칩(10)이 패키징 되기 전에 활성화 영역(151)의 위치 또는 배치에 기초하여 프로그램될 수 있다.

메모리 칩(10)에 포함되는 반도체 다이들의 활성화 영역들의 메모리 용량들의 총합은 하나의 반도체 메모리가 갖는 전체 메모리 용량(full memory capacity)과 동일할 수 있다. 예를 들어, 메모리 칩(10)이 제1 반도체 다이(100) 및 제2 반도체 다이(200)를 포함하고, 제1 반도체 다이(100) 및 제2 반도체 다이(200)의 각각의 전체 메모리 용량이 4 Gb(Giga bits)인 경우, 제1 반도체 다이(100) 및 제2 반도체 다이(200)의 활성화 영역들은 각각 2 Gb 일 수 있다.

이와 같이, 본 발명의 실시예들에 따른 메모리 칩(10)은 리페어가 불가능한 반도체 다이를 재활용함으로써 생산성을 향상시킬 수 있다. 나아가 본 발명의 실시예들에 따른 메모리 칩(10)은 복수의 불량 반도체 다이들을 적층하여 정상적인 반도체 다이의 전체 메모리 용량과 동일한 용량을 가지므로 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템의 사이즈를 증가시키지 않으면서도 생산성을 향상시킬 수 있다.

도 3은 반도체 다이들의 활성화 영역 및 비활성화 영역의 일 예를 나타내는 도면이다.

도 3에는 반도체 다이들(100a, 200a)에 각각 포함되는 메모리 영역들(150, 250), 행 디코더들(RDEC1, RDEC2)(160, 260) 및 입출력 센스 앰프들(IOSA1, IOSA2)(170, 270)이 도시되어 있다. 도 3에서 빗금 친 부분은 비활성화되는 영역을 나타내고, 빗금을 치지 않은 부분은 활성화되는 영역을 나타낸다.

도 3을 참조하면, 제1 반도체 다이(100a)의 활성화 영역 및 제2 반도체 다이(200a)의 활성화 영역의 각각은 최상위 어드레스 비트 신호(An)의 논리 하이 레벨(H)에 상응하는 제1 영역 및 최상위 어드레스 비트 신호(An)의 논리 로우 레벨(L)에 상응하는 제2 영역 중 하나일 수 있다. 다시 말해, 상기 제1 영역은 최상위 어드레스 비트 신호(An)가 논리 하이 레벨(H)일 때 액세스되는 영역이고 상기 제2 영역은 최상위 어드레스 비트 신호(An)가 논리 로우 레벨(L)일 때 액세스되는 영역일 수 있다.

예를 들어, 도 3에 예시한 바와 같이, 제1 반도체 다이(100a)의 경우에는, 제1 영역(151)이 활성화 영역에 해당하고 제2 영역(152)이 비활성화 영역에 해당하고, 제2 반도체 다이(200a)의 경우에는, 제1 영역(251)이 비활성화 영역에 해당하고 제2 영역(252)이 활성화 영역에 해당할 수 있다. 결과적으로 제1 반도체 다이(100a)의 활성화 영역(151) 및 제2 반도체 다이의 활성화 영역(252)의 각각의 메모리 용량은 하나의 반도체 다이의 전체 메모리 용량의 절반과 동일할 수 있다. 이와 같이 하프 메모리 용량을 갖는 2개의 불량 반도체 다이들(100a, 200a)을 이용하여 풀 메모리 용량을 갖는 메모리 칩을 구현할 수 있다.

반도체 다이들(100a, 200a)이 비활성화 영역 또는 불량 영역을 포함하지 않는 정상적인 반도체 다이들인 경우에, 반도체 다이들(100a, 200a)의 각각은 입출력 센스 앰프들(170, 270)의 각각을 통하여 최대 데이터 폭(2m)으로 외부 장치와 데이터를 교환할 수 있다. 도 3에 도시된 바와 같이 하프 메모리 용량을 갖는 2개의 반도체 다이들(100a, 200a)을 이용하여 풀 메모리 용량을 갖는 메모리 칩을 구현하는 경우에는 반도체 다이들(100a, 200a)이 동시에 액세스 되지 않고 하나만이 선택적으로 액세스된다. 이 경우, 후술하는 바와 같이, 제1 반도체 다이(100a)의 제1 다이 입출력 패드(130) 및 제2 반도체 다이(200a)의 제2 다이 입출력 패드(230) 중 하나가 메모리 칩의 최대 데이터 폭(2m)으로 칩 입출력 패드부(30)와 데이터를 교환할 수 있다.

도 4는 본 발명의 실시예들에 따른 메모리 칩을 나타내는 블록도이다.

도 4를 참조하면, 메모리 칩(10a)은 칩 입출력 패드부(30), 제1 반도체 다이(100a) 및 제2 반도체 다이(200a)를 포함할 수 있다. 제1 반도체 다이(100a)는 제1 다이 입출력 패드부(130), 제1 어드레스 변환 블록(ACB1)(300a) 및 제1 내부 회로(180)를 포함할 수 있다. 제2 반도체 다이(200a)는 제2 다이 입출력 패드부(230), 제2 어드레스 변환 블록(ACB2)(400a) 및 제2 내부 회로(280)를 포함할 수 있다. 제1 어드레스 변환 블록(300a) 및 제2 어드레스 변환 블록(400a)은 전술한 변환 블록에 해당하고 제1 내부 회로(180) 및 제2 내부 회로(280)는 전술한 메모리 영역들, 행 디코더들, 입출력 센스 앰프들 등을 각각 포함할 수 있다.

칩 입출력 패드부(30)는 코맨드-어드레스 신호들(CS, A0~An)을 수신하는 코맨드-어드레스 핀들(20) 및 데이터 신호들(DQ0~DQ2m-1)을 송수신하는 데이터 핀들(40)을 포함할 수 있다. 제1 다이 입출력 패드부(130) 및 제2 다이 입출력 패드부(230)는 코맨드-어드레스 핀들(20)과 연결되는 코맨드-어드레스 단자들(120, 220) 및 데이터 핀들(40)과 연결되는 데이터 단자들(140, 240)을 각각 포함할 수 있다. 도 4에는 본 발명의 실시예들을 설명하기 위한 입출력 핀들 및 이에 상응하는 입출력 단자들만을 도시하였으며 그 밖의 핀들 및 이에 상응하는 단자들은 편의상 도시를 생략하였다.

제1 어드레스 변환 블록(300a) 및 제2 어드레스 변환 블록(400a)의 각각은 칩 입출력 패드부(30) 및 다이 입출력 패드부(130, 230)를 통하여 수신되는 칩 선택 신호(CS) 및 최상위 어드레스 비트 신호(An)에 기초하여 활성화 영역에 상응하는 내부 칩 선택 신호(CSp, CSq) 및 내부 최상위 어드레스 비트 신호(Anp, Anq)를 각각 발생한다.

제1 어드레스 변환 블록(300a)은 칩 입출력 패드부(30) 및 제1 다이 입출력 패드부(130)를 통하여 수신되는 칩 선택 신호(CS) 및 최상위 어드레스 비트 신호(An)에 기초하여 제1 내부 회로(180)의 메모리 영역에 설정된 활성화 영역에 상응하는 제1 내부 칩 선택 신호(CSp) 및 제1 내부 최상위 어드레스 비트 신호(Anp)를 발생한다. 제2 어드레스 변환 블록(400a)은 칩 입출력 패드부(30) 및 제2 다이 입출력 패드부(230)를 통하여 수신되는 칩 선택 신호(CS) 및 최상위 어드레스 비트 신호(An)에 기초하여 제2 내부 회로(280)의 메모리 영역에 설정된 활성화 영역에 상응하는 제2 내부 칩 선택 신호(CSq) 및 제2 내부 최상위 어드레스 비트 신호(Anq)를 발생한다.

다른 어드레스 비트 신호들(A0~An-1) 및 데이터 신호들(DQ0~DQ2m-1)은 어드레스-코맨드 단자들(120, 220) 및 데이터 단자들(140, 240)을 통하여 그대로 내부 회로들(180, 280)로 각각 전달된다.

도 5는 도 4의 메모리 칩에 포함되는 제1 어드레스 변환 블록의 일 실시예를 나타내는 회로도이다.

도 5를 참조하면, 제1 어드레스 변환 블록(300a)은 논리 게이트(310) 및 퓨즈부(320)를 포함할 수 있다. 논리 게이트(310)는 칩 선택 신호(CS) 및 최상위 어드레스 비트 신호(An)를 논리 연산한다. 도 5에 도시된 바와 같이, 논리 게이트(310)는 칩 선택 신호(CS)의 반전 신호 및 최상위 어드레스 비트 신호(An)를 NAND 연산할 수 있다. 퓨즈부(320)는 칩 선택 신호(CS) 및 논리 게이트(310)의 출력 중 하나를 제1 내부 칩 선택 신호(CSp)로서 출력할 수 있다. 또한, 퓨즈부(320)는 최상위 어드레스 비트 신호(An) 및 고정된 논리 레벨을 갖는 신호 중 하나를 제1 내부 어드레스 비트 신호(Anp)로서 출력할 수 있다.

퓨즈부(320)는 복수의 퓨즈들(F1~F5)(321~325)을 포함할 수 있다. 2개의 퓨즈들(321, 322) 중 하나만을 전기적으로 연결함으로써 칩 선택 신호(CS) 및 논리 게이트(310)의 출력 중 하나를 제1 내부 칩 선택 신호(CSp)로서 출력할 수 있다. 또한, 3개의 퓨즈들(323, 324, 325) 중 하나만을 전기적으로 연결함으로써 최상위 어드레스 비트 신호(An) 및 고정된 논리 레벨을 갖는 신호 중 하나를 제1 내부 어드레스 비트 신호(Anp)로서 출력할 수 있다. 여기서 고정된 논리 레벨은 전원 전압(VDD)에 상응하는 논리 하이 레벨(H) 또는 접지 전압(VSS)에 상응하는 논리 로우 레벨(L)일 수 있다.

도 6은 도 4의 메모리 칩에 포함되는 제2 어드레스 변환 블록의 일 실시예를 나타내는 회로도이다.

도 6을 참조하면, 제2 어드레스 변환 블록(400a)은 논리 게이트(410) 및 퓨즈부(420)를 포함할 수 있다. 논리 게이트(410)는 칩 선택 신호(CS) 및 최상위 어드레스 비트 신호(An)를 논리 연산한다. 도 6에 도시된 바와 같이, 논리 게이트(410)는 칩 선택 신호(CS)의 반전 신호 및 최상위 어드레스 비트 신호(An)의 반전 신호를 NAND 연산할 수 있다. 퓨즈부(420)는 칩 선택 신호(CS) 및 논리 게이트(410)의 출력 중 하나를 제2 내부 칩 선택 신호(CSq)로서 출력할 수 있다. 또한, 퓨즈부(420)는 최상위 어드레스 비트 신호(An) 및 고정된 논리 레벨을 갖는 신호 중 하나를 제2 내부 어드레스 비트 신호(Anq)로서 출력할 수 있다.

퓨즈부(420)는 복수의 퓨즈들(F1~F5)(421~425)을 포함할 수 있다. 2개의 퓨즈들(421, 422) 중 하나만을 전기적으로 연결함으로써 칩 선택 신호(CS) 및 논리 게이트(410)의 출력 중 하나를 제2 내부 칩 선택 신호(CSq)로서 출력할 수 있다. 또한, 3개의 퓨즈들(423, 424, 425) 중 하나만을 전기적으로 연결함으로써 최상위 어드레스 비트 신호(An) 및 고정된 논리 레벨을 갖는 신호 중 하나를 제1 내부 어드레스 비트 신호(Anq)로서 출력할 수 있다. 여기서 고정된 논리 레벨은 전원 전압(VDD)에 상응하는 논리 하이 레벨(H) 또는 접지 전압(VSS)에 상응하는 논리 로우 레벨(L)일 수 있다.

도 5 및 6의 퓨즈들(F1~F5)의 각각은 전기 퓨즈(electrical fuse), 안티 퓨즈(anti-fuse) 또는 이들의 조합으로 구현될 수 있다. 전기 퓨즈는 전기적으로 연결된 초기 상태를 갖고 고전압 또는 고전류를 인가하여 프로그램을 하면 전기적으로 절단되는 소자일 수 있다. 안티 퓨즈는 전기적으로 절단된 초기 상태를 갖고 고전압을 인가하여 프로그램을 하면 전기적으로 연결되는 모스 커패시터와 같은 소자일 수 있다. 이와 같은, 전기 퓨즈 및 안티 퓨즈는 한번 프로그램을 하면 다시 이전 상태로 회복할 수 없는 OTP(one time programmable) 메모리 소자에 해당한다. 이러한 퓨즈들(F1~F5)을 메모리 칩이 패키징 되기 전에 전술한 비활성화 영역의 유무 및 활성화 영역의 위치에 기초하여 프로그램할 수 있다.

도 7은 도 5 및 6의 어드레스 변환 블록들의 퓨즈 설정을 설명하기 위한 도면이다.

도 5, 6 및 7을 참조하면, 반도체 다이가 풀 메모리 용량을 갖는 정상 반도체 다이인지 하프 메모리 용량을 갖는 불량 반도체 다이인지에 따라서 퓨즈 설정이 결정된다.

풀 메모리 용량을 갖는 정상 반도체 다이의 경우에는 도 5 및 6에 도시된 제1 퓨즈(F1) 및 제3 퓨즈(F3)가 전기적으로 연결되고, 제2 퓨즈(F2), 제4 퓨즈(F4) 및 제5 퓨즈(F5)는 전기적으로 절단된다. 이와 같은 퓨즈 설정을 통하여 풀 메모리 용량을 갖는 정상 반도체 다이의 경우에는 칩 선택 신호(CS) 및 최상위 어드레스 비트 신호(An)가 그대로 내부 칩 선택 신호(CSp, CSq) 및 내부 최상위 어드레스 비트 신호(Anp, Anq)로서 제공될 수 있다. 정상 반도체 다이의 경우에는 1개를 패키징하여 풀 메모리 용량을 갖는 메모리 칩을 만들 수 있다.

하프 메모리 용량을 갖는 불량 반도체 다이의 경우에는 도 5 및 6에 도시된 제2 퓨즈(F2)가 전기적으로 연결되고, 제1 퓨즈(F1) 및 제3 퓨즈(F3)가 전기적으로 절단된다. 제4 퓨즈(F4) 및 제5 퓨즈(F5)는 하나가 전기적으로 연결되고 다른 하나는 전기적으로 절단된다.

예를 들어, 도 5 및 6의 구성의 경우에, 제4 퓨즈(F4)가 전기적으로 연결되고 제5 퓨즈(F5)가 전기적으로 절단되면 내부 최상위 어드레스 비트 신호(Anp, Anq)는 논리 하이 레벨로 고정되고, 결과적으로 도 3의 제1 영역(151, 251)이 활성화 영역으로서 액세스될 수 있다. 반대로 제5 퓨즈(F5)가 전기적으로 연결되고 제4 퓨즈(F4)가 전기적으로 절단되면 내부 최상위 어드레스 비트 신호(Anp, Anq)는 논리 로우 레벨로 고정되고, 결과적으로 도 3의 제2 영역(152, 252)이 활성화 영역으로서 액세스될 수 있다.

이와 같은 퓨즈 설정을 통하여 하프 메모리 용량을 갖는 불량 반도체 다이의 경우에는 활성화 영역만이 액세스될 수 있도록 칩 선택 신호(CS) 및 최상위 어드레스 비트 신호(An)를 내부 칩 선택 신호(CSp, CSq) 및 내부 최상위 어드레스 비트 신호(Anp, Anq)로 리매핑할 수 있다. 하프 메모리 용량을 갖는 불량 반도체 다이들에 대해서 각각 어드레스 리매핑을 수행한 후 함께 패키징함으로써 풀 메모리 용량을 갖는 메모리 칩을 만들 수 있다.

도 8은 도 5 및 6의 어드레스 변환 블록들의 동작을 나타내는 도면이다.

도 8에는 도 5 및 6의 제1 퓨즈(F1)가 전기적으로 절단되고 제2 퓨즈(F2)가 전기적으로 연결된 경우의 신호들의 논리 레벨들이 도시되어 있다. 칩 선택 신호(CS) 및 내부 칩 선택 신호들(CSp, CSq)은 논리 로우 레벨로 활성화되는 신호(low active signal)들일 수 있고, 최상위 어드레스 비트 신호(An)는 논리 하이 레벨로 활성화되는 신호(high active signal)일 수 있다.

도 8을 참조하면, 칩 선택 신호(CS)가 논리 하이 레벨로 비활성화된 경우에는 최상위 어드레스 비트 신호(An)에 관계없이 제1 내부 칩 선택 신호(CSp) 및 제2 내부 칩 선택 신호(CSp)가 모두 논리 하이 레벨로 비활성화된다. 칩 선택 신호(CS)가 논리 로우 레벨로 활성화되는 경우에는 최상위 비트 어드레스 비트 신호(An)의 논리 레벨에 따라서 제1 내부 칩 선택 신호(CSp) 및 제2 내부 칩 선택 신호(CSp) 중 하나가 선택적으로 논리 로우 레벨로 활성화된다. 이와 같은 반도체 다이들의 선택적인 활성화를 통하여, 도 3 및 4를 다시 참조하면, 제1 반도체 다이(100a)의 제1 다이 입출력 패드(130) 및 제2 반도체 다이(200a)의 제2 다이 입출력 패드(230) 중 하나가 메모리 칩(10a)의 최대 데이터 폭(2m)으로 칩 입출력 패드부(30)와 데이터를 교환할 수 있다.

이와 같은 내부적인 어드레스 리매핑을 통하여 불량 반도체 다이들을 재활용함으로써 메모리 칩과 외부 장치 사이의 인터페이스를 변경함이 없이 풀 메모리 용량을 갖는 메모리 칩을 제공할 수 있다.

도 9는 반도체 다이들의 활성화 영역 및 비활성화 영역의 일 예를 나타내는 도면이다.

도 9에는 반도체 다이들(100b, 200b)에 각각 포함되는 메모리 영역들(150, 250), 행 디코더들(RDEC1, RDEC2)(160, 260), 하위 입출력 센스 앰프들(LIOSA1, LIOSA2)(171, 271) 및 상위 입출력 센스 앰프들(UIOSA1, UIOSA2)(172, 272) 이 도시되어 있다. 도 9에서 빗금 친 부분은 비활성화되는 영역을 나타내고, 빗금을 치지 않은 부분은 활성화되는 영역을 나타낸다.

도 9를 참조하면, 제1 반도체 다이(100b)의 활성화 영역 및 제2 반도체 다이(200b)의 활성화 영역의 각각은 하위 입출력 센스 앰프(171, 271)에 상응하는 제1 영역 및 상위 입출력 센스 앰프(172, 272)에 상응하는 제2 영역 중 하나일 수 있다. 다시 말해, 상기 제1 영역은 하위 입출력 센스 앰프(171, 271)를 통하여 액세스되는 영역이고, 상기 제2 영역은 상위 입출력 센스 앰프(172, 272)를 통하여 액세스되는 영역일 수 있다.

예를 들어, 도 9에 예시한 바와 같이, 제1 반도체 다이(100b)의 경우에는, 제1 영역(153)이 활성화 영역에 해당하고 제2 영역(154)이 비활성화 영역에 해당하고, 제2 반도체 다이(200b)의 경우에는, 제1 영역(253)이 비활성화 영역에 해당하고 제2 영역(254)이 활성화 영역에 해당할 수 있다. 결과적으로 제1 반도체 다이(100b)의 활성화 영역(153) 및 제2 반도체 다이(200b)의 활성화 영역(254)의 각각의 메모리 용량은 하나의 반도체 다이의 전체 메모리 용량의 절반과 동일할 수 있다. 이와 같이 하프 메모리 용량을 갖는 2개의 불량 반도체 다이들(100b, 200b)을 이용하여 풀 메모리 용량을 갖는 메모리 칩을 구현할 수 있다.

반도체 다이들(100b, 200b)이 비활성화 영역 또는 불량 영역을 포함하지 않는 정상적인 반도체 다이들인 경우에, 반도체 다이들(100b, 200b)의 각각은 입출력 센스 앰프들(170, 270)의 각각을 통하여 최대 데이터 폭(2m)으로 외부 장치와 데이터를 교환할 수 있다. 도 9에 도시된 바와 같이 하프 메모리 용량을 갖는 2개의 반도체 다이들(100b, 200b)을 이용하여 풀 메모리 용량을 갖는 메모리 칩을 구현하는 경우에는 반도체 다이들(100b, 200b)이 동시에 액세스 되기 때문에 최대 데이터 폭(2m)이 반도체 다이들(100b, 200b)의 각각에 대해 분할된다. 이 경우, 후술하는 바와 같이, 제1 반도체 다이(100b)의 제1 다이 입출력 패드(130)가 메모리 칩의 최대 데이터 폭(2m)의 절반(m)으로 칩 입출력 패드부(30)와 데이터를 교환하고, 제2 반도체 다이(200b)의 제2 다이 입출력 패드(230)가 메모리 칩의 최대 데이터 폭(2m)의 나머지 절반(m)으로 칩 입출력 패드부(30)와 데이터를 교환할 수 있다.

도 10은 본 발명의 실시예들에 따른 메모리 칩을 나타내는 블록도이다.

도 10을 참조하면, 메모리 칩(10b)은 칩 입출력 패드부(30), 제1 반도체 다이(100b) 및 제2 반도체 다이(200b)를 포함할 수 있다. 제1 반도체 다이(100b)는 제1 다이 입출력 패드부(130), 제1 데이터 경로 변환 블록(DPCB1)(300b) 및 제1 내부 회로(180)를 포함할 수 있다. 제2 반도체 다이(200b)는 제2 다이 입출력 패드부(230), 제2 데이터 경로 변환 블록(DPCB2)(400b) 및 제2 내부 회로(280)를 포함할 수 있다. 제1 데이터 경로 블록(300b) 및 제2 데이터 경로 변환 블록(400b)은 전술한 변환 블록에 해당하고 제1 내부 회로(180) 및 제2 내부 회로(280)는 전술한 메모리 영역들, 행 디코더들, 입출력 센스 앰프들 등을 각각 포함할 수 있다.

칩 입출력 패드부(30)는 코맨드-어드레스 신호들(CS, A0~An)을 수신하는 코맨드-어드레스 핀들(20) 및 데이터 신호들(DQ0~DQ2m-1)을 송수신하는 데이터 핀들(40)을 포함할 수 있다. 제1 다이 입출력 패드부(130) 및 제2 다이 입출력 패드부(230)는 코맨드-어드레스 핀들(20)과 연결되는 코맨드-어드레스 단자들(120, 220) 및 데이터 핀들(40)과 연결되는 데이터 단자들(140, 240)을 각각 포함할 수 있다. 도 10에는 본 발명의 실시예들을 설명하기 위한 입출력 핀들 및 이에 상응하는 입출력 단자들만을 도시하였으며 그 밖의 핀들 및 이에 상응하는 단자들은 편의상 도시를 생략하였다.

제1 데이터 경로 변환 블록(300b) 및 제2 데이터 경로 변환 블록(400b)의 각각은 데이터 핀들(40)의 데이터 신호들(DQ0~DQ2m-1)과 내부 데이터 신호들(DQ0p~DQ2m-1p, DQ0q~DQ2m-1q) 사이의 경로를 각각 변환한다. 반도체 다이들(100b, 200b)이 도 9에 도시된 바와 같은 하프 메모리 용량을 갖는 경우에는 제1 내부 데이터 신호들(DQ0p~DQ2m-1p) 중 절반과 제2 내부 데이터 신호들(DQ0q~DQ2m-1q) 중 절반이 각각 데이터 핀들(40) 상의 데이터 신호들(DQ0~DQ2m-1)에 해당한다.

제1 데이터 경로 변환 블록(300b)은 도 9의 하위 입출력 센스 앰프(171) 및 상위 입출력 센스 앰프(172) 중에서 활성화 영역에 상응하는 하나의 입출력 센스 앰프와 제1 다이 입출력 패드(130)에 포함된 하위 데이터 단자들(DQ0~DQm-1) 및 상위 데이터 단자들(DQm~DQ2m-1) 중 하나를 연결한다. 제2 데이터 경로 변환 블록(400b)은 도 9의 하위 입출력 센스 앰프(271) 및 상위 입출력 센스 앰프(272) 중에서 활성화 영역에 상응하는 하나의 입출력 센스 앰프와 제2 다이 입출력 패드(230)에 포함된 하위 데이터 단자들(DQ0~DQm-1) 및 상위 데이터 단자들(DQm~DQ2m-1) 중 하나를 연결한다.

칩 선택 신호(CS) 및 어드레스 비트 신호들(A0~An)은 어드레스 코맨드 단자들(120, 220)을 통하여 그대로 내부 회로들(180, 280)로 각각 전달된다.

도 11은 도 10의 메모리 칩에 포함되는 제1 데이터 경로 변환 블록의 일 실시예를 나타내는 회로도이다.

도 11을 참조하면, 제1 데이터 경로 전환 블록(300b)은 제1 퓨즈 어레이(FA1p)(331), 제2 퓨즈 어레이(FA2p)(332), 제3 퓨즈 어레이(FA3p)(333), 제4 퓨즈 어레이(FA4p)(334) 및 제5 퓨즈 어레이(FA5p)(335)를 포함할 수 있다.

제1 퓨즈 어레이(331)는 도 9의 하위 입출력 센스 앰프(171)와 제1 노드들(N0p~Nm-1p) 사이에 결합된다. 제2 퓨즈 어레이(332)는 도 9의 상위 입출력 센스 앰프(172)와 제2 노드들(Nmp~N2m-1p) 사이에 결합된다. 제3 퓨즈 어레이(333)는 제1 노드들(N0p~Nm-1p)과 하위 데이터 단자들(DQ0~DQm-1) 사이에 결합된다. 제4 퓨즈 어레이(334)는 제2 노드들(Nmp~N2m-1p)과 상위 데이터 단자들(DQm~DQ2m-1) 사이에 결합된다. 제5 퓨즈 어레이(335)는 제1 노드들(N0p~Nm-1p)과 제2 노드들(Nmp~N2m-1p) 사이에 결합된다.

퓨즈 어레이들(331~335)의 각각은 메모리 칩(10b)의 최대 데이터 폭(2m)의 절반에 해당하는 m개의 퓨즈들을 포함할 수 있다. 퓨즈 어레이들(331~335)의 선택적인 프로그램에 의해서 하위 입출력 센스 앰프(171) 및 상위 입출력 센스 앰프(172)와 하위 데이터 단자들(DQ0~DQm-1) 및 상위 데이터 단자들(DQm~DQ2m-1) 사이의 연결을 제어할 수 있다.

도 12는 도 10의 메모리 칩에 포함되는 제2 데이터 경로 변환 블록의 일 실시예를 나타내는 회로도이다.

도 12를 참조하면, 제2 데이터 경로 전환 블록(400b) 제1 퓨즈 어레이(FA1q)(431), 제2 퓨즈 어레이(FA2q)(432), 제3 퓨즈 어레이(FA3q)(433), 제4 퓨즈 어레이(FA4q)(434) 및 제5 퓨즈 어레이(FA5q)(435)를 포함할 수 있다.

제1 퓨즈 어레이(431)는 도 9의 하위 입출력 센스 앰프(271)와 제1 노드들(N0q~Nm-1q) 사이에 결합된다. 제2 퓨즈 어레이(432)는 도 9의 상위 입출력 센스 앰프(272)와 제2 노드들(Nmq~N2m-1q) 사이에 결합된다. 제3 퓨즈 어레이(433)는 제1 노드들(N0q~Nm-1q)과 하위 데이터 단자들(DQ0~DQm-1) 사이에 결합된다. 제4 퓨즈 어레이(434)는 제2 노드들(Nmq~N2m-1q)과 상위 데이터 단자들(DQm~DQ2m-1) 사이에 결합된다. 제5 퓨즈 어레이(435)는 제1 노드들(N0q~Nm-1q)과 제2 노드들(Nmq~N2m-1q) 사이에 결합된다.

퓨즈 어레이들(431~435)의 각각은 메모리 칩(10b)의 최대 데이터 폭(2m)의 절반에 해당하는 m개의 퓨즈들을 포함할 수 있다. 퓨즈 어레이들(431~435)의 선택적인 프로그램에 의해서 하위 입출력 센스 앰프(271) 및 상위 입출력 센스 앰프(272)와 하위 데이터 단자들(DQ0~DQm-1) 및 상위 데이터 단자들(DQm~DQ2m-1) 사이의 연결을 제어할 수 있다.

도 11 및 12의 퓨즈 어레이들(331~335, 431~435))에 포함되는 각각의 퓨즈는 전기 퓨즈(electrical fuse), 안티 퓨즈(anti-fuse) 또는 이들의 조합으로 구현될 수 있다. 전기 퓨즈는 전기적으로 연결된 초기 상태를 갖고 고전압 또는 고전류를 인가하여 프로그램을 하면 전기적으로 절단되는 소자일 수 있다. 안티 퓨즈는 전기적으로 절단된 초기 상태를 갖고 고전압을 인가하여 프로그램을 하면 전기적으로 연결되는 모스 커패시터와 같은 소자일 수 있다. 이와 같은, 전기 퓨즈 및 안티 퓨즈는 한번 프로그램을 하면 다시 이전 상태로 회복할 수 없는 OTP(one time programmable) 메모리 소자에 해당한다. 이러한 퓨즈들을 메모리 칩이 패키징 되기 전에 전술한 비활성화 영역의 유무 및 활성화 영역의 위치에 기초하여 프로그램할 수 있다.

도 13은 도 11 및 12의 데이터 경로 변환 블록들의 퓨즈 설정을 설명하기 위한 도면이다.

도 11, 12 및 13을 참조하면, 반도체 다이가 풀 메모리 용량을 갖는 정상 반도체 다이인지 하프 메모리 용량을 갖는 불량 반도체 다이인지에 따라서 퓨즈 설정이 결정된다.

풀 메모리 용량을 갖는 정상 반도체 다이의 경우에는 도 11 및 12에 도시된 제1 내지 제4 퓨즈 어레이들(FA1p~FA4p, FA1q~FA4q)이 전기적으로 연결되고, 제5 퓨즈 어레이들(FA5p, FA5q)이 전기적으로 절단된다. 이와 같은 퓨즈 설정을 통하여 풀 메모리 용량을 갖는 정상 반도체 다이의 경우에는 하위 입출력 센스 앰프(171, 271)의 단자들(DQ0p~DQm-1p, DQ0q~DQm-1q)은 다이 입출력 패드들(130, 230)의 하위 데이터 단자들(DQ0~DQm-1)에 연결되고 상위 입출력 센스 앰프(172, 272)의 단자들(DQmp~DQ2m-1p, DQmq~DQ2m-1q)은 다이 입출력 패드들(130, 230)의 상위 데이터 단자들(DQm~DQ2m-1)에 연결될 수 있다. 정상 반도체 다이의 경우에는 1개를 패키징하여 풀 메모리 용량을 갖는 메모리 칩을 만들 수 있다.

하프 메모리 용량을 갖는 불량 반도체 다이의 경우에는 도 11 및 12에 도시된 제3 퓨즈 어레이(FA3p, FA3q) 및 제4 퓨즈 어레이(FA4p, FA4q) 중 하나가 선택적으로 절단될 수 있다. 이 때, 제1 데이터 경로 변환 블록(300b)의 제3 퓨즈 어레이(FA3p)가 전기적으로 절단되는 경우에는 제2 데이터 경로 변환 블록(400b)의 제4 퓨즈 어레이(FA4q)가 함께 전기적으로 절단되고, 제1 데이터 경로 변환 블록(300b)의 제4 퓨즈 어레이(FA4p)와 제2 데이터 경로 변환 블록(400b)의 제3 퓨즈 어레이(FA3q)가 전기적으로 연결된다. 반대로 제1 데이터 경로 변환 블록(300b)의 제4 퓨즈 어레이(FA4p)가 전기적으로 절단되는 경우에는 제2 데이터 경로 변환 블록(400b)의 제3 퓨즈 어레이(FA3q)가 함께 전기적으로 절단되고, 제1 데이터 경로 변환 블록(300b)의 제3 퓨즈 어레이(FA3p)와 제2 데이터 경로 변환 블록(400b)의 제4 퓨즈 어레이(FA4q)가 전기적으로 연결된다.

한편 제1 퓨즈 어레이(FA1p, FA1q) 및 제2 퓨즈 어레이(FA2p, FA2q) 중 하나가 선택적으로 절단될 수 있다. 제1 데이터 경로 변환 블록(300b)의 경우는 메모리 영역(150)의 비활성화 영역의 위치에 따라서, 제1 퓨즈 어레이(FA1p) 및 제2 퓨즈 어레이(FA2p) 중 하나가 전기적으로 절단되고 다른 하나는 전기적으로 연결된다. 마찬가지로 제2 데이터 경로 변환 블록(400b)의 경우는 메모리 영역(250)의 비활성화 영역의 위치에 따라서, 제1 퓨즈 어레이(FA1q) 및 제2 퓨즈 어레이(FA2q) 중 하나가 전기적으로 절단되고 다른 하나는 전기적으로 연결된다.

풀 메모리 용량을 갖는 정상 반도체 다이의 경우에 제5 퓨즈 어레이(FA5p, FA5q)는 절단될 수 있다. 하프 메모리 용량을 갖는 불량 반도체 다이의 경우에는 제5 퓨즈 어레이(FA5p, FA5q)는 다른 퓨즈 어레이들의 절단 여부에 따라서 선택적으로 절단될 수 있다.

이와 같은 퓨즈 설정을 통하여, 하프 메모리 용량을 갖는 불량 반도체 다이의 경우에는 활성화 영역만이 액세스될 수 있도록 데이터 경로가 변환될 수 있다. 하프 메모리 용량을 갖는 불량 반도체 다이들에 대해서 각각 데이터 경로 변환 또는 어드레스 리매핑을 수행한 후 함께 패키징함으로써 풀 메모리 용량을 갖는 메모리 칩을 만들 수 있다.

도 14는 반도체 다이들의 활성화 영역 및 비활성화 영역의 일 예를 나타내는 도면이다.

도 14에는 반도체 다이들(100c, 200c)에 각각 포함되는 메모리 영역들(150, 250), 행 디코더들(RDEC1, RDEC2)(160, 260), 하위 입출력 센스 앰프들(LIOSA1, LIOSA2)(173, 273) 및 상위 입출력 센스 앰프들(UIOSA1, UIOSA2)(174, 274) 이 도시되어 있다. 도 14에서 빗금 친 부분은 비활성화되는 영역을 나타내고, 빗금을 치지 않은 부분은 활성화되는 영역을 나타낸다.

도 14를 참조하면, 메모리 영역(150, 250)은 복수의 메모리 뱅크들을 포함하고, 각각의 메모리 뱅크는 하위 입출력 센스 앰프(173, 273)에 상응하는 하위 서브 메모리 뱅크(LB0p~LB3p, LB0q~LB3q) 및 상위 입출력 센스 앰프(174, 274)에 상응하는 상위 서브 메모리 뱅크(UB0p~UB3p, UB0q~UB3q)로 분할되는 스플릿 뱅크 구조를 가질 수 있다. 이 경우, 제1 반도체 다이(100c)의 활성화 영역 및 제2 반도체 다이(200c)의 활성화 영역의 각각은 하위 서브 메모리 뱅크들(LB0p~LB3p, LB0p~LB3q) 및 상위 서브 메모리 뱅크들(UB0p~UB3p, UB0q~UB3q)의 절반에 상응할 수 있다.

예를 들어, 도 14에 예시한 바와 같이, 제1 반도체 다이(100c)의 경우에는 4개의 서브 메모리 뱅크들(LB0p, LB1p,LB2p, UB0p)이 비활성화 영역이고, 다른 4개의 서브 메모리 뱅크들(LB3p, UB1p, UB2p, UB3p)이 활성화 영역일 수 있다. 한편, 제2 반도체 다이(200c)의 경우에는 4개의 서브 메모리 뱅크들(LB0q, LB1q, UB2q, UB3q)이 비활성화 영역이고 다른 4개의 서브 메모리 뱅크들(LB2q, LB3q, UB0q, UB1q)이 활성화 영역일 수 있다. 결과적으로 제1 반도체 다이(100c)의 활성화 영역 및 제2 반도체 다이(200c)의 활성화 영역의 각각의 메모리 용량은 하나의 반도체 다이의 전체 메모리 용량의 절반과 동일할 수 있다. 이와 같이 하프 메모리 용량을 갖는 2개의 불량 반도체 다이들(100c, 200c)을 이용하여 풀 메모리 용량을 갖는 메모리 칩을 구현할 수 있다.

반도체 다이들(100c, 200c)이 비활성화 영역 또는 불량 영역을 포함하지 않는 정상적인 반도체 다이들인 경우에, 반도체 다이들(100c, 200c)의 각각은 입출력 센스 앰프들(173, 174, 273, 274)의 각각을 통하여 최대 데이터 폭(2m)으로 외부 장치와 데이터를 교환할 수 있다. 도 14에 도시된 바와 같이 하프 메모리 용량을 갖는 2개의 반도체 다이들(100c, 200c)을 이용하여 풀 메모리 용량을 갖는 메모리 칩을 구현하는 경우에는 반도체 다이들(100c, 200c)이 동시에 액세스 되기 때문에 최대 데이터 폭(2m)이 반도체 다이들(100c, 200c)의 각각에 대해 분할된다. 이 경우, 후술하는 바와 같이, 제1 반도체 다이(100c)의 제1 다이 입출력 패드(130)가 메모리 칩의 최대 데이터 폭(2m)의 절반(m)으로 칩 입출력 패드부(30)와 데이터를 교환하고, 제2 반도체 다이(200c)의 제2 다이 입출력 패드(230)가 메모리 칩의 최대 데이터 폭(2m)의 나머지 절반(m)으로 칩 입출력 패드부(30)와 데이터를 교환할 수 있다.

도 14에는 편의상 각각의 메모리 영역이 뱅크 어드레스 비트신호들에 상응하는 4개의 메모리 뱅크들, 즉 8개의 서브 메모리 뱅크들을 포함하는 예를 도시하였으나, 뱅크 어드레스 비트 신호들의 개수 및 메모리 뱅크들의 개수는 다양하게 변경될 수 있다.

도 15는 본 발명의 실시예들에 따른 메모리 칩을 나타내는 블록도이다.

도 15를 참조하면, 메모리 칩(10c)은 칩 입출력 패드부(30), 제1 반도체 다이(100c) 및 제2 반도체 다이(200c)를 포함할 수 있다. 제1 반도체 다이(100c)는 제1 다이 입출력 패드부(130), 제1 뱅크 어드레스 변환 블록(BACB1)(301), 제1 데이터 경로 변환 블록(DPCB1)(302) 및 제1 내부 회로(180)를 포함할 수 있다. 제2 반도체 다이(200c)는 제2 다이 입출력 패드부(230), 제2 뱅크 어드레스 변환 블록(BACB2)(401), 제2 데이터 경로 변환 블록(DPCB2)(402) 및 제2 내부 회로(280)를 포함할 수 있다. 제1 뱅크 어드레스 변환 블록(301), 제1 데이터 경로 블록(302), 제2 뱅크 어드레스 변환 블록(401) 및 제2 데이터 경로 변환 블록(402)은 전술한 변환 블록에 해당하고 제1 내부 회로(180) 및 제2 내부 회로(280)는 전술한 메모리 영역들, 행 디코더들, 입출력 센스 앰프들 등을 각각 포함할 수 있다.

칩 입출력 패드부(30)는 코맨드-어드레스 신호들(CS, A0~An)을 수신하는 코맨드-어드레스 핀들(20) 및 데이터 신호들(DQ0~DQ2m-1)을 송수신하는 데이터 핀들(40)을 포함할 수 있다. 제1 다이 입출력 패드부(130) 및 제2 다이 입출력 패드부(230)는 코맨드-어드레스 핀들(20)과 연결되는 코맨드-어드레스 단자들(120, 220) 및 데이터 핀들(40)과 연결되는 데이터 단자들(140, 240)을 각각 포함할 수 있다. 도 15에는 본 발명의 실시예들을 설명하기 위한 입출력 핀들 및 이에 상응하는 입출력 단자들만을 도시하였으며 그 밖의 핀들 및 이에 상응하는 단자들은 편의상 도시를 생략하였다.

제1 뱅크 어드레스 변환 블록(301) 및 제2 뱅크 어드레스 변환 블록(401)의 각각은 칩 입출력 패드부(30) 및 다이 입출력 패드부(130, 230)를 통하여 수신되는 적어도 하나의 뱅크 어드레스 비트 신호(BA0, BA1)에 기초하여 활성화 영역에 상응하는 뱅크 선택 신호들(BSL0p~BSL3p, BSL0q~BSL3q) 및 데이터 경로 선택 신호(DPSp, DPSq)를 각각 발생한다.

제1 뱅크 어드레스 변환 블록(301)은 칩 입출력 패드부(30) 및 제1 다이 입출력 패드부(130)를 통하여 수신되는 뱅크 어드레스 비트 신호들(BA0, BA1)에 기초하여 제1 내부 회로(180)의 메모리 영역에 설정된 활성화 영역에 상응하는 제1 뱅크 선택 신호들(BSL0p~BSL3p) 및 제1 데이터 경로 선택 신호(DPSp)를 발생한다.

제2 뱅크 어드레스 변환 블록(401)은 칩 입출력 패드부(30) 및 제2 다이 입출력 패드부(230)를 통하여 수신되는 뱅크 어드레스 비트 신호들(BA0, BA1)에 기초하여 제2 내부 회로(280)의 메모리 영역에 설정된 활성화 영역에 상응하는 제2 뱅크 선택 신호들(BSL0q~BSL3q) 및 제2 데이터 경로 선택 신호(DPSq)를 발생한다.

제1 데이터 경로 변환 블록(302) 및 제2 데이터 경로 변환 블록(402)의 각각은 데이터 경로 선택 신호(DPSp, DPSq)에 응답하여 데이터 핀들(40)의 데이터 신호들(DQ0~DQ2m-1)과 내부 데이터 신호들(DQ0p~DQ2m-1p, DQ0q~DQ2m-1q) 사이의 경로를 변환한다. 반도체 다이들(100c, 200c)이 도 14에 도시된 바와 같은 하프 메모리 용량을 갖는 경우에는 제1 내부 데이터 신호들(DQ0p~DQ2m-1p) 중 절반과 제2 내부 데이터 신호들(DQ0q~DQ2m-1q) 중 절반이 각각 데이터 핀들(40) 상의 데이터 신호들(DQ0~DQ2m-1)에 해당한다.

제1 데이터 경로 변환 블록(302)은 제1 데이터 경로 선택 신호(DPSp)에 응답하여 도 14의 하위 입출력 센스 앰프(173) 및 상위 입출력 센스 앰프(174) 중에서 활성화 영역에 상응하는 하나의 입출력 센스 앰프와 제1 다이 입출력 패드(130)에 포함된 하위 데이터 단자들(DQ0~DQm-1) 및 상위 데이터 단자들(DQm~DQ2m-1) 중 하나를 연결한다.

제2 데이터 경로 변환 블록(402)은 제2 데이터 경로 선택 신호(DPSq)에 응답하여 도 14의 하위 입출력 센스 앰프(273) 및 상위 입출력 센스 앰프(274) 중에서 활성화 영역에 상응하는 하나의 입출력 센스 앰프와 제2 다이 입출력 패드(230)에 포함된 하위 데이터 단자들(DQ0~DQm-1) 및 상위 데이터 단자들(DQm~DQ2m-1) 중 하나를 연결한다.

제1 데이터 경로 변환 블록(302)과 제2 데이터 경로 변환 블록(402)은 상보적으로 하위 데이터 단자들(DQ0~DQm-1) 및 상위 데이터 단자들(DQm~DQ2m-1)에 연결된다. 즉, 제1 데이터 경로 변환 블록(302)과 제2 데이터 경로 변환 블록(402) 중 하나는 하위 데이터 단자들(DQ0~DQm-1)에 연결되고 다른 하나는 상위 데이터 단자들(DQm~DQ2m-1)에 연결된다.

칩 선택 신호(CS) 및 어드레스 비트 신호들(A0~An)은 어드레스 코맨드 단자들(120, 220)을 통하여 그대로 내부 회로들(180, 280)로 각각 전달된다.

도 16은 도 15의 메모리 칩에 포함되는 제1 뱅크 어드레스 변환 블록의 일 실시예를 나타내는 도면이고, 도 17은 도 16의 제1 뱅크 어드레스 변환 블록의 동작을 나타내는 도면이다.

도 16을 참조하면, 제1 뱅크 어드레스 변환 블록(301)은 제1 어드레스 매퍼(361), 제1 어드레스 디코더(362), 제1 퓨즈 어레이(FA1p)(363) 및 제2 퓨즈 어레이(FA2p)(364)를 포함할 수 있다.

제1 어드레스 매퍼(361)는 뱅크 어드레스 비트 신호들(BA0, BA1)에 기초하여 활성화 영역들에 상응하는 서브 메모리 뱅크들을 액세스하기 위한 제1 매핑 신호들(MP0p~MP3p) 및 제1 데이터 경로 선택 신호(DPSp)를 발생한다.

제1 어드레스 디코더(362)는 뱅크 어드레스 비트 신호들(BA0, BA1)에 기초하여 정상 반도체 다이에 상응하는 제1 디코딩 신호들(DC0p~DC3p)을 발생한다.

제1 퓨즈 어레이(363) 및 제2 퓨즈 어레이(364)는 선택적으로 절단된다. 풀 메모리 용량을 갖는 정상 반도체 다이의 경우에는 제1 퓨즈 어레이(363)가 전기적으로 절단되고 제2 퓨즈 어레이(364)가 전기적으로 연결되어 정상 반도체 다이에 상응하는 제1 디코딩 신호들(DC0p~DC3p)이 제1 뱅크 선택 신호들(BSL0p~BSL3p)로서 제공될 수 있다. 하프 메모리 용량을 갖는 불량 반도체 다이의 경우에는 제1 퓨즈 어레이(363)가 전기적으로 연결되고 제2 퓨즈 어레이(364)가 전기적으로 절단되어 메모리 영역 중 활성화 영역에 상응하는 제1 매핑 신호들(MP0p~MP3p)이 제1 뱅크 선택 신호들(BSL0p~BSL3p)로서 제공될 수 있다.

도 17을 참조하면, 정상 반도체 다이에 상응하는 제1 디코딩 신호들(DC0p~DC3p)은 뱅크 어드레스 비트 신호들(BA0, BA1)의 조합(LL, LH, HL, HH)에 따라서 하나씩 순차적으로 논리 하이 레벨(H)로 활성화된다. 결과적으로 메모리 뱅크들이 하나씩 순차적으로 선택될 수 있다. 반면에 불량 반도체 다이에 상응하는 제1 매핑 신호들(MP0p~MP3p)은 상기 활성화 영역의 서브 메모리 뱅크들만이 선택될 수 있도록 어드레스 리매핑된 논리 레벨을 갖는다. 도 17에 예시된 제1 매핑 신호들(MP0p~MP3p)은 도 14에 예시된 메모리 영역(150)의 활성화되는 서브 메모리 뱅크들에 상응한다. 제1 데이터 경로 선택 신호(DPSp)가 논리 로우 레벨(L)일 때는 하위 입출력 센스 앰프(173)가 선택되고 논리 하이 레벨(H)일 때는 상위 입출력 센스 앰프(174)가 선택될 수 있다. 결과적으로 뱅크 어드레스 비트 신호들(BA0, BA1)의 조합(LL, LH, HL, HH)에 따라서 활성화 영역에 상응하는 서브 메모리 뱅크들(LB3p, UB1p, UB2p, UB3p)이 하나씩 순차적으로 선택될 수 있다.

도 18은 도 15의 메모리 칩에 포함되는 제1 데이터 경로 변환 블록의 일 실시예를 나타내는 도면이다.

도 18을 참조하면, 제1 데이터 경로 변환 블록(302)은 제1 스위칭 회로(SWp)(371), 제3 퓨즈 어레이(FA3p)(372), 제4 퓨즈 어레이(FA4p)(373), 제1 퓨즈(F1p)(374) 및 제2 퓨즈(F2p)(375)를 포함할 수 있다.

제1 스위칭 회로(371)는 하위 입출력 센스 앰프(173)의 단자들(DQ0p~DQm-1p) 및 상위 입출력 센스 앰프(174)의 단자들(DQmp~DQ2m-1p) 중 하나를 선택적으로 제1 다이 입출력 패드부(130)의 하위 데이터 단자들(DQ0~DQm-1)과 연결할 수 있다. 예를 들어, 제1 스위칭 회로(371)는 제어 신호가 논리 로우 레벨(L)일 때는 하위 입출력 센스 앰프(173)의 단자들(DQ0p~DQm-1p)에 연결되고 제어 신호가 논리 하이 레벨(H)일 때는 상위 입출력 센스 앰프(174)의 단자들(DQmp~DQ2m-1p)과 연결될 수 있다.

정상 반도체 다이의 경우에는 제1 퓨즈(374)가 전기적으로 연결되고 제2 퓨즈(375)가 전기적으로 절단될 수 있다. 이 경우, 접지 전압(VSS)에 상응하는 논리 로우 레벨(L)의 제어 신호가 제1 스위칭 회로(371)에 제공되고, 결과적으로 하위 입출력 센스 앰프(173)의 단자들(DQ0p~DQm-1p)이 하위 입출력 단자들(DQ0~DQm-1)과 연결될 수 있다.

반면에, 불량 반도체 다이의 경우에는 제1 퓨즈(374)가 전기적으로 절단되고 제2 퓨즈(375)가 전기적으로 연결될 수 있다. 이 경우, 제1 데이터 경로 선택 신호(DPSp)가 제어 신호로서 제1 스위칭 회로(371)에 제공되고, 결과적으로 전술한 어드레스 리매핑에 따라서 하위 입출력 센스 앰프(173)의 단자들(DQ0p~DQm-1p) 및 상위 입출력 센스 앰프(174)의 단자들(DQmp~DQ2m-1p) 중 하나가 선택적으로 하위 입출력 단자들(DQ0~DQm-1)과 연결될 수 있다.

제3 퓨즈 어레이(372)는 상위 입출력 센스 앰프(174)의 단자들(DQmp~DQ2m-1p)과 상위 데이터 단자들(DQm~DQ2m-1) 사이에 결합되고, 제4 퓨즈 어레이(373)는 상위 입출력 센스 앰프(174)의 단자들(DQmp~DQ2m-1p)과 제1 스위칭 회로(371) 사이에 결합될 수 있다. 정상 반도체 다이의 경우에는 제3 퓨즈 어레이(372)가 전기적으로 연결되고 제4 퓨즈 어레이(373)가 전기적으로 절단될 수 있다. 따라서 상위 입출력 센스 앰프(174)의 단자들(DQmp~DQ2m-1p)은 상위 데이터 단자들(DQm~DQ2m-1)과 전기적으로 연결될 수 있다. 반면에 불량 반도체 다이의 경우에는 제3 퓨즈 어레이(372)가 전기적으로 절단되고 제4 퓨즈 어레이(373)가 전기적으로 연결될 수 있다. 따라서 상위 입출력 센스 앰프(174)의 단자들(DQmp~DQ2m-1p)은 제1 스위칭 회로(371)와 전기적으로 연결될 수 있다.

도 19는 도 15의 메모리 칩에 포함되는 제2 뱅크 어드레스 변환 블록의 일 실시예를 나타내는 도면이고, 도 20은 도 19의 제2 뱅크 어드레스 변환 블록의 동작을 나타내는 도면이다.

도 19를 참조하면, 제2 뱅크 어드레스 변환 블록(401)은 제2 어드레스 매퍼(461), 제2 어드레스 디코더(462), 제1 퓨즈 어레이(FA1q)(463) 및 제2 퓨즈 어레이(FA2q)(464)를 포함할 수 있다.

제2 어드레스 매퍼(461)는 뱅크 어드레스 비트 신호들(BA0, BA1)에 기초하여 활성화 영역들에 상응하는 서브 메모리 뱅크들을 액세스하기 위한 제2 매핑 신호들(MP0q~MP1q) 및 제2 데이터 경로 선택 신호(DPSq)를 발생한다.

제2 어드레스 디코더(462)는 뱅크 어드레스 비트 신호들(BA0, BA1)에 기초하여 정상 반도체 다이에 상응하는 제2 디코딩 신호들(DC0q~DC3q)을 발생한다.

제1 퓨즈 어레이(463) 및 제2 퓨즈 어레이(464)는 선택적으로 절단된다. 풀 메모리 용량을 갖는 정상 반도체 다이의 경우에는 제1 퓨즈 어레이(463)가 전기적으로 절단되고 제2 퓨즈 어레이(464)가 전기적으로 연결되어 정상 반도체 다이에 상응하는 제2 디코딩 신호들(DC0q~DC3q)이 제2 뱅크 선택 신호들(BSL0q~BSL3q)로서 제공될 수 있다. 하프 메모리 용량을 갖는 불량 반도체 다이의 경우에는 제1 퓨즈 어레이(463)가 전기적으로 연결되고 제2 퓨즈 어레이(464)가 전기적으로 절단되어 메모리 영역 중 활성화 영역에 상응하는 제2 매핑 신호들(MP0q~MP3q)이 제2 뱅크 선택 신호들(BSL0q~BSL3q)로서 제공될 수 있다.

도 20을 참조하면, 정상 반도체 다이에 상응하는 제2 디코딩 신호들(DC0q~DC3q)은 뱅크 어드레스 비트 신호들(BA0, BA1)의 조합(LL, LH, HL, HH)에 따라서 하나씩 순차적으로 논리 하이 레벨(H)로 활성화된다. 결과적으로 메모리 뱅크들이 하나씩 순차적으로 선택될 수 있다. 반면에 불량 반도체 다이에 상응하는 제2 매핑 신호들(MP0q~MP3q)은 상기 활성화 영역의 서브 메모리 뱅크들만이 선택될 수 있도록 어드레스 리매핑된 논리 레벨을 갖는다.

도 20에 예시된 제2 매핑 신호들(MP0q~MP3q)은 도 14에 예시된 메모리 영역(250)의 활성화되는 서브 메모리 뱅크들에 상응한다. 제2 데이터 경로 선택 신호(DPSq)가 논리 로우 레벨(L)일 때는 하위 입출력 센스 앰프(273)가 선택되고 논리 하이 레벨(H)일 때는 상위 입출력 센스 앰프(274)가 선택될 수 있다. 결과적으로 뱅크 어드레스 비트 신호들(BA0, BA1)의 조합(LL, LH, HL, HH)에 따라서 활성화 영역에 상응하는 서브 메모리 뱅크들(LB2q, LB3q, UB1q, UB2q)이 하나씩 순차적으로 선택될 수 있다.

도 21은 도 15의 메모리 칩에 포함되는 제2 데이터 경로 변환 블록의 일 실시예를 나타내는 도면이다.

도 21을 참조하면, 제2 데이터 경로 변환 블록(402)은 제2 스위칭 회로(SWq)(471), 제3 퓨즈 어레이(FA3q)(472), 제4 퓨즈 어레이(FA4q)(473), 제1 퓨즈(F1q)(474) 및 제2 퓨즈(F2q)(475)를 포함할 수 있다.

제2 스위칭 회로(471)는 하위 입출력 센스 앰프(273)의 단자들(DQ0q~DQm-1q) 및 상위 입출력 센스 앰프(274)의 단자들(DQmq~DQ2m-1q) 중 하나를 선택적으로 제2 다이 입출력 패드부(230)의 상위 데이터 단자들(DQm~DQ2m-1)과 연결할 수 있다. 예를 들어, 제2 스위칭 회로(471)는 제어 신호가 논리 로우 레벨(L)일 때는 하위 입출력 센스 앰프(273)의 단자들(DQ0q~DQm-1q)에 연결되고 제어 신호가 논리 하이 레벨(H)일 때는 상위 입출력 센스 앰프(274)의 단자들(DQmq~DQ2m-1q)과 연결될 수 있다.

정상 반도체 다이의 경우에는 제1 퓨즈(474)가 전기적으로 연결되고 제2 퓨즈(475)가 전기적으로 절단될 수 있다. 이 경우, 전원 전압(VDD)에 상응하는 논리 하이 레벨(H)의 제어 신호가 제2 스위칭 회로(471)에 제공되고, 결과적으로 상위 입출력 센스 앰프(274)의 단자들(DQmq~DQ2m-1q)이 상위 입출력 단자들(DQm~DQ2m-1)과 연결될 수 있다.

반면에, 불량 반도체 다이의 경우에는 제1 퓨즈(474)가 전기적으로 절단되고 제2 퓨즈(475)가 전기적으로 연결될 수 있다. 이 경우, 제2 데이터 경로 선택 신호(DPSq)가 제어 신호로서 제2 스위칭 회로(471)에 제공되고, 결과적으로 전술한 어드레스 리매핑에 따라서 하위 입출력 센스 앰프(273)의 단자들(DQ0q~DQm-1q) 및 상위 입출력 센스 앰프(274)의 단자들(DQmq~DQ2m-1q) 중 하나가 선택적으로 상위 입출력 단자들(DQm~DQ2m-1)과 연결될 수 있다.

제3 퓨즈 어레이(472)는 하위 입출력 센스 앰프(273)의 단자들(DQ0q~DQm-1q)과 하위 데이터 단자들(DQ0~DQm-1) 사이에 결합되고, 제4 퓨즈 어레이(473)는 하위 입출력 센스 앰프(273)의 단자들(DQ0q~DQm-1q)과 제2 스위칭 회로(471) 사이에 결합될 수 있다. 정상 반도체 다이의 경우에는 제3 퓨즈 어레이(472)가 전기적으로 연결되고 제4 퓨즈 어레이(473)가 전기적으로 절단될 수 있다. 따라서 하위 입출력 센스 앰프(273)의 단자들(DQ0q~DQm-1q)은 하위 데이터 단자들(DQ0~DQm-1)과 전기적으로 연결될 수 있다. 반면에 불량 반도체 다이의 경우에는 제3 퓨즈 어레이(472)가 전기적으로 절단되고 제4 퓨즈 어레이(473)가 전기적으로 연결될 수 있다. 따라서 하위 입출력 센스 앰프(273)의 단자들(DQ0q~DQm-1q)은 제2 스위칭 회로(471)와 전기적으로 연결될 수 있다.

도 22는 본 발명의 실시예들에 따른 메모리 칩의 패키징 구조를 나타내는 도면이다.

도 22를 참조하면, 메모리 칩(10d)은 칩 입출력 패드(30) 및 기판(S)상에 순차적으로 적층된 반도체 다이들(100, 200)을 포함할 수 있다. 반도체 다이들(100, 200)의 다이 입출력 패드부들(130, 230)과 기판(S)의 칩 입출력 패드(30)는 본딩 와이어들(W1, W2)을 통하여 전기적으로 연결될 수 있다. 다른 실시예에서, 반도체 다이들(100, 200)의 다이 입출력 패드부들(130, 230)과 기판(S)의 칩 입출력 패드(30)는 수직 관통 비아(TSV: through-silicon via)들을 통하여 전기적으로 연결될 수 있다. 반도체 다이들(100, 200)과 기판(S) 사이에는 접착 부재(BL1, BL2)가 개재될 수 있다. 이와 같이 적층된 반도체 다이들(100, 200)은 밀봉 부재(M)를 이용하여 패키징될 수 있다. 기판(S)의 하면에는 외부 연결 부재(OB), 예컨대 도전성 범프가 형성될 수 있고, 반도체 다이들(100, 200이 외부 연결 부재(OB)를 통해 외부 장치와 연결될 수 있다.

도 23은 본 발명의 실시예들에 따른 메모리 모듈을 나타내는 도면이다.

도 23을 참조하면, 메모리 모듈(500)은 RDIMM(registered dual in-line memory module)으로 구현될 수 있고, 모듈 기판(520)에 실장되는 복수의 메모리 칩들(501~508) 및 버퍼 칩(550)을 포함할 수 있다.

복수의 메모리 칩들(501~508)은 데이터 버스(22)를 통하여 기입 모드에서 메모리 콘트롤러와 같은 외부 장치로부터 데이터(DQ)를 수신하거나 독출 모드에서 데이터(DQ)를 외부 장치로 전송할 수 있다.

버퍼 칩(550)은 제어 버스(21)를 통하여 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 수신하여 복수의 메모리 칩들(501~308)에 제공할 수 있다.

복수의 메모리 칩들(501~508)은 본 발명의 실시예들에 따라서 어드레스-리매핑된 복수의 반도체 다이들을 포함하는 메모리 칩을 1개 이상 포함할 수 있다. 예를 들어, 메모리 모듈(500)은 2개의 불량 반도체 다이들을 포함하는 메모리 칩(503), 3개의 불량 반도체 다이들을 포함하는 메모리 칩(505) 및/또는 4개의 불량 반도체 다이들을 포함하는 메모리 칩(508)을 포함할 수 있다. 다른 메모리 칩들(501, 502, 504, 506, 507)은 각각 1개의 정상 반도체 다이를 포함할 수 있다.

이와 같이, 본 발명의 실시예들에 따른 메모리 칩은 리페어가 불가능한 반도체 다이를 재활용함으로써 생산성을 향상시킬 수 있다. 나아가, 본 발명의 실시예들에 따른 메모리 칩은 복수의 불량 반도체 다이들을 적층하여 정상적인 반도체 다이의 전체 메모리 용량과 동일한 용량을 가지므로 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템의 사이즈를 증가시키지 않으면서도 생산성을 향상시킬 수 있다.

도 24는 본 발명의 실시예들에 따른 반도체 메모리 장치의 구조를 나타내는 도면이다.

도 24에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAn)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAn)은 슬레이브 칩인 것으로 가정한다. 슬레이브 칩들 중 일부는 전술한 본 발명의 실시예들에 따라서 어드레스-리매핑된 불량 반도체 다이들일 수 있으며, 복수의 불량 반도체 다이들이 하나의 슬레이브 칩으로서 동작할 수 있다.

다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제n 반도체 레이어(620)를 중심으로 하여 반도체 장치(600)의 구성 및 동작을 설명하면 다음과 같다.

제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스(ADDR)를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다.

또한 제1 반도체 레이어(610)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(Memory region)에 대한 액세스를 제어한다.

한편, 제n 반도체 레이어(620)는, 메모리 셀 어레이를 포함하는 메모리 영역(621)과 메모리 영역(621)의 데이터의 독출/기입을 위한 기타 주변 회로들, 예컨데 로우 디코더, 칼럼 디코더, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(622)을 구비할 수 있다.

도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치가 적용된 메모리 시스템을 나타내는 블록도이다.

도 25를 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 메모리 칩 또는 반도체 메모리 장치(730)를 포함할 수 있다. 반도체 메모리 장치(730)는 전술한 본 발명의 실시예들에 따라서 어드레스-리매핑된 불량 반도체 다이들을 포함할 수 있다. 또한, 각각의 반도체 메모리 장치(730)는 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 반도체 칩들은 적어도 하나의 마스터 칩(731)과 적어도 하나의 슬레이브 칩(732)을 포함할 수 있다. 서로 적층된 반도체 칩들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.

메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 복수의 단위 데이터들을 포함하는 데이터 블록(DTA), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다.

도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.

도 26을 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 휘발성 메모리 장치(930), 비휘발성 메모리 장치(940), 사용자 인터페이스(950) 및 파워 서플라이(960)를 포함한다. 실시예에 따라, 모바일 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

휘발성 메모리 장치(930)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 반도체 메모리 장치(930)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다.

비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.

휘발성 메모리 장치(930) 및/또는 비휘발성 메모리 장치(940)는 전술한 본 발명의 실시예들에 따른 어드레스-리매핑된 불량 반도체 다이들을 재활용하여 구현된 메모리 칩을 포함할 수 있다.

사용자 인터페이스(950)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(900)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 27은 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

도 27을 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 적어도 하나의 메모리 모듈(1140) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(1110)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 27에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 컨트롤러(1111)를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 컨트롤러(1111)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1111)와 메모리 모듈(1140) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1111)는 입출력 허브(1120) 내에 위치할 수 있다. 메모리 컨트롤러(1111)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.

메모리 모듈(1140)은 메모리 컨트롤러(1111)로부터 제공된 데이터를 저장하는 복수의 반도체 메모리 장치들 또는 메모리 칩들을 포함할 수 있다. 상기 메모리 칩들은 전술한 본 발명의 실시예들에 따른 어드레스-리매핑된 불량 반도체 다이들을 재활용하여 구현된 메모리 칩을 포함할 수 있다.

입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 27에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.

입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.

그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.

이상 전술한 바와 같이, 본 발명의 실시예들에 따른 메모리 칩은 리페어가 불가능한 반도체 다이를 재활용함으로써 생산성을 향상시킬 수 있다. 또한 본 발명의 실시예들에 따른 메모리 칩은 복수의 불량 반도체 다이들을 적층하여 정상적인 반도체 다이의 전체 메모리 용량과 동일한 용량을 가지므로 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템의 사이즈를 증가시키지 않으면서도 생산성을 향상시킬 수 있다.

본 발명은 메모리 칩 및 이를 포함하는 임의의 장치 및 시스템에 유용하게 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

10: 메모리 칩
100, 200: 반도체 다이
30: 칩 입출력 패드부
130, 230: 다이 입출력 패드부
300, 400: 변환 블록

Claims (10)

1. 외부 장치와 연결되는 복수의 입출력 핀들을 포함하는 칩 입출력 패드부; 및
   상기 칩 입출력 패드부에 공통으로 연결되고 동일한 전체 메모리 용량을 각각 갖는 복수의 반도체 다이(semiconductor die)들을 포함하고,
   상기 반도체 다이들의 각각은,
   상기 칩 입출력 패드부의 입출력 핀들과 각각 연결되는 복수의 입출력 단자들을 포함하는 다이 입출력 패드부;
   상기 전체 메모리 용량의 일부에 해당하는 활성화 영역과 상기 전체 메모리 용량의 나머지 일부에 해당하는 비활성화 영역을 포함하는 메모리 영역; 및
   상기 비활성화 영역을 제외한 상기 활성화 영역만을 상기 다이 입출력 패드부와 연결하는 변환 블록을 포함하고,
   상기 반도체 다이들은 상하로 적층되고 함께 패키징되는 제1 반도체 다이 및 제2 반도체 다이를 포함하고,
   상기 제1 반도체 다이의 상기 활성화 영역 및 상기 제2 반도체 다이의 활성화 영역의 각각은 최상위 어드레스 비트 신호의 논리 하이 레벨에 상응하는 제1 영역 및 상기 최상위 어드레스 비트 신호의 논리 로우 레벨에 상응하는 제2 영역 중 하나이고,
   상기 변환 블록은,
   메모리 칩이 패키징 되기 전에 상기 활성화 영역의 위치에 기초하여 프로그램되는 복수의 퓨즈들; 및
   상기 퓨즈들의 퓨즈 설정을 통하여 상기 칩 입출력 패드부 및 상기 다이 입출력 패드부를 통하여 수신되는 칩 선택 신호 및 상기 최상위 어드레스 비트 신호를 상기 활성화 영역에 상응하는 내부 칩 선택 신호 및 내부 최상위 어드레스 비트 신호로 리매핑하는 어드레스 변환 블록을 포함하는 메모리 칩.
2. 삭제
3. 제1 항에 있어서,
   상기 반도체 다이들의 활성화 영역들의 메모리 용량들의 총합은 상기 전체 메모리 용량과 동일한 것을 특징으로 하는 메모리 칩.
4. 삭제
5. 삭제
6. 삭제
7. 외부 장치와 연결되는 복수의 입출력 핀들을 포함하는 칩 입출력 패드부; 및
   상기 칩 입출력 패드부에 공통으로 연결되고 동일한 전체 메모리 용량을 각각 갖는 복수의 반도체 다이(semiconductor die)들을 포함하고,
   상기 반도체 다이들의 각각은,
   상기 칩 입출력 패드부의 입출력 핀들과 각각 연결되는 복수의 입출력 단자들을 포함하는 다이 입출력 패드부;
   상기 전체 메모리 용량의 일부에 해당하는 활성화 영역과 상기 전체 메모리 용량의 나머지 일부에 해당하는 비활성화 영역을 포함하는 메모리 영역; 및
   상기 비활성화 영역을 제외한 상기 활성화 영역만을 상기 다이 입출력 패드부와 연결하는 변환 블록을 포함하는 포함하고,
   상기 반도체 다이들은 상하로 적층되고 함께 패키징되는 제1 반도체 다이 및 제2 반도체 다이를 포함하고,
   상기 제1 반도체 다이의 상기 활성화 영역 및 상기 제2 반도체 다이의 활성화 영역의 각각은 하위 입출력 센스 앰프에 상응하는 제1 영역 및 상위 입출력 센스 앰프에 상응하는 제2 영역 중 하나이고,
   상기 변환 블록은,
   메모리 칩이 패키징 되기 전에 상기 활성화 영역의 위치에 기초하여 프로그램되는 복수의 퓨즈들; 및
   상기 퓨즈들의 퓨즈 설정을 통하여 상기 하위 입출력 센스 앰프 및 상기 상위 입출력 센스 앰프 중에서 상기 활성화 영역에 상응하는 하나의 입출력 센스 앰프와 상기 다이 입출력 패드에 포함된 하위 데이터 단자들 및 상위 데이터 단자들 중 하나를 연결하는 데이터 경로 변환 블록을 포함하는 것을 특징으로 하는 메모리 칩.
8. 삭제
9. 제7 항에 있어서,
   상기 메모리 영역은 복수의 메모리 뱅크들을 포함하고, 각각의 메모리 뱅크는 하위 입출력 센스 앰프에 상응하는 하위 서브 메모리 뱅크 및 상위 입출력 센스 앰프에 상응하는 상위 서브 메모리 뱅크로 분할되는 스플릿 뱅크 구조를 갖고,
   상기 제1 반도체 다이의 상기 활성화 영역 및 상기 제2 반도체 다이의 활성화 영역의 각각은 상기 하위 서브 메모리 뱅크들 및 상기 상위 서브 메모리 뱅크들의 절반에 상응하는 것을 특징으로 하는 메모리 칩.
10. 모듈 기판; 및
    상기 모듈 기판에 집적된 복수의 메모리 칩들을 포함하고,
    상기 메모리 칩들 중 적어도 하나는,
    외부 장치와 연결되는 복수의 입출력 핀들을 포함하는 칩 입출력 패드부; 및
    상기 칩 입출력 패드부에 공통으로 연결되고 동일한 전체 메모리 용량을 각각 갖는 복수의 반도체 다이(semiconductor die)들을 포함하고,
    상기 반도체 다이들의 각각은,
    상기 칩 입출력 패드부의 입출력 핀들과 각각 연결되는 복수의 입출력 단자들을 포함하는 다이 입출력 패드부;
    상기 전체 메모리 용량의 일부에 해당하는 활성화 영역과 상기 전체 메모리 용량의 나머지 일부에 해당하는 비활성화 영역을 포함하는 메모리 영역; 및
    상기 비활성화 영역을 제외한 상기 활성화 영역만을 상기 다이 입출력 패드부와 연결하는 변환 블록을 포함하고,
    상기 반도체 다이들은 상하로 적층되고 함께 패키징되는 제1 반도체 다이 및 제2 반도체 다이를 포함하고,
    상기 제1 반도체 다이의 상기 활성화 영역 및 상기 제2 반도체 다이의 활성화 영역의 각각은 최상위 어드레스 비트 신호의 논리 하이 레벨에 상응하는 제1 영역 및 상기 최상위 어드레스 비트 신호의 논리 로우 레벨에 상응하는 제2 영역 중 하나이고,
    상기 변환 블록은,
    상기 메모리 칩이 패키징 되기 전에 상기 활성화 영역의 위치에 기초하여 프로그램되는 복수의 퓨즈들; 및
    상기 퓨즈들의 퓨즈 설정을 통하여 상기 칩 입출력 패드부 및 상기 다이 입출력 패드부를 통하여 수신되는 칩 선택 신호 및 상기 최상위 어드레스 비트 신호를 상기 활성화 영역에 상응하는 내부 칩 선택 신호 및 내부 최상위 어드레스 비트 신호로 리매핑하는 어드레스 변환 블록을 포함하는 메모리 모듈.

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