KR20160031631A

KR20160031631A - 반도체 메모리 장치의 리던던시 영역 테스트 방법

Info

Publication number: KR20160031631A
Application number: KR1020140121180A
Authority: KR
Inventors: 권범준
Original assignee: 삼성전자주식회사
Priority date: 2014-09-12
Filing date: 2014-09-12
Publication date: 2016-03-23
Also published as: US20160078964A1

Abstract

반도체 메모리 장치의 리던던시 영역 테스트 방법이 개시된다. 개시된 리던던시 영역 테스트 방법은, 노말 메모리 셀들을 구제하기 위한 스페어 메모리 셀들이 배치된 리던던시 영역을 선택하는 리던던시 어드레스를 수신하고, 상기 리던던시 어드레스를 리페어 사용정보에 근거하여 체크함에 의해 상기 리던던시 영역이 실제로 리페어된 영역인지를 판정하는 단계를 포함한다. 또한, 상기 리던던시 영역이 실제로 리페어된 영역인 경우에 상기 리던던시 영역을 인에이블하고, 상기 인에이블된 상기 리던던시 영역으로부터 리드되는 데이터를 출력하여 리던던시 영역 테스트가 실용적으로 수행되도록 함에 의해, 테스트 소요시간이 단축되고 오버킬 문제가 해소된다.

Description

반도체 메모리 장치의 리던던시 영역 테스트 방법{METHOD FOR TESTING REDUNDANCY AREA IN SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치의 테스트에 관한 것으로, 보다 구체적으로 리던던시 영역 테스트 방법에 관한 것이다.

프로세서를 가지는 데이터 처리 시스템은 다이나믹 랜덤 억세스 메모리(이하 DRAM)등과 같은 메인 메모리를 작업용 메모리로서 활용할 수 있다.

복수의 DRAM을 기판에 탑재한 DRAM 모듈은 프로세서로부터 요청을 받아 메모리 컨트롤 동작을 수행하는 메모리 컨트롤러에 의해 제어될 수 있다.

DRAM은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 메모리 셀을 복수로 구비한다. 임의의 한 메모리 셀이 저장된 데이터를 제대로 유지하기 어렵게 되는 경우에 그 메모리 셀은 결함 메모리 셀이 된다.

DRAM의 제조 과정에서 결함 메모리 셀은 리던던시 영역 내에 배치되어 있는 스페어 메모리 셀로 리페어된다. 리페어의 단위는 다양하게 셀 대 셀, 로우 대 로우, 컬럼 대 컬럼, 블록 대 블록 단위로 될 수 있다.

리던던시 영역은 단위 메모리 블록인 메인 어레이 영역의 에지부분에 주로 배치되므로 더미 어레이 영역과 브릿지 불량이 존재할 확률이 있다. 따라서, 그러한 브릿지 불량 및 스페어 메모리 셀들의 불량을 스크리닝하기 위해 리던던시 영역에 대한 테스트가 수행될 수 있다.

리던던시 영역의 테스트 시에 리던던시 영역의 모든 행들이나 리던던시 영역의 모든 컬럼들이 활성화되므로 오버킬 문제가 발생된다. 예를 들어, 12개의 리던던시 행들 중에서 실제로 리페어된 리던던시 행들의 수가 2개라고 하면, 2개의 리던던시 행이 테스트 대상이 된다. 그러나, 2개의 리던던시 행들만을 인에이블 하지 못하여 12개의 리던던시 행들 모두를 테스트하여야 한다. 따라서, 10개의 리던던시 행들이 리던던시 영역 테스트에 쓸모없이 추가적으로 참여하게 되는 오버킬 문제가 초래된다.

상기한 바와 같은 오버킬 문제를 해결하기 위해 리페어된 리던던시 영역만이 인이에블되도록 하고자 메인 어레이 영역 모두를 테스트하는 테스트 방법이 있다. 메인 어레이 영역의 모든 행이나 모든 컬럼을 테스트하면 메인 어레이 영역의 행이나 컬럼을 대신하여 리페어된 리던던시 영역만이 테스트될 수 있기 때문이다. 그러나 이 경우에도 메인 어레이 영역의 수 많은 노말 행들이나 노말 컬럼들이 테스트에 추가적으로 참여하게 되는 오버킬 문제가 초래되며, 또한 테스트 소요 시간이 증가되는 문제가 있다.

본 발명이 해결하고자 하는 기술적 과제는, 리던던시 영역 중 실제로 리페어된 리던던시 영역만을 테스트할 수 있는 반도체 메모리 장치의 리던던시 영역 테스트 방법을 제공함에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 반도체 메모리 장치의 리던던시 영역 테스트 방법은,

노말 메모리 셀들을 구제하기 위한 스페어 메모리 셀들이 배치된 리던던시 영역을 선택하는 리던던시 어드레스를 수신하고;

상기 리던던시 어드레스를 리페어 사용정보에 근거하여 체크함에 의해 상기 리던던시 영역이 실제로 리페어된 영역인지를 판정하고;

상기 리던던시 영역이 실제로 리페어된 영역인 경우에 상기 리던던시 영역을 인에이블하고;

상기 인에이블된 상기 리던던시 영역으로부터 리드되는 데이터를 출력하여 리던던시 영역 테스트가 실용적으로 수행되도록 한다.

본 발명의 실시 예에 따라, 상기 리페어 사용정보는 퓨즈박스 회로내의 마스터 퓨즈 블로잉 정보일 수 있다.

본 발명의 실시 예에 따라, 상기 마스터 퓨즈는 안티 퓨즈일 수 있다.

본 발명의 실시 예에 따라, 상기 리페어 사용정보는 마스터 퓨즈 절단 정보일 수 있다.

본 발명의 실시 예에 따라, 상기 리던던시 어드레스가 리던던시 로우 어드레스인 경우에 상기 리페어 사용정보는 리페어 로우 사용정보일 수 있다.

본 발명의 실시 예에 따라, 상기 리던던시 어드레스가 리던던시 컬럼 어드레스인 경우에 상기 리페어 사용정보는 리페어 컬럼 사용정보일 수 있다.

본 발명의 실시 예에 따라, 상기 리던던시 영역이 인에이블될 때, 상기 노말 메모리 셀들이 배치된 메인 어레이 영역은 디세이블될 수 있다.

본 발명의 실시 예에 따라, 상기 리던던시 영역이 인에이블될 때, 상기 리던던시 영역 내에서 실제로 리페어되지 않은 리던던시 행은 디세이블될 수 있다.

본 발명의 실시 예에 따라, 상기 리던던시 영역이 인에이블될 때, 상기 리던던시 영역 내에서 실제로 리페어되지 않은 리던던시 컬럼은 디세이블될 수 있다.

본 발명의 실시 예에 따라, 상기 인에이블된 상기 리던던시 영역으로부터 데이터가 출력될 때, 디세이블된 상기 리던던시 영역에 대한 출력 데이터를 올 패스 데이터로서 출력하기 위한 단계를 더 구비할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 메모리 장치의 리던던시 영역 테스트 방법은,

리던던시 영역의 행을 선택하는 리던던시 로우 어드레스를 수신하고;

상기 리던던시 로우 어드레스를 리페어 로우 사용정보에 근거하여 체크함에 의해 상기 리던던시 영역의 행이 실제로 리페어된 행인지를 판정하고;

상기 리던던시 영역의 행이 실제로 리페어된 행인 경우에 상기 리던던시 영역의 행을 인에이블하고;

상기 인에이블된 상기 리던던시 영역의 행을 통해 리드되는 스페어 메모리 셀 데이터를 출력하여 리던던시 영역 테스트가 실용적으로 수행되도록 한다.

본 발명의 실시 예에 따라, 상기 리던던시 로우 어드레스를 수신 시, 테스트 장치로부터 수신되는 테스트 모드레지스터 셋 신호에 의해 모드레지스터 테스트 리던던시 로우 신호가 생성될 수 있다.

본 발명의 실시 예에 따라, 상기 리페어 로우 사용정보는 퓨즈박스 회로내에서 안티퓨즈로 구성된 마스터 퓨즈의 퓨징 정보일 수 있다.

본 발명의 실시 예에 따라, 상기 리던던시 영역의 행이 인에이블될 때, 상기 리던던시 영역의 행들 중에서 실제로 리페어되지 않은 리던던시 행들은 모두 디세이블될 수 있다.

본 발명의 실시 예에 따라, 상기 인에이블된 상기 리던던시 영역의 행으로부터 데이터가 출력될 때, 디세이블된 상기 리던던시 영역의 행들에 대한 출력 데이터를 올 패스 데이터로서 출력하기 위한 단계를 더 구비할 수 있다.

리던던시 영역의 열을 선택하는 리던던시 컬럼 어드레스를 수신하고;

상기 리던던시 컬럼 어드레스를 리페어 컬럼 사용정보에 근거하여 체크함에 의해 상기 리던던시 영역의 컬럼이 실제로 리페어된 컬럼인지를 판정하고;

상기 리던던시 영역의 컬럼이 실제로 리페어된 컬럼인 경우에 상기 리던던시 영역의 컬럼을 인에이블하고;

상기 인에이블된 상기 리던던시 영역의 컬럼을 통해 리드되는 스페어 메모리 셀 데이터를 출력하여 리던던시 영역 테스트가 실용적으로 수행되도록 한다.

본 발명의 실시 예에 따라, 상기 리던던시 컬럼 어드레스가 수신될 때, 테스트 장치로부터 수신되는 테스트 모드레지스터 셋 신호에 의해 모드레지스터 테스트 리던던시 컬럼 신호가 생성될 수 있다.

본 발명의 실시 예에 따라, 상기 리페어 컬럼 사용정보는 퓨즈박스 회로내에서 리던던시 컬럼 사용에 대한 정보를 저장하고 있는 마스터 퓨즈의 럽쳐링 정보일 수 있다.

본 발명의 실시 예에 따라, 상기 리던던시 영역의 컬럼이 인에이블될 때, 상기 리던던시 영역의 컬럼들 중에서 실제로 리페어되지 않은 리던던시 컬럼들은 모두 디세이블될 수 있다.

본 발명의 실시 예에 따라, 상기 인에이블된 상기 리던던시 영역의 컬럼으로부터 데이터가 출력될 때, 디세이블된 상기 리던던시 영역의 컬럼들에 대한 출력 데이터를 올 패스 데이터로서 출력하기 위한 단계를 더 구비할 수 있다.

본 발명의 실시 예에 따르면, 리던던시 영역 중 실제로 리페어된 리던던시 영역만이 테스트되므로 테스트 소요 시간이 단축된다. 또한, 리던던시 영역 모두를 테스트하는 경우나 리페어된 리던던시 영역만을 인이에블하기 위해 메인 어레이 영역 모두를 테스트하는 경우에 발생되던 오버 킬 문제가 제거된다.

도 1은 본 발명에 적용되는 메모리 블록의 예시적 영역 배치도이다.
도 2는 본 발명에 따른 반도체 메모리 장치의 블록도이다.
도 3은 도 2중 컨트롤 회로의 일부를 보여주는 구체 블록도이다.
도 4는 도 2중 센스앰프 및 I/O 게이트에 적용가능한 테스트 리드 신호 발생기의 블록도이다.
도 5는 도 2의 동작에 따라 리페어된 리던던시 영역의 행들을 인에이블하는 동작을 설명하기 위한 도면이다.
도 6은 본 발명에 따른 테스트 동작의 연결 구성을 설명하기 위한 도면이다.
도 7은 본 발명에 따른 리던던시 영역 테스트 방법의 플로우챠트이다.
도 8은 도 3에 인가되는 리페어 사용정보를 생성하는 예시적 마스터 퓨즈 회로도이다.
도 9는 도 2중 I/O 회로에 적용가능한 논리 게이팅 회로도이다.
도 10은 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 11은 퍼스널 컴퓨터에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 12는 반도체 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 13은 메모리 모듈에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 14는 옵티컬 링크드 반도체 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 15는 멀티채널 반도체 메모리 장치에 적용된 본 발명의 응용 예를 도시한 블록도이다.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM에 대한 기본적 데이터 억세스 동작, 리페어 동작, 테스트 동작, 그리고 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.

도 1은 본 발명에 적용되는 메모리 블록의 예시적 영역 배치도이다.

DRAM 등과 같은 반도체 메모리 장치의 메모리 셀 어레이는 복수의 메모리 뱅크들로 나뉘어지고, 각각의 메모리 뱅크는 복수의 메모리 블록들로 이루어질 수 있다. 도 1에서는 메모리 셀 어레이 내에서의 하나의 메모리 블록을 예시적으로 도시하고 있다.

도면을 참조하면, 메모리 블록은 데이터를 저장하기 위한 노말 메모리 셀들이 배치되는 메인 어레이 영역(122), 노말 메모리 셀들의 정상적인 동작을 보장하기 위해 더미 메모리 셀들이 배치되는 더미 어레이 영역들(128,129), 및 노말 메모리 셀들의 결함을 구제하기 위한 스페어 메모리 셀들이 배치되는 리던던시 영역(124)을 포함할 수 있다. 도 1에서는 리던던시 영역(124)이 메인 어레이 영역(122)과 더미 어레이 영역(129)사이에 배치된 것으로 되어 있으나, 이에 한정됨이 없이 다른 형태로 배치될 수 있다.

한편, 노말 메모리 셀들과 스페어 메모리 셀들은 서로 동일한 사이즈와 형태를 가진다. 하나의 DRAM 메모리 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어질 수 있다.

도 2는 본 발명에 따른 반도체 메모리 장치의 블록도이다.

도면을 참조하면, 도 1의 메모리 블록을 복수로 가지는 메모리 셀 어레이(120)가 로우 디코더(110)와 컬럼 디코더(112)에 연결된 것이 보여진다.

반도체 메모리 장치는, 커멘드 디코더(102), 어드레스 디코더(104), 퓨즈 박스회로(106), 컨트롤 회로(108), 로우 디코더(110), 컬럼 디코더(112), 센스앰프 및 I/O 게이트(114), I/O 회로(116), 및 메모리 셀 어레이(120)를 포함할 수 있다.

커멘드 디코더(102)는 반도체 메모리 장치의 리던던시 영역의 테스트 시에 인가되는 테스트 모드 레지스터 셋(TMRS)에 응답하여 리던던시 행 테스트 신호(PMRTR)를 생성할 수 있다. 한편, 커멘드 디코더(102)는 테스트 모드 레지스터 셋(TMRS)에 응답하여 리던던시 열 테스트 신호(PMRTC)를 생성할 수 있다. 상기 커멘드 디코더(102)는 테스트 모드가 아닌 노말 억세스 동작 시에는 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 라이트 인에이블 신호, 및 칩 선택 신호 등과 같은 신호들을 디코딩하여 커멘드 신호를 생성한다. 한편, 로우 단위의 리페어로 설정된 경우에는 상기 테스트 모드 레지스터 셋(TMRS)에 응답하여 리던던시 행 테스트 신호(PMRTR)를 생성한다.

어드레스 디코더(104)는 테스트 장치나 메모리 컨트롤러로부터 인가되는 어드레스(ADD)를 디코딩하여 디코딩 어드레스(DADD)를 생성한다.

퓨즈 박스회로(106)는 안티 퓨즈 등과 같이 전류 블로잉에 의해 프로그램 가능한 소자들로 구성되어 결함 어드레스를 저장할 수 있는 스토리지이다.

컨트롤 회로(108)는 노말 메모리 셀들을 구제하기 위한 스페어 메모리 셀들이 배치된 리던던시 영역을 선택하는 리던던시 어드레스가 수신될 시에, 리던던시 어드레스를 리페어 사용정보에 근거하여 체크한다. 즉, 컨트롤 회로(108)는 리던던시 영역이 실제로 리페어된 영역인지를 판정하는 기능을 갖는 회로이다.

로우 디코더(110)는 로우 어드레스를 디코딩하여 선택된 워드라인을 인에이블한다. 로우 디코더(110)는 리던던시 영역이 실제로 리페어된 영역일 때, 리페어 인에이블 로우 신호(RENR)에 응답하여 스페어 워드라인을 인에이블한다. 즉, 이 때, 인에이블되는 스페어 워드라인은 노말 워드라인을 대신하여 실제로 리페어된 워드라인이다.

컬럼 디코더(112)는 컬럼 어드레스를 디코딩하여 선택된 컬럼라인을 인에이블한다. 컬럼 디코더(112)는 리던던시 영역이 실제로 리페어된 영역일 때, 리페어 인에이블 컬럼 신호(RENC)에 응답하여 스페어 컬럼라인을 인에이블한다. 즉, 이 때, 인에이블되는 스페어 컬럼라인은 노말 컬럼라인을 대신하여 실제로 리페어된 컬럼라인이다.

센스앰프 및 I/O 게이트(114)는 메모리 셀로부터 리드되는 데이터를 증폭하고 입출력라인으로 제공하며, 수신되는 라이트 데이터를 선택된 메모리 셀로 인가하는 역할을 한다.

I/O 회로(116)는 리드 데이터를 장치 외부로 출력하고, 라이트 데이터를 센스앰프 및 I/O 게이트(114)로 제공한다.

도 2에서는 리던던시 스키마(scheme)의 다양화에 따라, 메모리 셀 어레이(120)내에 도 1과 같은 로우 리던던시 영역(124)이외에도 컬럼 리던던시 영역(126)이 더 도시되어 있다. 즉, 결함 메모리 셀들이 발생될 시에 리페어가 행 단위로 수행되면, 메모리 억세스 동작에서 결함 워드라인 대신에 스페어 워드라인이 인에이블된다. 한편, 결함 메모리 셀들이 발생될 시에 리페어가 컬럼 단위로 수행되면, 메모리 억세스 동작에서 결함 컬럼라인 대신에 스페어 컬럼라인이 인에이블된다. 여기서 컬럼라인은 컬럼 선택 신호에 응답하여 비트라인과의 연결을 수행하는 컬럼 선택 게이트의 개별 구동 라인을 가리킬 수 있다.

로우 또는 컬럼 리던던시 영역들(124,126)의 스페어 메모리 셀들 및 스페어 로우 또는 컬럼 라인들은 도 1을 통해서도 설명된 바와 같이 메모리 블록의 에지부분에 주로 배치된다. 따라서, 도 1에서 도시된 더미 어레이 영역(129)과 브릿지 불량이 존재할 수 있다. 그리고, 리페어된 스페어 메모리 셀들이 결함을 가진 경우에 노말 메모리 셀들로서 기능할 수 없다. 그러한 브릿지 불량 및 스페어 메모리 셀들의 불량을 스크리닝하기 위해 리던던시 영역에 대한 테스트가 테스트 장비를 통해 수행된다.

12개의 리던던시 행들 중에서 실제로 리페어된 리던던시 행들의 수가 2개라고 하면, 2개의 리던던시 행이 테스트 대상이 될 필요가 있다. 그러나, 컨벤셔날 기술에서는 2개의 리던던시 행들만을 별도로 인에이블 하기 어려워, 12개의 리던던시 행들 모두를 테스트하였다. 따라서, 10개의 리던던시 행들이 리던던시 영역 테스트에 쓸모없이 추가적으로 참여하게 되어 오버킬(over kill) 문제가 초래된다.

한편, 위와 같은 리던던시 행들에 대한 오버킬 문제를 해소하기 위한 대책으로서, 리페어된 리던던시 영역만을 테스트하고자 메인 어레이 영역 모두를 인에이블하는 테스트 방법이 있다. 메인 어레이 영역의 모든 행이나 모든 컬럼을 테스트하면 메인 어레이 영역의 행이나 컬럼을 대신하여 리페어된 리던던시 영역만이 테스트되기 때문이다. 그러나 이러한 방법은 메인 어레이 영역내의 수 많은 노말 행들이나 노말 컬럼들이 테스트에 추가적으로 참여하게 되는 오버킬 문제가 초래되며, 테스트 소요 시간도 또한 증가된다.

따라서, 본 발명의 실시 예에서의 리던던시 영역 테스트에서는 상기 컨트롤 회로(108)가 리던던시 영역이 실제로 리페어된 영역인지를 판정한다.

즉, 상기 컨트롤 회로(108)는 노말 메모리 셀들을 구제하기 위한 스페어 메모리 셀들이 배치된 리던던시 영역을 선택하는 리던던시 어드레스가 수신될 시에, 리던던시 어드레스를 리페어 사용정보에 근거하여 체크한다. 여기서, 리페어 사용정보는 퓨즈박스 회로(106)내의 마스터 퓨즈 블로잉 정보(RPI)일 수 있다. 상기 마스터 퓨즈 블로잉 정보(RPI)는 리던던시 인에이블 신호(RED)가 인가될 때 퓨즈박스 회로(106)로부터 제공되는 신호이다. 상기 리던던시 어드레스가 리던던시 로우 어드레스인 경우에 리던던시 로우 어드레스는 리던던시 영역의 모든 스페어 워드라인들을 선택할 수 있는 어드레스이다. 이러한 리던던시 로우 어드레스는 테스터로부터 제공될 수 있다. 결국, 상기 컨트롤 회로(108)는 리던던시 로우 어드레스를 리페어 사용정보에 근거하여 체크함에 의해 스페어 워드라인이 실제로 리페어 수행된 스페어 워드라인인지를 판단한다.

컨트롤 회로(108)는 리던던시 영역이 실제로 리페어된 영역이라고 판단한 경우에 실제로 리페어된 리던던시 영역이 인에이블되도록 하기 위한 리페어 인에이블 로우 신호(RENR)를 로우 디코더(110)로 인가한다. 로우 디코더(110)는 리던던시 로우 테스트 동작에서 상기 리페어 인에이블 로우 신호(RENR)를 수신 시에 로우 리던던시 영역(124)의 리페어된 스페어 워드라인을 인에이블한다. 결국, 로우 리던던시 테스트 시에는 로우 리던던시 영역(124)내의 모든 스페어 워드라인들이 인에이블되는 것이 아니라, 실제로 리페어된 스페어 워드라인 만이 인에이블된다. 상기 인에이블된 상기 리던던시 영역으로부터 데이터가 얻어지므로, 리던던시 영역 테스트가 실용적으로 수행된다.

즉, 위와 같은 경우에 12개의 리던던시 행들 중 실제로 리페어된 2개의 리던던시 행들만이 테스트되고, 나머지 10개의 리던던시 행들은 테스트에 참여하지 않는다. 그러므로, 오버킬 문제가 해소되고 테스트 소요시간이 단축된다.

한편, 보다 구체적인 인에이블 동작 및 실제로 리페어된 스페어 컬럼라인을 구동하는 것은 예시는 후술되는 도면을 참조로 설명될 것이다.

도 3은 도 2중 컨트롤 회로의 일부를 보여주는 구체 블록도이다.

도 3을 참조하면, 컨트롤 회로(108)는 노말 패쓰(path)제어기(310), 리던던시 패쓰 제어기(312), 및 리페어 리던던시 인에이블 회로(314)를 포함한다.

리던던시 행 테스트 신호(PMRTR)가 수신될 때 노말 패쓰 제어기(310)는 노말 로우 어드레스 디세이블 신호(NADR)를 생성한다. 이에 따라 메모리 셀 어레이(120)내의 모든 노말 워드라인들은 디세이블된다. 한편, 노말 패쓰 제어기(310)는 리던던시 컬럼 테스트 신호(PMRTC)가 수신될 때 노말 컬럼 어드레스 디세이블 신호(NADC)를 생성한다. 이에 따라 메모리 셀 어레이(120)내의 모든 노말 컬럼라인들은 디세이블된다.

리던던시 패쓰 제어기(312)는 리던던시 행 테스트 신호(PMRTR)가 수신될 때 리던던시 로우 어드레스 인에이블 신호를 생성한다. 여기서, 리던던시 로우 어드레스 인에이블 신호는 로우 디코더(110)로 인가됨이 없이 리페어 리던던시 인에이블 회로(314)로 인가된다. 한편, 리던던시 패쓰 제어기(312)는 리던던시 컬럼 테스트 신호(PMRTC)가 수신될 때 리던던시 컬럼 어드레스 인에이블 신호를 생성한다. 여기서, 리던던시 컬럼 어드레스 인에이블 신호는 컬럼 디코더(112)로 인가됨이 없이 리페어 리던던시 인에이블 회로(314)로 인가된다.

리페어 리던던시 인에이블 회로(314)는 로우 어드레스 인에이블 신호가 활성화되는 경우에 리던던시 영역의 행을 선택하는 리던던시 로우 어드레스(RADD)를 리페어 사용정보와 게이팅하여 앤드(AND)응답을 생성한다. 즉, 퓨즈박스 회로(106)내의 마스터 퓨즈 블로잉 정보(RPI)가 실제로 리페어된 스페어 워드라인임을 가리킬 경우에 리던던시 로우 어드레스(RADD)는 유효한 것으로 된다. 결국, 퓨즈 프로그램 동작에서 결함 노말 워드라인이 스페어 워드라인으로 리페어되면 그에 대응되는 마스터 퓨즈가 블로잉된다. 그러므로 마스터 퓨즈의 블로잉 유무 정보를 테스트 시에 이용하면 리던던시 영역 테스트 시에 실제로 리페어된 스페어 워드라인만을 인에이블 시킬 수 있는 것이다.

마스터 퓨즈는 일반적으로 고전류에 의해 럽쳐링되는 안티 퓨즈로 이루어질 수 있다.

리페어 리던던시 인에이블 회로(314)의 상기 앤드 응답은 리페어 인에이블 로우 신호(RENR)가 된다. 상기 리페어 인에이블 로우 신호(RENR)는 로우 디코더(110)로 인가되어 로우 리던던시 테스트 시에 로우 리던던시 영역(124)내의 스페어 워드라인들 중에서 실제로 리페어된 스페어 워드라인 만이 인에이블되도록 한다.

한편, 리페어 리던던시 인에이블 회로(314)는 컬럼 어드레스 인에이블 신호가 활성화되는 경우에 리던던시 영역의 컬럼을 선택하는 리던던시 컬럼 어드레스(CADD)를 리페어 사용정보와 게이팅하여 앤드(AND)응답을 생성한다. 즉, 퓨즈박스 회로(106)내의 마스터 퓨즈 블로잉 정보(RPI)가 실제로 리페어된 스페어 컬럼 라인임을 가리킬 경우에 리던던시 컬럼 어드레스(CADD)는 유효한 것으로 된다. 결국, 퓨즈 프로그램 동작에서 결함 노말 컬럼라인이 스페어 컬럼 라인으로 리페어되면 그에 대응되는 마스터 퓨즈가 블로잉된다. 그러므로 마스터 퓨즈의 블로잉 유무 정보를 테스트 시에 이용하면 리던던시 영역 테스트 시에 실제로 리페어된 스페어 컬럼 라인만을 인에이블 시킬 수 있는 것이다.

리페어 리던던시 인에이블 회로(314)의 상기 앤드 응답은 리페어 인에이블 컬럼 신호(RENC)가 된다. 상기 리페어 인에이블 컬럼 신호(RENC)는 컬럼 디코더(112)로 인가되어 컬럼 리던던시 테스트 시에 컬럼 리던던시 영역(126)내의 스페어 컬럼라인들 중에서 실제로 리페어된 스페어 컬럼라인 만이 인에이블되도록 한다.

도 4는 도 2중 센스앰프 및 I/O 게이트에 적용가능한 테스트 리드 신호 발생기의 블록도이다.

도 4를 참조하면, 테스트 리드 신호 발생기(414)는 리던던시 테스트를 위한 리드 동작 시 인에이블되지 않은 스페어 워드라인들이나 스페어 컬럼라인들로부터 출력되는 리드 데이터를 무조건적으로 패스(pass)할 것을 나타내는 테스트 리드 신호(RDCS)를 생성한다. 즉, 상기 테스트 리드 신호(RDCS)는 리드 돈캐어(don't care) 신호인 셈이다.

상기 테스트 리드 신호 발생기(414)는 리던던시 행 테스트 신호(PMRTR), 리던던시 로우 어드레스(RADD), 및 인버터(412)를 통해 반전된 상기 마스터 퓨즈 블로잉 정보(RPI)를 게이팅하여 앤드 응답을 생성한다. 상기 앤드 응답은 리드 돈캐어 신호를 의미한 상기 테스트 리드 신호(RDCS)가 된다.

테스트 리드 신호 발생기(414)는 도 2내에서 센스앰프 및 I/O 게이트(114)에 적용가능한 것으로 설명되었지만 이에 한정되는 것은 아니다. 예를 들어, 상기 테스트 리드 신호 발생기(414)는 상기 컨트롤 회로(108)나 상기 I/O 회로(116)내에도 설치될 수 있다.

도 5는 도 2의 동작에 따라 리페어된 리던던시 영역의 행들을 인에이블하는 동작을 설명하기 위한 도면이다.

도 5를 참조하면, 메모리 셀 어레이(120)은 노말 메모리 셀들이 배치되는 메인 어레이 영역(122)과 노말 메모리 셀들의 결함을 구제하기 위한 스페어 메모리 셀들이 배치되는 리던던시 영역(124)을 포함할 수 있다. 도 5에서는 설명의 편의 상 도 1에서와 같은 더미 어레이 영역들(128,129)이 생략되어 있다. 또한, 도면에서는 로우 리던던시 테스트의 설명을 위해 로우 리던던시 영역(124)내의 스페어 워드라인들(SWL1-SWLn)이 도시되어 있다.

메인 어레이 영역(122)내에 배치된 복수개의 노말 워드라인들 중에서 2개의 노말 워드라인들(NWL3,NWLn-2)이 2개의 스페어 워드라인들(SWL2, SWLn-1)로 화살부호들 AR1,AR2을 통해 나타낸 바와 같이 리페어된 경우라고 가정하면, 리던던시 영역 테스트 시에 2개의 스페어 워드라인들(SWL2, SWLn-1)만이 상기 리페어 인에이블 로우 신호들(RENR-1, RENR-2)에 의해 인에이블 된다. 즉, 로우 리던던시 영역(124)내의 스페어 워드라인들(SWL1-SWLn)이 모두 인에이블됨이 없이 오직 2개의 스페어 워드라인들(SWL2, SWLn-1)만이 인에이블된다. 그러므로, 오버킬 문제가 해소되고 테스트 타임이 단축된다.

도 6은 본 발명에 따른 테스트 동작의 연결 구성을 설명하기 위한 도면이다.

도 6을 참조하면, 도 2에서와 같은 반도체 메모리 장치는 하나의 DRAM(100)으로 나타낼 수 있다. 복수의 DRAMs(100-1,100-n)은 하나의 테스트 장비(200)와 연결될 수 있다. 상기 테스트 장비(200)는 리던던시 영역의 테스트 시에 커멘드 뿐만 아니라 테스트 모드레지스터 셋(TMRS)신호 및 어드레스(ADD)를 DRAM(100)으로 인가할 수 있다. 또한, 상기 테스트 장비(200)는 테스트용 데이터(DATA)를 DRAM(100)으로 인가하고, DRAM(100)으로부터 테스트 결과 신호를 수신할 수 있다.

하나의 DRAM(100)은 2개 이상의 다이들로 이루어져 하나의 멀티 채널 반도체 장치를 구성할 수도 있다. 결국 하나의 다이는 하나의 칩이 되며, 2 칩들 중 제1 칩은 웨이퍼 상에서 제조된 제1 다이이고, 제2 칩은 상기 웨이퍼와 동일 웨이퍼 상에서 제조되거나 다른 웨이퍼 상에서 제조된 제2 다이일 수 있다. 본 실시 예에서 다이는 웨이퍼 상에서 제조된 개별 칩을 의미한다. 웨이퍼 상에서 분리되기 이전의 복수의 다이들은 각기 하나의 개별 칩을 이루기 위해 다양한 반도체 제조 공정을 거쳐 한꺼번에 제조된다. 산화공정, 포토리소그래피 공정, 박막 형성 공정, 식각공정, 또는 CMP 공정은 다양한 반도체 제조 공정 중의 하나일 수 있다.

비록 도 6에서 메모리로서 DRAM이 연결되었으나, 사안이 다른 경우에 MRAM이 DRAM 대신에 테스트될 수 있다.

에스램(SRAM) 또는 디램(DRAM)과 같은 휘발성 반도체 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다.이와 대조적으로, 자기 랜덤 억세스 메모리(MRAM)와 같은 불휘발성 반도체 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 반도체 메모리 장치가 데이터를 저장하는데 선호적으로 사용된다.

STT-MRAM(Spin transfer torque magneto resistive random access memory)이 메모리를 구성하는 경우에 DRAM이 갖는 장점에 더하여 MRAM이 갖는 장점이 부가될 수 있다. STT-MRAM 셀은 MTJ(Magnetic Tunnel Junction) 소자와 선택 트랜지스터를 포함할 수 있다. 상기 MTJ 소자는 고정층(fixed layer)과 자유층(free layer) 및 이들 사이에 형성된 터널층을 기본적으로 포함할 수 있다. 상기 고정층의 자화 방향은 고정되어 있으며, 자유층의 자화 방향은 조건에 따라 고정층의 자화 방향과 같거나 역방향이 될 수 있다.

도 6에서 DRAM(100)은 2개 이상의 다이들을 하나의 패키지로 패키징한 구성일 수 있다. 예를 들어, DRAM(100)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.

도 7은 본 발명에 따른 리던던시 영역 테스트 방법의 플로우챠트이다.

도 7을 참조하면, 커멘드 디코더(102)가 테스트 모드 레지스터 셋(TMRS)를 받으면 컨트롤 회로(108)는 S700 단계에서, 리던던시 영역을 테스트하기 위한 리던던시 테스트 모드를 셋한다.

S710 단계에서, 실제적으로 리페어된 워드라인에 일치하여 리던던시 로우 인에이블이 수행된다. 이를 위해, 컨트롤 회로(108)는 리던던시 영역의 행을 선택하는 리던던시 로우 어드레스를 수신하면, 상기 리던던시 로우 어드레스를 리페어 로우 사용정보에 근거하여 체크하여, 리던던시 영역의 행이 실제로 리페어된 행인지를 판정한다. 결국, 상기 리던던시 영역의 스페어 워드라인이 실제로 리페어된 스페어 워드라인인 경우에만 인에이블된다. 상기 인에이블된 상기 리던던시 영역의 행을 통해 리드되는 스페어 메모리 셀 데이터가 실질적으로 출력되므로 리던던시 영역 테스트가 실용적으로 이루어진다.

S720 단계에서, 리페어되지 않은 스페어 워드라인들에 대한 올 패스 스키마를 적용하여 리던던시 로우 테스트가 실행된다. 올 패스 스키마는 도 9를 통해 상세히 설명될 것이다.

S730 단계에서, 테스트 완료된 데이터가 테스트 장비(200)로 제공되어 리던던시 테스트 결과가 분석된다.

도 7의 경우에는 리던던시 영역의 행을 선택하는 리던던시 로우 어드레스가 수신되었을 때 상기 리던던시 로우 어드레스를 리페어 로우 사용정보에 근거하여 체크함에 의해 상기 리던던시 영역의 행이 실제로 리페어된 행인지를 판정하는 것이다. 상기 리던던시 영역의 행이 실제로 리페어된 행인 경우에 상기 리던던시 영역의 행이 인에이블되고, 상기 인에이블된 상기 리던던시 영역의 행을 통해 리드되는 스페어 메모리 셀 데이터가 출력된다.

여기서, 리던던시 로우 어드레스가 수신될 때, 테스트 장치로부터 수신되는 테스트 모드레지스터 셋 신호에 의해 모드레지스터 테스트 리던던시 로우 신호가 도 2의 커멘드 디코더(102)로부터 생성될 수 있다.

한편, 리던던시 영역의 열을 선택하는 리던던시 컬럼 어드레스가 수신되었을 때, 상기 리던던시 컬럼 어드레스를 리페어 컬럼 사용정보에 근거하여 체크함에 의해 상기 리던던시 영역의 컬럼이 실제로 리페어된 컬럼인지를 판정할 수 있다.

결국, 리던던시 영역의 컬럼이 실제로 리페어된 컬럼인 경우에 상기 리던던시 영역의 컬럼이 인에이블되고, 상기 인에이블된 상기 리던던시 영역의 컬럼을 통해 리드되는 스페어 메모리 셀 데이터가 출력된다.

여기서, 리페어 컬럼 사용정보는 퓨즈박스 회로내에서 리던던시 컬럼 사용에 대한 정보를 저장하고 있는 마스터 퓨즈의 럽쳐링 정보일 수 있다.

유사하게, 상기 리던던시 영역의 컬럼이 인에이블될 때, 상기 리던던시 영역의 컬럼들 중에서 실제로 리페어되지 않은 리던던시 컬럼들은 모두 디세이블될 수 있다.

또한, 상기 인에이블된 상기 리던던시 영역의 컬럼으로부터 데이터가 출력될 때, 디세이블된 상기 리던던시 영역의 컬럼들에 대한 출력 데이터를 올 패스 데이터로서 출력하기 위한 동작이 더 구비될 수 있다.

도 7과 같은 테스트 방법에 따르면, 리던던시 영역 중 실제로 리페어된 리던던시 영역만이 테스트되므로 테스트 소요 시간이 단축된다. 또한, 리던던시 영역 모두를 테스트하는 경우나 리페어된 리던던시 영역만을 인이에블하기 위해 메인 어레이 영역 모두를 테스트하는 경우에 발생되던 오버 킬 문제가 제거된다.

도 8은 도 3에 인가되는 리페어 사용정보를 생성하는 예시적 마스터 퓨즈 회로도이다.

도 8을 참조하면, 마스터 퓨즈 회로는 제1,2 마스터 퓨즈들(MF1,MF2), 피모오스 트랜지스터(PM1), 엔모오스 트랜지스터(NM1), 및 인버터(IN1)로 구성될 수 있다.

임의의 스페어 워드라인이 리페어되지 않은 경우에 제1 마스터 퓨즈(MF1)가 블로잉되지 않고 제2 마스터 퓨즈(MF2)가 블로잉(blowing)된다. 제1 마스터 퓨즈(MF1)가 블로잉되지 않고 제2 마스터 퓨즈(MF2)가 블로잉되면, 고전원전압(VPP)이 제1 마스터 퓨즈(MF1)와 피모오스 트랜지스터(PM1)의 채널을 통해 노드(ND1)에 나타나므로, 마스터 퓨즈 블로잉 정보(RPI)는, 노드(ND1)의 논리 레벨을 반전하는 인버터(IN1)에 의해, 논리 로우(로직 O)로서 얻어진다.

임의의 스페어 워드라인이 리페어된 경우에 제1 마스터 퓨즈(MF1)가 블로잉되고, 제2 마스터 퓨즈(MF2)는 블로잉(blowing)되지 않는다. 제1 마스터 퓨즈(MF1)가 블로잉되고 제2 마스터 퓨즈(MF2)가 블로잉되지 않으면, 고전원전압(VPP)이 제1 마스터 퓨즈(MF1)와 피모오스 트랜지스터(PM1)의 채널을 통해 노드(ND1)에 나타나지 못한다. 또한, 전원인가신호(VCCHB)가 하이레벨인 경우에 상기 엔모스트랜지스터(NM1)는 턴온되어 노드(ND1)의 전위는 접지레벨로 된다. 이에 따라, 마스터 퓨즈 블로잉 정보(RPI)는, 노드(ND1)의 논리 레벨을 반전하는 인버터(IN1)에 의해, 논리 하이(로직 1)로서 얻어진다.

이와 같이, 마스터 퓨즈 블로잉 정보(RPI)를 모니터링하면 스페어 워드라인이 실제로 리페어된 스페어 워드라인 인지 아닌지를 확인할 수 있다.

상기 마스터 퓨즈 회로의 마스터 퓨즈 블로잉 정보(RPI)는 복수의 어드레스 퓨즈 박스들과 연결될 수 있다. 각각의 어드레스 퓨즈 박스는 주어진 비트수의 외부어드레스를 프리디코딩하여 얻어진 소정 개수의 신호들을 수신한다. 상기 각각의 어드레스 퓨즈 박스는 유닛 퓨즈들의 절단에 의하여 리페어 어드레스를 저장한다. 상기 각각의 어드레스 퓨즈 박스에 의해 저장된(프로그램된) 리페어 어드레스와 입력되는 어드레스가 동일한지 여부가 판정된다. 결국, 리페어 어드레스와 입력되는 어드레스가 동일한 경우에 스페어 메모리 셀이 억세스된다.

도 9는 도 2중 I/O 회로에 적용가능한 논리 게이팅 회로도이다.

도 9를 참조하면, 논리 게이팅 회로는 배타적 논리합 게이트(EOR1)와 오아 게이트(OR1)를 포함한다.

배타적 논리합 게이트(EOR1)는 복수의 데이터(DQ1-DQn)들이 모두 같은 논리 레벨이면 논리 로우를 출력하고, 복수의 데이터(DQ1-DQn)들 중 어느 하나가 다른 논리레벨이면 논리 하이를 출력한다.

그러나, 테스트 리드 신호(RDCS)가 논리 하이로서 인가되면 배타적 논리합 게이트(EOR1)의 출력 논리레벨에 상관없이 오아 게이트(OR1)의 출력은 논리 하이가 된다. 즉, 배타적 논리합 게이트(EOR1)의 출력은 돈캐어이다. 이와 같이 올 패스 신호(PASS)는 테스트 리드 신호(RDCS)가 생성될 때 논리 하이로서 출력된다.

결국, 리던던시 테스트를 위한 리드 동작 시 인에이블되지 않은 스페어 워드라인들이나 스페어 컬럼라인들로부터 출력되는 리드 데이터는 무조건적으로 패스(pass)된다. 즉, 리페어되지 않은 스페어 워드라인들이 인에이블되는 것은 아니지만, 테스트 장비(200)로는 리페어되지 않은 스페어 워드라인들이 페일 발생되지 않았음을 인폼하는 것이 필요할 수 있다.

도 10은 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 10을 참조하면, 컴퓨팅 디바이스는 DRAM(4520)과 메모리 컨트롤러(4510)를 구비하는 메모리 시스템(4500)을 포함할 수 있다. 컴퓨팅 디바이스는 정보처리 장치나 컴퓨터 등을 포함할 수 있다. 일 예로, 컴퓨팅 디바이스는 메모리 시스템(4500) 이외에, 시스템 버스(4250)에 각기 전기적으로 연결된 모뎀(MODEM:4400), CPU(4100), 램(4200), 유저 인터페이스(4300)를 포함할 수 있다. 메모리 시스템(4500)에는 CPU(4100)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.

상기 DRAM(4520)이 DDR4 DRAM 인 경우에 상기 DRAM(4520)은 모노 패키지 내에서 2개 이상의 다이들로 만들어질 수 있다.

컴퓨팅 디바이스는 솔리드 스테이트 디스크(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)에도 적용될 수 있다. 일 예로, 메모리 시스템(4500)은 SSD로 구성될 수 있으며, 이 경우 컴퓨팅 디바이스는 대용량의 데이터를 메모리 시스템(4500)에 저장할 수 있다.

상기 메모리 시스템(4500)내에서 메모리 컨트롤러(4510)는 DRAM(4520)으로 코맨드, 어드레스, 데이터, 또는 기타 제어 신호를 인가할 수 있다.

CPU(4100)는 호스트로서 기능하며 컴퓨팅 디바이스의 제반 동작을 제어한다.

상기 CPU(4100)과 상기 메모리 컨트롤러(4510)간의 호스트 인터페이스는 호스트와 메모리 컨트롤러(4500) 사이의 데이터 교환을 수행하기 위한 다양한 프로토콜들을 포함한다. 예시적으로, 메모리 컨트롤러(4510)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트나 외부와 통신하도록 구성될 수 있다.

도 10과 같은 디바이스는 컴퓨터, UMPC (Ultra Mobile PC), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로도 제공될 수도 있다.

도 10에서 구성되는 DRAM(4520)은 출하되기 이전의 테스트 시에 리던던시 영역 중 실제로 리페어된 리던던시 영역만이 테스트되므로 테스트 소요 시간이 단축된다. 또한, 리던던시 영역 모두를 테스트하는 경우나 리페어된 리던던시 영역만을 인이에블하기 위해 메인 어레이 영역 모두를 테스트하는 경우에 발생되던 오버 킬 문제가 제거된다. 따라서, 컴퓨팅 디바이스의 구현 가격이 저렴해지고 동작 퍼포먼스가 개선될 수 있다.

도 11은 또 다른 예시로서 퍼스널 컴퓨터에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 11을 참조하면, 퍼스널 컴퓨터(700)는 프로세서(720), 칩셋(722), 데이터 네트워크(725), 브릿지(735), 디스플레이(740), 불휘발성 스토리지(760), DRAM(770), 키보드(736), 마이크로폰(737), 터치부(738), 및 포인팅 디바이스(739)를 포함할 수 있다. 상기 DRAM(770)은 도 2와 같이 구성될 수 있므로, 퍼스널 컴퓨터(700)의 구현 가격이 저렴해지고, 동작 퍼포먼스가 개선된다.

상기 칩셋(722)은 DRAM(770)으로 코맨드, 어드레스, 데이터, 또는 기타 제어 신호를 인가할 수 있다.

프로세서(720)는 호스트로서 기능하며 퍼스널 컴퓨터(700)의 제반 동작을 제어한다.

상기 프로세서(720)과 상기 칩셋(722)간의 호스트 인터페이스는 데이터 통신을 수행하기 위한 다양한 프로토콜들을 포함한다.

상기 불휘발성 스토리지(760)는 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.

도 11과 같은 퍼스널 컴퓨터는 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 로 변경 또는 확장될 수도 있다.

도 11에서 구성되는 DRAM(770)은 출하되기 이전의 테스트 시에 리던던시 영역 중 실제로 리페어된 리던던시 영역만이 테스트되므로 테스트 소요 시간이 단축된다. 또한, 프로세서(720) 및 칩 셋(722)은 테스트 장비로서의 역할을 수행할 수 도 있을 것이다.

도 12는 반도체 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 12는 반도체 메모리 장치가 다수의 반도체 레이어들을 적층하여 구현되는 예를 나타낸다.

도 12에 도시된 바와 같이, 반도체 메모리 시스템(8100)은 복수의 반도체 레이어들(LA1~LAn)을 포함할 수 있다. 반도체 레이어들(LA1~LAn) 각각은 DRAM 셀을 포함하는 메모리 칩일 수 있으며, 또는 반도체 레이어들(LA1~LAn)중 일부는 외부의 콘트롤러와 인터페이싱을 수행하는 마스터 칩이고 나머지는 데이터를 저장하는 슬레이브 칩일 수 있다. 도 12의 예에서는, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2~LAn)은 슬레이브 칩인 것으로 가정한다.

복수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 소자를 통해 외부의 메모리 콘트롤러와 통신한다. 마스터 칩으로서 제1 반도체 레이어(8110)와 슬레이브 칩으로서 제n 반도체 레이어(8120)를 중심으로 하여 반도체 메모리 장치(8100)의 구성 및 동작을 설명하면 다음과 같다.

제1 반도체 레이어(8110)는 슬레이브 칩들에 구비되는 셀 어레이(8121)을 구동하기 위한 각종 회로들을 구비한다. 예컨대, 제1 반도체 레이어(8110)는 셀 어레이(8121)의 워드라인을 구동하기 위한 로우 드라이버(X-Driver,8111)와, 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 8112)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(8113), 외부로부터 커맨드(CMD)를 디코딩하는 커맨드 디코더(8114)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(8115) 등을 구비할 수 있다.

또한 제1 반도체 레이어(8110)는 슬레이브 칩의 메모리 동작을 관리하기 위한 DRAM 관리부(8116)를 더 구비할 수 있다. DRAM 관리부(8116)는 셀 어레이(8121)의 영역들의 위크(weak) 페이지 어드레스나 메모리 특성, 그리고 서브 블록에 관계된 정보들을 저장하는 불휘발성 어레이(8117)를 포함할 수 있다. 외부의 콘트롤러로부터 수신되는 커맨드들 중 특정 커맨드, 예컨대 로우 어드레스를 수반하는 로우 커맨드가 수신되는 경우, DRAM 관리부(8116)는 로우 어드레스를 불휘발성 어레이(8117)에 저장된 정보와 비교하고, 비교 결과에 따른 플래그(FLAG)나 정보 비트(Info Bits)를 외부의 콘트롤러로 제공할 수 있다.

한편, 제n 반도체 레이어(8120)는, 셀 어레이(8121)와, 셀 어레이를 구동하기 위한 기타 주변 회로들, 예컨대 셀 어레이(8121)의 로우 및 칼럼을 선택하기 위한 로우/칼럼 선택부, 비트라인 센스앰프 등이 배치되는 주변회로 영역(8122)을 구비할 수 있다.

도 12에서 구성되는 DRAM은 출하되기 이전의 테스트 시에 리던던시 영역 중 실제로 리페어된 리던던시 영역만이 테스트될 수 있으므로 테스트 소요 시간이 단축된다.

도 13은 메모리 모듈에 적용된 본 발명의 응용 예를 도시한 블록도이다. 설명의 편의상 메모리 모듈 외에 메모리 컨트롤러(8300)가 함께 도시된다.

도 13에 도시된 바와 같이, 메모리 모듈(8200)은 모듈 보드(Module Board) 상에 장착된 하나 이상의 반도체 메모리 장치(8210)를 구비한다. 반도체 메모리 장치(8210)는 DRAM 칩으로 구현될 수 있으며, 각각의 반도체 메모리 장치(8210)는 다수 개의 반도체 레이어들을 포함한다. 반도체 레이어들은 하나 이상의 마스터 칩(8211)과 하나 이상의 슬레이브 칩(8212)을 포함한다.

반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통해 수행될 수 있다. 메모리 모듈(8200)은 시스템 버스를 통해 메모리 콘트롤러(8300)와 통신하며, 이에 따라 커맨드(CMD/CMD_CPL), 어드레스(ADD), 플래그(FLAG) 및 정보 비트(Info Bits) 등이 메모리 모듈(8200)과 메모리 콘트롤러(8300) 사이에서 송수신된다.

도 13에서 구성되는 반도체 메모리 장치(8210)는 도 2와 같은 구성을 가짐에 의해 리던던시 영역 중 실제로 리페어된 리던던시 영역만이 테스트될 수 있으므로 테스트 소요 시간이 단축된다. 따라서, 메모리 모듈의 구현 가격이 저렴해지고 동작 퍼포먼스가 개선될 수 있다.

도 14는 옵티컬 링크드 반도체 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 14를 참조하면, 메모리 시스템(8400)은 광 연결 장치들(8431, 8432)과 메모리 콘트롤러(8420) 그리고 반도체 메모리 장치(8410)을 포함한다. 반도체 메모리 장치(8410)로서 DRAM이 예시된다.

광 연결 장치들(8431, 8432)은 메모리 콘트롤러(8420)와 반도체 메모리 장치(8410)를 상호 연결한다(interconnect). 메모리 콘트롤러(8420)는 컨트롤 유닛(8421), 제1 송신부(8422) 및 제1 수신부(8423)를 포함한다. 컨트롤 유닛(8421)은 제1 전기 신호(SN1)를 제1 송신부(8422)로 전송한다. 제1 전기 신호(SN1)는 반도체 메모리 장치(8410)로 전송되는 커맨드, 클록 신호, 어드레스 및 데이터 등을 포함할 수 있다. 제1 송신부(8422)는 광 변조기(E/O)를 포함하고, 광 변조기(E/O)는 제1 전기 신호(SN1)를 제1 광 송신 신호(OTP1EC)로 변환하여 광 연결 장치(8431)로 전송한다. 제1 광 송신 신호(OTP1EC)는 광 연결 장치(8431)를 통하여 시리얼 통신으로 전송된다. 제1 수신부(8423)는 광 복조기(O/E)를 포함하고, 광 복조기(O/E)는 광 연결 장치(8430)로부터 수신된 제2 광 수신 신호(OPT2OC)를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(8420)으로 전송한다.

반도체 메모리 장치(8410)는 제2 수신부(8411), 셀 어레이(8412) 및 제2 송신부(8413)를 포함한다. 제2 수신부(8411)은 광 복조기(O/E)를 포함하고, 광 복조기(O/E)는 광 연결 장치(8430)로부터 제1 광 수신 신호(OPT1OC)를 제1 전기 신호(SN1)로 변환하여 셀 어레이(8412)로 전송한다.

셀 어레이(8412)에서는 제1 전기 신호(SN1)에 응답하여 라이트 데이터를 메모리 셀에 기입하거나 셀 어레이(8412)로부터 리드된 데이터를 제2 전기 신호(SN2)로서 제2 송신부(8413)로 전송한다. 제2 전기 신호(SN2)는 메모리 콘트롤러(8420)로 전송되는 클록 신호, 리드 데이터 등을 포함할 수 있다. 제2 송신부(8413)는 광 변조기(E/O)를 포함하고, 광 변조기(E/O)는 제2 전기 신호(SN2)를 제2 광 송신 신호(OPT2EC)로 변환하여 광 연결 장치(8432)로 전송한다. 제2 광 송신 신호(OTP2EC)는 광 연결 장치(8432)를 통하여 시리얼 통신으로 전송된다.

도 14에서, DRAM(8410)은 도 2와 같은 구성을 가질 수 있고, 메모리 컨트롤러(8420)은 테스트 장비와 DRAM(8410) 사이를 옵티컬 인터페이싱할 수 있다. 따라서, 리던던시 영역 중 실제로 리페어된 리던던시 영역만이 테스트될 수 있어 테스트 소요 시간이 단축된다.

도 15는 멀티채널 반도체 메모리 장치에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 15를 참조하면, 멀티 채널 반도체 장치(250)는 4개의 다이들로 구성된 4개의 칩들(251,252,253,254)을 포함한다.

제1 칩(251)과 제2 칩(252) 사이에는 제1 인터커넥션이 형성되고, 제3 칩(253)과 제4 칩(254) 사이에는 제2 인터커넥션이 형성된다.

모노 패키지내에서 상기 멀티 채널 반도체 장치(250)는 4개의 채널을 구비한다.

제1 칩(251)과 제2 칩(252)은 2개의 다이들로 구성되어 있지만, 모노 다이에서 제조된 2채널 반도체 메모리 장치와 동일한 데이터 입출력 동작을 수행할 수 있다.

제3 칩(253)과 제4 칩(254)도 2개의 다이들로 구성되어 있지만, 모노 다이에서 제조된 2채널 반도체 메모리 장치와 동일한 데이터 입출력 동작을 수행할 수 있다.

도 15에서 상기 멀티 채널 반도체 장치(250)는 도 2와 같이 DRAM으로 구성될 수 있다.

이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

예를 들어, 실시예를 위주로 설명되었으나, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 도면들의 회로 구성을 변경하거나 가감하여, 리던던시 테스트의 세부 구현 방식을 다르게 할 수 있을 것이다. 또한, 본 발명의 개념에서는 DRAM 을 포함하는 반도체 장치를 위주로 하여 설명되었으나, 이에 한정됨이 없이 MRAM 등과 같은 타의 반도체 메모리 장치에도 본 발명이 적용될 수 있을 것이다.

*도면의 주요 부분에 대한 부호의 설명*
108: 컨트롤 회로
120: 메모리 셀 어레이
124: 로우 리던던시 영역
126: 컬럼 리던던시 영역

Claims

노말 메모리 셀들을 구제하기 위한 스페어 메모리 셀들이 배치된 리던던시 영역을 선택하는 리던던시 어드레스를 수신하고;
상기 리던던시 어드레스를 리페어 사용정보에 근거하여 체크함에 의해 상기 리던던시 영역이 실제로 리페어된 영역인지를 판정하고;
상기 리던던시 영역이 실제로 리페어된 영역인 경우에 상기 리던던시 영역을 인에이블하고;
상기 인에이블된 상기 리던던시 영역으로부터 리드되는 데이터를 출력하여 리던던시 영역 테스트가 실용적으로 수행되도록 하는 반도체 메모리 장치의 리던던시 영역 테스트 방법.
제1항에 있어서, 상기 리페어 사용정보는 퓨즈박스 회로내의 마스터 퓨즈 블로잉 정보인 반도체 메모리 장치의 리던던시 영역 테스트 방법.
제2항에 있어서, 상기 마스터 퓨즈는 안티 퓨즈인 반도체 메모리 장치의 리던던시 영역 테스트 방법.
제1항에 있어서, 상기 리페어 사용정보는 마스터 퓨즈 절단 정보인 반도체 메모리 장치의 리던던시 영역 테스트 방법.
제1항에 있어서, 상기 리던던시 어드레스가 리던던시 로우 어드레스인 경우에 상기 리페어 사용정보는 리페어 로우 사용정보인 반도체 메모리 장치의 리던던시 영역 테스트 방법.
제1항에 있어서, 상기 리던던시 어드레스가 리던던시 컬럼 어드레스인 경우에 상기 리페어 사용정보는 리페어 컬럼 사용정보인 반도체 메모리 장치의 리던던시 영역 테스트 방법.
제1항에 있어서, 상기 리던던시 영역이 인에이블될 때, 상기 노말 메모리 셀들이 배치된 메인 어레이 영역은 디세이블되는 반도체 메모리 장치의 리던던시 영역 테스트 방법.
제1항에 있어서, 상기 리던던시 영역이 인에이블될 때, 상기 리던던시 영역 내에서 실제로 리페어되지 않은 리던던시 행은 디세이블되는 반도체 메모리 장치의 리던던시 영역 테스트 방법.
제1항에 있어서, 상기 리던던시 영역이 인에이블될 때, 상기 리던던시 영역 내에서 실제로 리페어되지 않은 리던던시 컬럼은 디세이블되는 반도체 메모리 장치의 리던던시 영역 테스트 방법.
제1항에 있어서, 상기 인에이블된 상기 리던던시 영역으로부터 데이터가 출력될 때, 디세이블된 상기 리던던시 영역에 대한 출력 데이터를 올 패스 데이터로서 출력하기 위한 단계를 더 구비하는 반도체 메모리 장치의 리던던시 영역 테스트 방법.