KR101960764B1 - 스페어 워드라인들의 다중 액티베이션 방지 방법 - Google Patents

Abstract

DRAM 등과 같은 휘발성 반도체 메모리에서 2차 이상의 메모리 셀 페일 발생 시 스페어 워드라인들의 다중 액티베이션을 방지하는 방법이 개시된다. 그러한 방법은, 리페어된 스페어 워드라인에서의 결함 존재 시 페일 어드레스를 재프로그램하고 이전에 프로그램된 페일 어드레스의 부가비트를 프로그램하는 단계를 가진다. 또한, 리페어 모드에서 둘 이상의 페일 센싱 데이터가 수신될 때 상기 부가비트의 정보를 가지는 페일 센싱 데이터를 디세이블 하고, 상기 부가비트의 정보를 가지지 않는 페일 센싱 데이터에 의해 지시되는 스페어 워드라인을 활성화하는 단계를 포함한다.

Description

스페어 워드라인들의 다중 액티베이션 방지 방법{Method for protecting multiple activation of spare word lines in semiconductor memory}

본 발명은 반도체 메모리 분야에 관한 것으로, 보다 구체적으로 스페어 워드라인들의 다중 액티베이션 방지 기술에 관한 것이다.

반도체 메모리 장치 내에 있는 수많은 메모리 셀 중에서 한 개라도 결함이 있으면, 반도체 메모리 장치는 원하는 기능을 제대로 수행하지 못하고 불량품으로 처리된다. 그런데, 소수의 메모리 셀에 결함이 발생한 경우 반도체 메모리 장치를 불량품으로 처리하는 것은 수율 면에서 비효율적이다.

따라서, 현재는 반도체 메모리 장치 내에 리던던시 메모리 셀(redundancy memory cell)을 구비하고, 메모리 장치 내에 있는 메모리 셀들 중 결함이 있는 셀이 발생했을 때 이들 결함 메모리 셀들을 리던던시 메모리 셀들로 대체하여 반도체 메모리 장치를 양품으로 처리하고 있다. 따라서, 수율의 향상을 이룰 수 있다.

리던던시 메모리 셀을 이용한 메모리 장치의 리페어(repair) 작업은 불량 메모리 셀을 로우/칼럼 단위로 예비 메모리 셀로 치환하는 것이다. 웨이퍼 가공이 끝난 후 테스트를 통해 불량 메모리 셀이 발견되면, 그 해당하는 어드레스를 리더던시 메모리 셀의 어드레스 신호로 바꾸어주는 작업이 수행된다. 따라서, 실제 불량 라인에 대응하는 어드레스 신호가 입력되면, 이 어드레스 신호는 불량 라인 대신에 스페어 라인으로 입력된다.

이러한 불량 메모리 셀의 리페어 작업을 수행하기 위해서 안티퓨즈 어레이가 흔히 사용되고 있다.

본 발명이 해결하고자 하는 기술적 과제는, 2차 이상의 메모리 셀 페일 발생 시 스페어 워드라인들의 다중 액티베이션을 방지하는 방법을 제공함에 있다.

본 발명이 해결하고자 하는 기술적 과제는, 2차 이상의 메모리 셀 페일 발생 시 스페어 워드라인들의 다중 액티베이션을 방지하는 메모리 장치를 제공함에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 스페어 워드라인들의 다중 액티베이션 방지 방법은,

리페어된 스페어 워드라인에서의 결함 존재 시 페일 어드레스를 재프로그램하고 상기 재프로그램되는 페일 어드레스의 부가비트를 프로그램하는 단계;

리페어 모드에서 둘 이상의 페일 센싱 데이터가 수신될 때 상기 부가비트의 정보에 따라 우선 신호와 블로킹 신호를 생성하는 단계; 및

상기 우선 신호에 의해 지시되는 스페어 워드라인을 활성화하고 상기 블로킹 신호에 의해 지시되는 모든 스페어 워드라인을 비활성화하는 단계를 포함한다.

본 발명의 개념에 따른 실시 예에 따라, 상기 페일 어드레스의 재프로그램은 안티퓨즈 어레이를 이용하여 수행될 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 부가비트의 프로그램은 안티퓨즈 어레이를 이용하여 수행될 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 부가비트의 프로그램은 이전의 리페어 이력 정보에 무관하게 수행될 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 페일 센싱 데이터는 직렬 데이터로서 수신될 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 스페어 워드라인에 연결된 메모리 셀들은 다이나믹 랜덤 억세스 메모리 셀들일 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 부가비트의 사이즈는 적어도 한비트 이상일 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 양상에 따라, 스페어 워드라인들의 다중 액티베이션 방지 방법은,

리페어된 스페어 워드라인에서의 결함 존재 시 페일 어드레스를 재프로그램하고 이전에 프로그램된 페일 어드레스의 부가비트를 프로그램하는 단계;

리페어 모드에서 둘 이상의 페일 센싱 데이터가 수신될 때 상기 부가비트의 정보를 가지는 페일 센싱 데이터를 디세이블 하는 단계; 및

상기 부가비트의 정보를 가지지 않는 페일 센싱 데이터에 의해 지시되는 스페어 워드라인을 활성화하는 단계를 포함한다.

본 발명의 개념에 따른 실시 예에 따라, 상기 부가비트의 프로그램은 이전의 리페어 이력 정보를 참조하여 수행될 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 부가비트의 프로그램은 안티퓨즈 어레이의 부가 안티퓨즈를 럽쳐함에 의해 수행될 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 부가 안티퓨즈는 이전에 프로그램된 페일 어드레스 비트의 마스터 퓨즈로서 기능할 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 안티퓨즈의 럽쳐 시에 상기 페일 센싱 데이터의 모든 비트는 논리 로우로서 나타날 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 페일 센싱 데이터는 직렬 데이터로서 수신될 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 스페어 워드라인에 연결된 메모리 셀들은 휘발성 메모리 셀들일 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 부가비트의 프로그램 동작은 스페어 워드라인의 페일 횟수가 증가될 때마다 이전에 프로그램된 페일 어드레스의 부가비트에 대하여 추가적으로 수행될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라,반도체 메모리 장치는,

리페어된 스페어 워드라인에서의 결함 존재 시 페일 어드레스를 재프로그램하고 이전에 프로그램된 페일 어드레스의 부가비트를 프로그램하기 위해 복수의 안티 퓨즈들을 포함하는 안티퓨즈 어레이;

노말 메모리 셀 블록과 스페어 셀 블록을 구비하는 메모리 셀 어레이; 및

상기 스페어 셀 블록의 스페어 워드라인과 연결되는 리던던시 퓨즈박스들과 연결되며, 리페어 모드에서 둘 이상의 페일 센싱 데이터가 수신될 때 상기 부가비트의 정보를 가지는 페일 센싱 데이터를 디세이블 하고, 상기 부가비트의 정보를 가지지 않는 페일 센싱 데이터에 의해 지시되는 스페어 워드라인을 활성화하는 제어회로를 구비한다.

본 발명의 실시 예적인 구성에 따르면, 2차 이상의 메모리 셀 페일 발생 시 스페어 워드라인들이 다중으로 액티베이션되는 현상이 방지될 수 있다.

도 1은 본 발명의 개념에 따른 반도체 메모리 장치의 개략적 블록도,
도 2는 도 1중 안티퓨즈 어레이 내의 예시적 안티 퓨즈 회로도,
도 3은 도 1에 따른 반도체 메모리 장치에서 스페어 워드라인들의 다중 액티베이션 방지 방법을 보여주는 플로우 챠트,
도 4는 본 발명의 다른 개념에 따른 반도체 메모리 장치의 개략적 블록도,
도 5는 도 4중 제어 회로내의 디세이블 로직 회로의 상세도,
도 6은 도 4에 따른 반도체 메모리 장치에서 스페어 워드라인들의 다중 액티베이션 방지 방법을 보여주는 플로우 챠트,
도 7은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도,
도 8은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도,
도 9는 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도, 및
도 10은 쓰루 실리콘 비아(TSV)에 적용된 본 발명의 응용 예를 도시한 블록도.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM에 대한 기본적 데이터 억세스 동작과 안티퓨즈 프로그램 및 리페어 동작과, 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.

도 1은 본 발명의 개념에 따른 반도체 메모리 장치의 개략적 블록도이다.

도 1을 참조하면, 반도체 메모리 장치는 안티퓨즈 어레이(10), 병-직렬 변환기(20), 어드레스 디코더(30), 리던던시 퓨즈박스 회로(40), 제어회로(50), 및 메모리 셀 어레이(60)를 포함한다.

상기 메모리 셀 어레이(60)는 노말 워드라인들(NWL1-NWLn)에 연결된 노말 메모리 셀들을 가지는 노말 셀 블록(61)과, 스페어 워드라인들(SWL10,SWL20)에 연결된 리던던시 메모리 셀들을 가지는 스페어 셀 블록(62)을 포함한다.

상기 안티퓨즈 어레이(10)는 복수의 안티 퓨즈들을 구비한다. 상기 안티퓨즈 어레이(10)는 리페어된 스페어 워드라인에서의 결함 존재 시 페일 어드레스를 재프로그램하고 상기 재프로그램되는 페일 어드레스의 부가비트를 프로그램하기 위해 마련된다.

상기 병-직렬 변환기(20)는 상기 안티퓨즈 어레이(10)를 통해 출력되는 병렬 페일 센싱 데이터를 직렬 데이터로 변환하는 기능을 한다.

상기 어드레스 디코더(30)는 입력 어드레스를 디코딩하여 디코딩 노말 어드레스를 생성한다.

상기 리던던시 퓨즈박스 회로(40)는 상기 디코딩 노말 어드레스와 상기 페일 어드레스를 비교한다. 상기 리던던시 퓨즈박스 회로(40)는 상기 디코딩 노말 어드레스와 상기 페일 어드레스가 일치될 시에 스페어 워드라인이 활성화되도록 한다.

2차 이상의 셀 페일이 발생된 경우에 복수의 스페어 워드라인들이 동시에 활성화되는 것을 방지하기 위해, 상기 리던던시 퓨즈박스 회로(40)는 부가비트 정보에 따라 제어회로(50)로부터 인가되는 우선 신호와 블로킹 신호를 수신한다.

상기 제어회로(50)는 상기 리던던시 퓨즈박스 회로(40)와 연결되며, 리페어 모드에서 둘 이상의 페일 센싱 데이터가 수신될 때 상기 부가비트의 정보에 따라 우선 신호와 블로킹 신호를 생성한다.

이에 따라, 상기 우선 신호에 의해 지시되는 스페어 워드라인(SWL20)만이 단독으로 활성화되고, 상기 블로킹 신호에 의해 지시되는 모든 스페어 워드라인(SWL10)이 비활성화된다.

도 1에서, 노말 셀 블록(61)의 노말 워드라인(NWL3)에서 페일이 발생된 경우라고 가정하면, 상기 노말 워드라인(NWL3)을 선택하는 로우 어드레스는 안티퓨즈 어레이(10)내의 단위 안티퓨즈 어레이(11)를 이용하여 페일 어드레스로서 프로그램된다. 이에 따라, 메모리 억세스 동작 시에 상기 노말 워드라인(NWL3)을 선택하는 로우 어드레스가 인가되면, 상기 노말 워드라인(NWL3)이 활성화되는 대신에 스페어 셀 블록(62)내의 스페어 워드라인(SWL10)이 활성화된다. 결국, 1회의 리페어 수행에 의해 결함난 노말 워드라인은 스페어 워드라인으로 리페어된다.

그런데, 상기 스페어 워드라인(SWL10)에 연결된 리던던시 메모리 셀들도 결함을 가질 수 있다. 따라서, 상기 스페어 워드라인(SWL10)도 또 다른 스페어 워드라인(SWL20)으로 대치되어야 한다.

이와 같이, 2차 이상의 메모리 셀 페일 발생 시에는 상기 노말 워드라인을 대체하는 2이상의 스페어 워드라인들(SWL10,SWL20)이 모두 액티베이션될 수 있다. 즉, 동일한 페일 어드레스(fail address)가 안티퓨즈 어레이(10)내의 서로 다른 단위 안티퓨즈 어레이(11,12)를 통해 프로그램되기 때문에, 2 이상의 스페어 워드라인들이 동시에 활성화되는 상황이 발생된다.

그렇지만, 스페어 워드라인들의 다중 액티베이션이 발생되면 메모리 억세스 에러가 발생되므로 2중 또는 다중 액티베이션은 효과적으로 방지되어야 한다.

도 1의 경우에는 2차 이상의 메모리 셀 페일 발생 시 즉 스페어 워드라인에 연결된 리던던시 메모리 셀들에도 결함이 있는 경우에, 단위 안티퓨즈 어레이(12)의 부가비트(12a)를 활용한다. 단위 안티퓨즈 어레이(12)의 부가비트(12a)를 안티퓨즈를 이용하여 프로그램하면, 로직 레벨 "1"이 부가비트의 저장데이터로서 프로그램되는 것이다.

이와 같이 부가비트를 프로그램할 경우에는 이전의 리페어 이력 정보를 알 필요가 없다.

결국, 리페어된 스페어 워드라인에서의 결함 존재 시 페일 어드레스를 재프로그램하고 상기 재프로그램되는 페일 어드레스의 부가비트를 프로그램하여 두면, 리페어 모드에서 둘 이상의 페일 센싱 데이터가 수신된다. 둘 이상의 페일 센싱 데이터 중에서 부가비트가 "1"로 되어 있는 페일 센싱 데이터가 실제로 인에이블되어야할 스페어 워드라인을 지시하는 유효한 데이터이다.

즉, 제어 회로(50)는 라인(L12)을 통해 인가되는 상기 부가비트의 정보에 따라 우선 신호와 블로킹 신호를 생성하여 상기 리던던시 퓨즈박스 회로(40)로 인가한다. 상기 우선 신호와 블로킹 신호는 비트 정보(BI)에 포함되는 신호들이다.

제1 리던던시 퓨즈박스(41)에는 블로킹 신호가 인가되고, 제2 리던던시 퓨즈박스(42)에는 우선 신호가 인가된다. 결국, 페일 센싱 데이터(도 1의 경우에 "1001010")에 부가된 부가비트의 정보가 "1"이면 우선 신호가 발생되고, 부가비트의 정보 "1"를 갖지 않는 다른 모든 페일 센싱 데이터는 액티베이션 동작으로부터 배제된다.

결국, 리페어 모드에서 상기 우선 신호에 의해 지시되는 스페어 워드라인(SWL20)만이 화살 부호(A2)에서 보여지는 바와 같이 단독으로 활성화되고, 상기 블로킹 신호에 의해 지시되는 모든 스페어 워드라인(SWL10)은 화살 부호(A1)에서 보여지는 바와 같이 디세이블된다.

따라서, 도 1의 실시 예에서는 상기 부가비트의 프로그램 시 이전의 리페어 이력 정보를 굳이 알아야 할 필요가 없는 장점이 있다. 결국, 리페어를 수행하는 테스트 유저가 이전의 리페어 이력(history)을 조회할 필요가 없을 뿐만 아니라, 리페어 이력 데이터베이스(history database)를 생성하는 번거로움이 해소된다.

그렇지만, 어떤 임의의 페일 어드레스에 대응되는 부가비트를 "1"로 일단 프로그램한 경우에는 또 다른 부가비트의 추가적 프로그램은 어려울 수 있다.

따라서, 상기 스페어 워드라인(SWL20)이 또 다시 불량으로 판명되는 경우에 추가적인 리페어가 불가함을 나타내는 정보가 별도의 저장 소자에 저장된 후, 테스트나 리페어 요구 동작 시에 반도체 메모리 장치의 외부로 출력될 수 있다.

도 2는 도 1중 안티퓨즈 어레이 내의 예시적 안티 퓨즈 회로도이다.

도 2를 참조하면, 안티퓨즈 회로(10i)는 안티퓨즈(9), 풀업 트랜지스터(NM1), 풀다운 트랜지스터(NM2), 레벨 검출기(2), 및 풀다운 제어회로(7)를 구비할 수 있다. 또한, 안티퓨즈 회로(10i)는 노드(N1)의 전압을 반전시키는 인버터(8)를 더 구비할 수 있다.

상기 안티퓨즈(9)는 프로그램 전압(VPG)이 인가되는 제 1 단자를 가진다. 상기 풀업 트랜지스터(NM1)는 안티퓨즈(9)의 제 2 단자와 노드(N1) 사이에 연결되어 있고, 안티퓨즈(9)가 프로그래밍 되었을 때, 노드(N1)를 프로그램 전압(VPG)에 연결한다.

풀다운 트랜지스터(NM2)는 풀다운 제어신호(PDC)에 응답하여 노드(N1)를 접지전압(GND)에 연결한다. 레벨 검출기(2)는 검출 기준전압(VDET)과 노드(N1)의 전압(VA)을 비교하고 검출 출력신호(DETO)를 발생한다. 검출 출력신호(DETO)는 노드(N1)의 전압(VA)이 검출 기준전압(VDET)보다 클 때 로직 "로우"인 전압 레벨을 갖고 노드(N1)의 전압(VA)이 검출 기준전압(VDET)보다 작을 때 로직 "하이"인 전압 레벨을 가질 수 있다.

풀다운 제어회로(7)는 퓨즈 입력신호(FUSI0)와 검출 출력신호(DETO)를 수신하여 논리곱 연산을 수행한다. 상기 풀다운 제어회로(7)는 풀다운 제어신호(PDC)를 발생한다. 퓨즈 출력신호(FUSO0)는 노드(N1)의 전압(VA)이 인버터(8)에 의해 반전된 신호이다.

비록 도면에서는 인버터(8)가 하나로써 도시되어 있으나, 필요한 논리 상태에 따라 홀수개 또는 짝수개의 인버터들이 추가될 수 있다.

본 실시예의 경우에 부가 비트의 프로그램 시 안티퓨즈 출력신호는 논리 하이를 갖는 것으로 가정한다.

도 3은 도 1에 따른 반도체 메모리 장치에서 스페어 워드라인들의 다중 액티베이션 방지 방법을 보여주는 플로우 챠트이다.

도 3을 참조하면, 스페어 라인이 페일된 경우에 단계 S30이 패스된다. 결국, 전술한 바와 같이 스페어 워드라인(SWL10)에 연결된 리던던시 메모리 셀들도 결함을 갖는 것으로 판명된 경우에 상기 단계 S30에서의 체크는 패스된다.

리페어된 스페어 워드라인에서의 결함 존재 시 단계 S32가 수행된다. 상기 단계 S32에서, 페일 어드레스가 재프로그램되고, 상기 재프로그램되는 페일 어드레스의 부가비트가 프로그램된다. 즉, 도 1의 단위 안티퓨즈 어레이(12)를 통해 페일 어드레스가 재프로그램되고, 부가비트(12a)가 프로그램되는 것이다. 따라서, 단위 안티퓨즈 어레이(11)는 스페어 워드라인(SWL10)이 액티베이션되도록 하기 위한 프로그램 소자이고, 상기 단위 안티퓨즈 어레이(12)는 스페어 워드라인(SWL20)이 액티베이션되도록 하기 위한 프로그램 소자이다.

단계 S34는 리페어 모드를 체크하는 단계로서, 스페어 워드라인이 결함난 경우에는 특별한 체크 동작 없이 자동적으로 진입된다.

단계 S36에서 적어도 둘 이상의 페일 센싱 데이터가 수신된다.

적어도 둘 이상의 페일 센싱 데이터가 병-직렬 변환기(20)를 통해 수신되면, 단계 S38이 수행된다.

상기 단계 S38에서, 상기 부가비트의 정보에 따라 우선 신호와 블로킹 신호가 제어회로(50)를 통해 생성된다.

단계 S40에서, 상기 우선 신호에 의해 지시되는 스페어 워드라인(SWL20)이 활성화되고, 상기 블로킹 신호에 의해 지시되는 모든 스페어 워드라인(SWL10)이 디세이블된다.

도 3을 통해 설명된 바와 같이, 스페어 워드라인들의 다중 액티베이션 방지 방법은 이전의 리페어 이력 정보를 알 필요 없이 실행되는 이점을 갖는다.

한편, 상기 스페어 워드라인에 연결된 메모리 셀은, 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터를 갖는 단위 메모리 셀일 수 있으며, 상기 부가비트의 사이즈는 적어도 한비트 이상일 수 있다.

이제부터는 본 발명의 개념의 다른 양상에 따라, 스페어 워드라인들의 다중 액티베이션 방지 방법이 제2 실시 예로서 설명될 것이다.

상기 제2 실시 예는 이전의 리페어 이력 정보를 알고 있는 경우에 보다 확실하게 수행될 수 있다.

먼저, 도 4는 본 발명의 다른 개념에 따른 반도체 메모리 장치의 개략적 블록도이고, 도 5는 도 4중 제어 회로내의 디세이블 로직 회로의 상세도이다. 또한, 도 6은 도 4에 따른 반도체 메모리 장치에서 스페어 워드라인들의 다중 액티베이션 방지 방법을 보여주는 플로우 챠트이다.

도 4를 참조하면, 반도체 메모리 장치는 도 1과 유사하게, 안티퓨즈 어레이(10), 병-직렬 변환기(20), 어드레스 디코더(30), 리던던시 퓨즈박스 회로(40), 제어회로(50), 및 메모리 셀 어레이(60)를 포함한다.

상기 메모리 셀 어레이(60)는 노말 워드라인들(NWL1-NWLn)에 연결된 노말 메모리 셀들을 가지는 노말 셀 블록(61)과, 스페어 워드라인들(SWL10,SWL20)에 연결된 리던던시 메모리 셀들을 가지는 스페어 셀 블록(62)을 포함한다.

상기 안티퓨즈 어레이(10)는 복수의 안티 퓨즈들을 구비한다. 상기 안티퓨즈 어레이(10)는 리페어된 스페어 워드라인에서의 결함 존재 시 페일 어드레스를 재프로그램하고 이전에 프로그램된 페일 어드레스의 부가비트를 프로그램하기 위해 마련된다.

상기 병-직렬 변환기(20)는 상기 안티퓨즈 어레이(10)를 통해 출력되는 병렬 페일 센싱 데이터를 직렬 데이터로 변환하는 기능을 한다.

상기 어드레스 디코더(30)는 입력 어드레스를 디코딩하여 디코딩 노말 어드레스를 생성한다.

상기 리던던시 퓨즈박스 회로(40)는 상기 디코딩 노말 어드레스와 상기 페일 어드레스를 비교한다. 상기 리던던시 퓨즈박스 회로(40)는 상기 디코딩 노말 어드레스와 상기 페일 어드레스가 일치될 시에 스페어 워드라인이 활성화되도록 한다.

상기 제어회로(50)는 리페어 모드에서 둘 이상의 페일 센싱 데이터가 수신될 때 상기 부가비트의 정보를 가지는 페일 센싱 데이터를 디세이블 하고, 상기 부가비트의 정보를 가지지 않는 페일 센싱 데이터에 의해 지시되는 스페어 워드라인을 활성화한다.

이에 따라, 상기 부가비트의 정보를 가지지 않는 페일 센싱 데이터에 의해 지시되는 스페어 워드라인(SWL20)만이 단독으로 활성화되고, 상기 부가비트의 정보를 가지는 페일 센싱 데이터에 의해 지시되는 모든 스페어 워드라인(SWL10)이 비활성화된다.

도 4에서, 노말 셀 블록(61)내의 노말 워드라인(NWL3)에서 페일이 발생된 경우라고 가정하면, 상기 노말 워드라인(NWL3)을 선택하는 로우 어드레스는 안티퓨즈 어레이(10)내의 단위 안티퓨즈 어레이(11)를 이용하여 페일 어드레스로서 프로그램된다. 이 경우에 단위 안티퓨즈 어레이(11)의 안티퓨즈들(11b-11n)로서 상기 페일 어드레스가 프로그램되며, 안티퓨즈(11a)는 부가 안티퓨즈로서 기능한다. 상기 안티퓨즈(11a)는 단위 안티퓨즈 어레이(12)의 프로그램 시에 함께 럽쳐될 수 있다.

이에 따라, 메모리 억세스 동작 시에 상기 노말 워드라인(NWL3)을 선택하는 로우 어드레스가 인가되면, 상기 노말 워드라인(NWL3)이 활성화되는 대신에 스페어 셀 블록(62)내의 스페어 워드라인(SWL10)이 활성화된다. 결국, 1회의 리페어 수행에 의해 결함난 노말 워드라인은 스페어 워드라인으로 리페어된다.

그런데, 상기 스페어 워드라인(SWL10)에 연결된 리던던시 메모리 셀들도 결함을 가질 수 있다. 따라서, 상기 스페어 워드라인(SWL10)도 또 다른 스페어 워드라인(SWL20)으로 대치되어야 한다.

이와 같이, 2차 이상의 메모리 셀 페일 발생 시에는 상기 노말 워드라인을 대체하는 2이상의 스페어 워드라인들(SWL10,SWL20)이 모두 액티베이션될 수 있다. 즉, 동일한 페일 어드레스(fail address)가 안티퓨즈 어레이(10)내의 서로 다른 단위 안티퓨즈 어레이(11,12)를 통해 프로그램되기 때문에, 2 이상의 스페어 워드라인들이 동시에 활성화되는 상황이 발생된다.

도 4의 경우에는 2차 이상의 메모리 셀 페일 발생 시 즉 스페어 워드라인에 연결된 리던던시 메모리 셀들에도 결함이 있는 경우에, 단위 안티퓨즈 어레이(11)의 부가비트(11a)를 활용한다. 단위 안티퓨즈 어레이(12)의 프로그램 시에, 이전에 프로그램된 단위 안티퓨즈 어레이(11)의 부가비트(11a)를 안티퓨즈를 이용하여 프로그램하면, 이전에 프로그램된 페일 어드레스 비트는 도 5와 같은 회로 동작에 의해 모두 "0"으로서 나타나게 된다.

이와 같이 리페어된 스페어 워드라인에서의 결함 존재 시 페일 어드레스를 재프로그램하고 이전에 프로그램된 페일 어드레스의 부가비트를 프로그램할 경우에는 이전의 리페어 이력 정보를 알 필요가 있다.

결국, 리페어 동작 모드에서, 둘 이상의 페일 센싱 데이터 중에서 부가비트가 "1"로 되어 있는 페일 센싱 데이터는 디세이블 되어야할 스페어 워드라인을 지시하는 데이터이다. 상기 부가 비트의 정보를 저장하는 부가 안티퓨즈는 이전에 프로그램된 페일 어드레스 비트의 마스터 퓨즈로서 기능한다.

따라서, 상기 부가 안티퓨즈의 럽쳐 시에 상기 페일 센싱 데이터의 모든 비트는 논리 로우로서 나타난다.

즉, 제어 회로(50)는 라인(L10)을 통해 2개의 페일 어드레스를 수신한다. 한 페일 어드레스는 부가 안티퓨즈가 럽쳐된 경우이므로, 라인(L11)을 통해 "00000"이 출력된다. 나머지 하나의 페일 어드레스는 부가 안티퓨즈가 럽쳐되지 않은 경우이므로, 라인(L12)을 통해 "10000"이 출력된다.

제1 리던던시 퓨즈박스(41)에는 상기 라인(L11)에 나타나는 디세이블용 구동 데이터가 인가되고, 제2 리던던시 퓨즈박스(42)에는 상기 라인(L12)에 나타나는 인에이블용 구동 데이터가 인가된다.

부가 비트가 프로그램되지 않은 페일 센싱 데이터만 유효하고, 부가 비트가 프로그램된 모든 페일 센싱 데이터는 액티베이션 동작으로부터 배제된다.

결국, 리페어 모드에서 상기 부가비트의 정보를 가지지 않는 페일 센싱 데이터에 의해 지시되는 스페어 워드라인(SWL20)만이 화살 부호(A2)에서 보여지는 바와 같이 단독으로 활성화되고, 상기 부가비트의 정보를 가지는 페일 센싱 데이터에 의해 지시되는 모든 스페어 워드라인(SWL10)은 화살 부호(A1)에서 보여지는 바와 같이 디세이블된다.

따라서, 도 4의 실시 예에서는 상기 부가비트의 프로그램 시 이전의 리페어 이력 정보를 알고 있어야 한다. 도 4에 따른 제2 실시예는 스페어 라인을 대치한 스페어 라인에 또 다시 결함이 발생된 경우에도 대체된 스페어 라인의 부가비트를 추가적으로 프로그램하면, 다중 액티베이션의 방지되는 장점이 있다. 즉, 3차 이상의 셀 페일 발생 시에도 다중 액티베이션을 막을 수 있게 된다.

결국, 도 4의 회로에 따르면, 스페어 워드라인(SWL20)이 또 다시 불량으로 판명된 경우에 단위 안티퓨즈 어레이(12)의 부가비트가 추가적으로 프로그램되고 또 다른 스페어 워드라인에 대응되는 단위 안티퓨즈 어레이(15)가 추가적으로 프로그램된다. 따라서, 부가비트를 가지는 단위 안티퓨즈 어레이의 설정 개수에 따라 셀 페일을 페일 횟수에 무관하게 얼마든지 리페어할 수 있게 되는 이점이 있다.

이제, 도 5를 참조하여 부가 비트의 프로그램 시 페일 어드레스 비트가 모두 0으로서 나타나게 되는 예가 설명될 것이다.

도 5를 참조하면, 제어 회로(50)내의 디세이블 로직 회로는 복수의 인버터들(I10,I20,I21,I22,I24) 및 복수의 낸드 게이트들(ND10,ND11,ND12,ND14)을 포함한다.

단위 안티퓨즈 어레이(11)의 부가비트(11a)가 프로그램되기 전에 미리 프로그램된 페일 어드레스 비트의 데이터가 "10000"라고 가정하자.

부가비트(11a)가 프로그램되지 않은 경우에 도 5에서 마스터 퓨즈 비트신호(MFb)는 "0"으로서 인가된다. 인버터(I10)는 "0"을 "1"로 바꾸어 낸드 게이트들(ND10,ND11,ND12,ND14)의 일측 입력단에 공통으로 인가한다.

상기 페일 어드레스 비트의 최상위 데이터 "1"은 퓨즈 비트신호(Fb1)로서 낸드 게이트(ND10)의 타측 입력단으로 인가된다.

상기 페일 어드레스 비트의 데이터 "0"은 퓨즈 비트신호(Fb2)로서 낸드 게이트(ND11)의 타측 입력단으로 인가된다.

상기 페일 어드레스 비트의 데이터 "0"은 퓨즈 비트신호(Fb3)로서 낸드 게이트(ND12)의 타측 입력단으로 인가된다.

상기 페일 어드레스 비트의 최하위 데이터 "0"은 퓨즈 비트신호(Fbn)로서 낸드 게이트(ND14)의 타측 입력단으로 인가된다.

따라서, 복수의 낸드 게이트들(ND10,ND11,ND12,ND14)의 출력은 "01111"이 되고, 이들 데이터는 다시 상기 인버터들(I20-I24)을 통해 "10000"으로서 출력된다.

결국, 단위 안티퓨즈 어레이(11)의 부가비트(11a)가 프로그램되지 않으며, 프로그램된 페일 어드레스 비트의 데이터가 그대로 출력된다.

그러나, 단위 안티퓨즈 어레이(11)의 부가비트(11a)가 프로그램되면, 프로그램된 페일 어드레스 비트의 데이터는 그대로 출력되지 못하고 "00000"으로서 출력된다. 왜냐하면, 부가 안티퓨즈의 럽쳐 시에 마스터 퓨즈 비트신호(MFb)는 "1"으로서 인가되기 때문이다. 낸드 게이트(ND10)는 일측 입력단으로 "0"을 수신할 경우에 타측 입력단의 논리에 상관없이 "1"을 출력한다. 따라서, 상기 출력된 "1"은 인버터(I20)의 반전되어 "0"이 된다.

이와 같이 도 5의 회로에서는 인버터(I10)의 출력이 "0"인 경우에 출력단들(O1-On)을 통해 나타나는 출력 데이터는 모두 0이된다.

이제, 도 6을 참조하면, 스페어 라인이 페일된 경우에 단계 S60이 패스된다. 전술한 바와 같이 스페어 워드라인(SWL10)에 연결된 리던던시 메모리 셀들도 결함을 갖는 것으로 판명된 경우에 상기 단계 S60에서의 체크는 패스된다.

리페어된 스페어 워드라인에서의 결함 존재 시 단계 S62가 수행된다. 상기 단계 S62에서, 페일 어드레스가 단위 안티퓨즈 어레이(12)를 이용하여 재프로그램되고, 이전에 프로그램된 페일 어드레스의 부가비트가 단위 안티퓨즈 어레이(11)의 부가 안티퓨즈(11a)를 이용하여 프로그램된다.

단계 S64는 리페어 모드를 체크하는 단계로서, 스페어 워드라인이 결함난 경우에는 특별한 체크 동작 없이 자동적으로 진입된다.

단계 S66에서 적어도 둘 이상의 페일 센싱 데이터가 수신된다.

적어도 둘 이상의 페일 센싱 데이터가 병-직렬 변환기(20)를 통해 수신되면, 단계 S68이 수행된다.

상기 단계 S68에서, 수신된 둘 이상의 페일 센싱 데이터 중에서, 상기 부가비트의 정보를 가지는 페일 센싱 데이터가 디세이블된다. 즉, 도 5의 회로에 의해, 부가비트의 정보를 가지는 페일 센싱 데이터는 n(n은 2이상의 자연수)비트 모두 0으로서 출력된다.

단계 S70에서, 상기 부가비트의 정보를 가지지 않는 페일 센싱 데이터에 의해 지시되는 스페어 워드라인(SWL20)이 활성화된다. 결국, 가장 나중에 프로그램된 페일 어드레스만이 유효하게 되며, 이전에 프로그램된 페일 어드레스는 부가 안티퓨즈를 럽쳐하여 무효화할 수 있다.

도 6을 통해 설명된 바와 같이, 스페어 워드라인들의 다중 액티베이션 방지 방법은 이전의 리페어 이력 정보를 알 수 있는 경우에 페일 횟수에 관계없이 반복적으로 실행되는 이점을 갖는다.

도 7은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 7을 참조하면, 메모리 시스템은 콘트롤러(1000)와 다이나믹 랜덤 억세스 메모리(2000:DRAM)를 포함할 수 있다.

상기 콘트롤러(1000)는 정해진 인터페이스를 통해 미도시된 호스트와 연결될 수 있다.

상기 DRAM(2000)은 도 1 또는 도 4와 같은 회로 구성을 가질 수 있다.

따라서, 상기 메모리 시스템은 DRAM(2000)을 억세스 시에 DRAM(2000)의 스페어 워드라인들의 더블 또는 다중 액티베이션이 방지되고 스페어 워드라인만이 단독으로 활성화되므로, 리드 또는 라이트 동작 신뢰성이 개선된다. 또한, 리페어 스킴을 통해 보다 저렴한 메모리를 활용할 수 있으므로 메모리 시스템의 구현 코스트가 저감된다.

도 8은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 8을 참조하면, 모바일 기기 예컨대 노트북이나 휴대용 전자기기는 마이크로 프로세싱 유닛(1100,MPU), 디스플레이(1400), 인터페이스 유닛(1300), DRAM(2000), 및 솔리드 스테이트 드라이브(3000)를 포함할 수 있다.

상기 MPU(1100), DRAM(2000), 및 SSD(3000)는 경우에 따라 하나의 칩으로 제조 또는 패키징될 수 있다. 결국, 상기 DRAM(2000) 및 플래시 메모리(3000)는 상기 모바일 기기에 임베디드될 수도 있다.

상기 모바일 기기가 휴대용 통신 디바이스인 경우에, 인터페이스 유닛(1300)에는 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀 및 트랜시버가 연결될 수 있다.

상기 MPU(1100)는 미리 설정된 프로그램에 따라 상기 모바일 기기의 제반 동작을 제어한다.

상기 DRAM(2000)은 시스템 버스를 통해 상기 MPU(1100)와 연결되며, 상기 MPU(1100)의 버퍼 메모리 또는 메인 메모리로서 기능할 수 있다. 상기 DRAM(2000)이 억세스될 시에 스페어 워드라인들의 더블 또는 다중 액티베이션이 방지되고 스페어 워드라인만이 단독으로 활성화되므로, 모바일 기기의 신뢰성이 개선되고 동작 퍼포먼스가 향상된다.

또한, 리페어 스킴을 통해 보다 저렴한 메모리가 이용될 수 있으므로 모바일 기기의 제조비용이 저감된다.

상기 플래시 메모리(3000)는 노아 타입 혹은 낸드 타입 플래시 메모리일 수 있다.

상기 디스플레이(1400)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이(1400)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.

상기 모바일 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.

상기 모바일 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.

비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.

상기 DRAM(2000)칩이나 상기 플래시 메모리(3000) 칩은 각기 혹은 함께 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.

비록, 도 8에서 플래시 메모리가 채용되는 것을 예로 들었으나, 다양한 종류의 불휘발성 스토리지가 사용될 수 있다.

상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.

상기 불휘발성 스토리지는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.

도 9는 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 9를 참조하면, 고속 옵틱 I/0를 채용한 메모리 시스템(30)은, PCB 기판(31)에 탑재된 콘트롤러로서의 칩셋(40)과 메모리 모듈들(50,60)을 포함한다. 상기 메모리 모듈들(50,60)은 상기 PCB 기판(31)상에 설치된 슬롯들(35_1,35_2)에 각기 삽입된다. 상기 메모리 모듈(50)은 커넥터(57), DRAM 메모리 칩들(55_1-55_n), 옵티컬 I/O 입력부(51), 및 옵티컬 I/O 출력부(53)를 포함한다.

상기 옵티컬 I/O 입력부(51)는 인가되는 광신호를 전기신호로 변환하기 위한 광-전 변환 소자, 예컨대 포토다이오드(photodiode)를 포함할 수 있다. 따라서 상기 광-전 변환 소자로부터 출력된 전기신호는 메모리 모듈(50)로 수신된다. 상기 옵티컬 I/O 출력부(53)는 메모리 모듈(50)로부터 부터 출력된 전기신호를 광신호로 변환하기 위한 전-광 변환 소자, 예컨대 레이저 다이오드(laser diode)를 포함할 수 있다. 필요한 경우에 상기 옵티컬 I/O 출력부(53)는 광원으로부터 출력된 신호를 변조하기 위한 광변조기를 더 포함할 수 있다.

광 케이블(33)은 상기 메모리 모듈(50)의 상기 옵티컬 I/O 입력부(51)와 상기 칩셋(40)의 옵티컬 전송부(41_1)사이의 광통신을 담당한다. 상기 광통신은 초당 수십 기가비트 이상의 대역폭을 가질 수 있다. 상기 메모리 모듈(50)은 상기 칩셋(40)의 신호라인들(37,39)로부터 인가되는 신호들 또는 데이터를 상기 커넥터(57)를 통해 수신할 수 있으며, 상기 광 케이블(33)을 통해 상기 칩셋(40)과 고속 데이터 통신을 수행할 수 있다.한편, 미설명된 라인들(37,39)에 설치된 저항들(Rtm)은 터미네이션 저항들이다.

도 9와 같이 옵티컬 I/O 구조를 채용하는 메모리 시스템(30)의 경우에도 본 발명의 개념에 따른 DRAM 메모리 칩들(55_1-55_n)이 장착될 수 있다.

따라서, 메모리 시스템(30)의 신뢰성이 개선되고 퍼포먼스가 향상될 수 있다.

도 9에서 상기 칩셋(40)은 집중 억세스 검출부(210)를 가진다. 상기 집중 억세스 검출부(210)는 빈번하게 인가되는 어드레스의 인가 횟수가 미리 설정된 드레쉬홀드(threshold) 값을 초과할 경우에 집중 억세스 검출 신호를 생성한다.

상기 칩셋(40)은 상기 집중 억세스 검출 신호가 생성될 경우에, 특정 메모리 영역에 인접한 인접 메모리 영역들의 메모리 셀들이 보유한 데이터가 변질(corruption)되는 것을 방지 또는 완화시킬 수 있다.

예를 들어, DRAM 등과 같은 휘발성 반도체 메모리의 특정한 워드라인, 특정한 비트라인, 또는 특정한 메모리 블록이 집중적으로 억세스되면, 메모리 셀 데이터의 변질이 초래될 수 있다. 즉, 특정한 워드라인에 인접한 인접 워드라인들, 특정한 비트라인에 인접한 인접 비트라인들, 또는 특정한 메모리 블록에 인접한 인접 메모리 블록의 메모리 셀들은 보유한 셀 데이터를 집중 억세스에 기인하여 소실해버릴 수 있다. 이와 같은 어드레스 집중을 해소 또는 회피하여, 셀 데이터의 소실을 방지 또는 완화할 필요가 있는 것이다.

상기 메모리 모듈들(50,60)의 DRAM 메모리 칩들(55_1-55_n)이 메모리 페이지 단위, 컬럼 단위, 혹은 뱅크 단위로 억세스될 경우에, 상기 집중 억세스 검출부(210)는 억세스 집중을 모니터링한다.

도 9의 메모리 시스템이 SSD라고 할 경우에, 상기 DRAM 메모리 칩들(55_1-55_n)은 유우저 데이터 버퍼로서 사용될 수 있다.

도 10은 쓰루 실리콘 비아(TSV)에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 10의 적층형 메모리 장치(500)의 구조를 참조하면, 인터페이스 칩(510)의 상부로 복수의 메모리 칩들(520,530,540,550)이 수직으로 적층되어 있다. 여기서, 복수의 쓰루 실리콘 비아(560)는 상기 메모리 칩들(520,530,540,550)사이를 관통하면서 형성되어 있다. TSV 기술을 사용하여 상기 인터페이스 칩(510)의 상부에 복수의 메모리 칩들을 수직으로 적층하는 3차원 스텍 패키지 타입 메모리 장치(500)는 대용량의 데이터를 저장하면서도, 고속화, 저소비전력화, 및 소형화에 유리한 구조이다.

도 10의 적층형 메모리 장치의 경우에도, 상기 인터페이스 칩(510)이 집중 억세스 검출부(210)를 구비할 수 있으므로, 복수의 메모리 칩들(520,530,540,550)내의 DRAM들에 대한 데이터의 변질 방지 또는 완화가 효율적으로 수행될 수 있다.

도 10과 같은 적층형 메모리 장치에서, 본 발명의 개념에 따른 DRAM 들이 장착될 수 있다. 따라서, 적층형 메모리 장치의 동작 신뢰성이 개선되고 퍼포먼스가 향상될 수 있다.

이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 스페어 워드라인들 또는 스페어 비트라인들의 다중 액티베이션을 방지하는 구현 방식을 다양하게 변경 및 변형할 수 있을 것이다.

*도면의 주요 부분에 대한 부호의 설명*
10: 안티퓨즈 어레이
20: 병-직렬 변환기
30: 어드레스 디코더
40: 리던던시 퓨즈 박스 회로
50: 제어회로
60: 메모리 셀 어레이

Claims (10)

1. 리페어된 스페어 워드라인에서의 결함 존재 시 페일 어드레스를 재프로그램하고 상기 재프로그램되는 페일 어드레스의 부가비트를 프로그램하는 단계;
   리페어 모드에서 둘 이상의 페일 센싱 데이터가 수신될 때 상기 부가비트의 정보에 따라 우선 신호와 블로킹 신호를 생성하는 단계; 및
   상기 우선 신호에 의해 지시되는 스페어 워드라인을 활성화하고 상기 블로킹 신호에 의해 지시되는 모든 스페어 워드라인을 비활성화하는 단계를 포함하고,
   상기 부가비트의 프로그램은 이전의 리페어 이력 정보에 무관하게 수행되는 스페어 워드라인들의 다중 액티베이션 방지 방법.
   
2. 제1항에 있어서, 상기 페일 어드레스의 재프로그램은 안티퓨즈 어레이를 이용하여 수행되는 스페어 워드라인들의 다중 액티베이션 방지 방법.
   
3. 제1항에 있어서, 상기 부가비트의 프로그램은 안티퓨즈 어레이를 이용하여 수행되는 스페어 워드라인들의 다중 액티베이션 방지 방법.
   
4. 삭제
5. 제1항에 있어서, 상기 페일 센싱 데이터는 직렬 데이터로서 수신되는 스페어 워드라인들의 다중 액티베이션 방지 방법.
   
6. 제1항에 있어서, 상기 리페어된 스페어 워드라인에 연결된 메모리 셀들은 다이나믹 랜덤 억세스 메모리 셀들인 스페어 워드라인들의 다중 액티베이션 방지 방법.
   
7. 제1항에 있어서, 상기 부가비트의 사이즈는 적어도 한비트 이상인 스페어 워드라인들의 다중 액티베이션 방지 방법.
   
8. 리페어된 스페어 워드라인에서의 결함 존재 시 페일 어드레스를 재프로그램하고 이전에 프로그램된 페일 어드레스의 부가비트를 프로그램하는 단계;
   리페어 모드에서 둘 이상의 페일 센싱 데이터가 수신될 때 상기 부가비트의 정보를 가지는 페일 센싱 데이터를 디세이블 하는 단계; 및
   상기 부가비트의 정보를 가지지 않는 페일 센싱 데이터에 의해 지시되는 스페어 워드라인을 활성화하는 단계를 포함하는 스페어 워드라인들의 다중 액티베이션 방지 방법.
   
9. 제8항에 있어서, 상기 부가비트의 프로그램은 이전의 리페어 이력 정보를 참조하여 수행되는 스페어 워드라인들의 다중 액티베이션 방지 방법.
   
10. 리페어된 스페어 워드라인에서의 결함 존재 시 페일 어드레스를 재프로그램하고 이전에 프로그램된 페일 어드레스의 부가비트를 프로그램하기 위해 복수의 안티 퓨즈들을 포함하는 안티퓨즈 어레이;
    노말 메모리 셀 블록과 스페어 셀 블록을 구비하는 메모리 셀 어레이; 및
    상기 스페어 셀 블록의 스페어 워드라인과 연결되는 리던던시 퓨즈박스들과 연결되며, 리페어 모드에서 둘 이상의 페일 센싱 데이터가 수신될 때 상기 부가비트의 정보를 가지는 페일 센싱 데이터를 디세이블 하고, 상기 부가비트의 정보를 가지지 않는 페일 센싱 데이터에 의해 지시되는 스페어 워드라인을 활성화하는 제어회로를 구비하는 반도체 메모리 장치.

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