KR102318237B1 - 메모리 디바이스들의 소프트 포스트 패키지 리페어 - Google Patents

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알란 제이. 윌슨
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Abstract

소프트 포스트 패키지 리페어를 위한 장치 및 방법들이 개시된다. 하나의 이런 장치는 패키지내 메모리 셀들, 소프트 포스트-패키지 리페어 모드에 진입한 것에 응답하여 결함이 있는 어드레스 데이터를 저장하도록 구성된 휘발성 메모리, 매치 로직 회로 및 디코더를 포함할 수 있다. 매치 로직 회로는 액세스될 어드레스에 대응하는 어드레스 데이터가 휘발성 메모리에 저장된 결함이 있는 어드레스 데이터에 일치하는지 여부를 나타내는 매치 신호를 생성할 수 있다. 디코더는 어드레스에 대응하는 어드레스 데이터는 휘발성 메모리에 저장된 결함이 있는 어드레스 데이터에 일치하는 것을 나타내는 매치 신호에 응답하여 제 2 메모리 셀들의 그룹 대신에 액세스될 제 1 메모리 셀들의 그룹을 선택할 수 있다. 제 2 메모리 셀들의 그룹은 장치의 비 휘발성 메모리에 저장된 다른 결함이 있는 어드레스 데이터와 관련된 대체 어드레스에 대응할 수 있다.

Description

메모리 디바이스들의 소프트 포스트 패키지 리페어{SOFT POST PACKAGE REPAIR OF MEMORY DEVICES}
본 발명은 메모리 디바이스들에 관한 것으로, 보다 상세하게는, 메모리 디바이스의 패키징 후 리페어(post-packaging repair)에 관한 것이다.
메모리 디바이스들의 메모리 셀들 예컨대 동적 랜덤 액세스 메모리들 (DRAM들), 정적 RAM들 (SRAM들), 플래시 메모리들, 또는 유사한 것은 에러들 및/또는 고장들로 이어지는 결함(defect)들을 경험할 수 있다. 일부 경우들에서, 예컨대 패키징 프로세스 전에는 메모리 셀들이 결함이 없었던 경우에 메모리 디바이스 (예를 들어, 메모리 칩)가 패키징 된 후에, 메모리 셀들이 결함이 있는 것으로(이하에서 "결함이 있는 메모리 셀들(defective memory cells)") 식별될 수 있다. 패키징은 예들은 에폭시에 의한 인캡슐레이션(encapsulation), 세라믹 패키지들, 금속/유리 패키지들, 및 유사한 것을 포함하지만 그러나 이것에 한정되지는 않는다. 메모리 디바이스가 패키징된 후에, 메모리 디바이스는 결함이 있는 메모리 셀들을 식별하기 위해 테스트될 수 있다. 결함이 있는 메모리 셀들에 매핑된 (예를 들어, 할당된(assigned)) 어드레스들은 기능적 메모리 셀들 (예를 들어, 결함이 있는 것으로 식별되지 않은 메모리 셀들)로 재매핑될 수 있어서 (예를 들어, 재할당된(reassigned)) 메모리 디바이스는 계속 유효할 수 있다.
비 휘발성 메모리 (예를 들어, 프로그램 가능한 소자들, 예컨대 퓨즈들 또는 안티퓨즈(antifuse)들 )는 결함이 있는 메모리 셀들에 매핑된 하나 이상의 어드레스들에 대응하는 데이터를 저장하기 위해 프로그래밍될 수 있다. 프로그램 가능한 소자들 그룹의 일 예는 안티퓨즈들의 로우(row of antifuse)이다. 안티퓨즈는 그것의 초기 상태에서는 높은 저항을 갖는다. 비교적 고전압이 안티퓨즈를 가로질러 인가된 때 안티퓨즈는 전기적으로 전도성 경로를 영구적으로 생성할 수 있다. 안티퓨즈는 커패시터의 구조에 유사한 구조를 가질 수 있는데, 즉, 두개의 전도성 전기 단말들이 유전체 층에 의해 분리된다. 전기적으로 전도성 경로를 생성하기 위해, 비교적 고전압이 단말들을 가로질러 인가되고, 삽입된 유전체 층을 절연파괴(breaking down)하고 안티퓨즈 단말들 사이에 전도성 링크를 형성한다. 안티퓨즈를 통과하여 전도성 경로를 생성하는 것은 "블로잉 안티퓨즈(blowing an antifuse)"로 지칭된다.
어떤 프로토콜들은 포스트 패키지 리페어(post package repair)를 수행하기 위해 존재한다. 포스트 패키지 리페어는 블로잉 안티퓨즈들을 수반할 수 있다. 블로잉 안티퓨즈는 안티퓨즈 프로그래밍 시간서 수행될 수 있고, 200 밀리세컨드 (ms)의 크기일 수 있다. 일부 애플리케이션들에서, 이런 지연은 메모리의 성능에 바람직하지 않게 영향을 미칠 수 있다.
따라서, 포스트 패키지 리페어를 개선하기 위한 요구가 존재한다.
예시하는 것을 의도하고 실시예들을 제한하는 것을 의도하지 않는 첨부 도면들로부터 그리고 임의의 실시예들의 상세한 설명으로부터 실시예들은 더 잘 이해될 것이다.
도 1 은 일 실시예에 따른 패키징 후 메모리 어드레스들을 재매핑하도록 구성된 메모리 디바이스의 메모리 뱅크를 예시하는 개략적인 블럭 다이어그램이다.
도 2 는 일 실시예에 따른 포스트 패키지 리페어를 수행하는 예시적인 프로세스의 흐름도이다.
도 3는 일 실시예에 따른 도 1의 메모리 디바이스 부분의 개략도이다.
도 4는 일 실시예에 따른 도 1의 메모리 디바이스(100)의 로우 디코더(row decoder)의 개략도이다.
임의의 실시예들의 이하의 상세한 설명은 본 발명의 특정 실시예들의 여러 설명들을 제공한다. 그러나, 본 발명은 청구항들에 의해 커버되고 정의된 다수의 상이한 방식들로 구체화될 수 있다. 본 상세한 설명에는, 같은 도면 번호들이 같거나 또는 기능적으로 유사한 소자들을 나타낼 수 있는 도면 번호가 도면들에 제공된다.
메모리 디바이스가 패키징된 후에는, 전형적으로 패키지의 단지 노드들을 (예를 들어, 컨택들, 핀들, 등.) 통하여만 외부에서 액세스 가능한데, 이는 메모리 디바이스의 리페어를 패키징 이전 보다 훨씬 더 어렵게 할 수 있다. 추가하여, 일부 결함이 있는 메모리 셀들은 메모리 디바이스가 더 큰 유닛으로 패키징되고 조립된 후에, 예컨대 듀얼-인라인(dual-inline) 메모리 모듈 (DIMM), 플래시 메모리 카드, 스마트 폰, 태블릿 컴퓨터, 또는 유사한 것으로 식별된(예를 들어, 감지될)수 있다. 예컨대 전체 수율을 개선하고 비용을 줄이기 위해 패키징 후에 메모리 디바이스들을 리페어할 수 있는 것이 바람직하다.
일부 현존하는 메모리 디바이스들 메모리 셀들의 결함이 있는 그룹들 (예를 들어, 로우들)을 교체하기 위해 사용될 수 있는 메모리 셀들의 그룹들 (예를 들어, 로우들)을 포함한다. 일 이런 디바이스에서, 메모리 셀들의 결함이 있는 그룹에 대응하는 어드레스 데이터(이하에서 "결함이 있는 어드레스 데이터(defective address data)")는 프로그램 가능한 소자들, 예컨대 안티퓨즈들 또는 퓨즈들에 저장될 수 있다. 프로그램 가능한 소자들은 메모리 셀들의 결함이 있는 그룹의 어드레스를 제대로 동작하는 메모리 셀들의 다른 그룹으로 (예를 들어, "여분의(redundant)" 메모리 셀들의 그룹) 재매핑하기 위해 사용될 수 있다. 액세스될 어드레스에 대응하는 어드레스 데이터(address data)는 액티베이트 명령어(Activate command)에 응답하여 래치(latch)될 수 있다. 디바이스는 그런 다음 래치된 어드레스 데이터(latched address data)를 결함이 있는 어드레스 데이터와 비교함으로써 래치된 어드레스 데이터가 결함이 있는 어드레스 데이터와 일치하는지를 체크할 수 있다. 예를 들어, 로우 디코더는 액티베이트될 메모리 셀들의 선택된 로우가 래치된 어드레스 데이터와 관련된 데이터를 액세스를 하게 할 수 있다. 래치된 어드레스 데이터가 프로그램 가능한 소자들에 의해 저장된 결함이 있는 어드레스 데이터와 일치할 때는 선택된 로우는 여분의 메모리 셀들의 로우일 수 있다.
포스트 패키지 리페어 동작들은 블로잉 안티퓨즈들 및/또는 블로잉 퓨즈들을 수반할 수 있다. 블로잉 안티퓨즈는 현재 기술들로는 200ms의 크기가 걸릴 수 있다. 현재 기술들에서 다른 메모리 동작들은 수 10 나노초 (ns)의 크기 (예를 들어, 약 15ns 또는 약 20ns내)에서 수행될 수 있기 때문에 이런 지연은 메모리 성능에 바람직하지 않게 영향을 미칠 수 있다. 본 출원에 개시된 포스트 패키지 리페어를 수행하기 위한 방법들 및 장치는 포스트 패키지 리페어 동작들을 다른 메모리 동작들과 유사한 시간의 양으로 수행할 수 있다. 따라서, 포스트 패키지 리페어 동작을 위한 지연은 다른 메모리 동작을 위한 지연의 크기일 수 있다.
본 출원에 논의된 포스트 패키지 리페어는 현존하는 포스트 패키지 리페어 프로토콜들과 호환 가능할 수 있다. 예를 들어, 본 출원에 논의된 포스트 패키지 리페어는 패키징 전 및/또는 패키지 후 리페어를 위해 사용되는 안티퓨즈 뱅크들 및/또는 퓨즈 뱅크들과 같은 현존하는 프로그램 가능한 소자들 뱅크들과 함께 구현될 수 있다. 결함이 있는 여분의 메모리 셀들은 본 출원에 논의된 원리들 및 장점들에 따라 리페어될 수 있다. 본 출원에 제공된 포스트 패키지 리페어의 방법들 및 회로들은 매우 다양한 메모리 디바이스들, 예컨대 DRAM들, SRAM들, 및 NAND 플래시 메모리들에 적용될 수 있다. 추가하여, 출원에 논의된 포스트 패키지 리페어의 회로 구현예는 상대적으로 작은 영역을 소모할 수 있다.
소프트 포스트 패키지 리페어(soft post package repair) 특징부들은 패키징 후 결함이 있는 메모리 셀들을 리페어할 수 있다. 소프트 포스트 패키지 리페어는 포스트 패키지 리페어의 비-지속적인 방법을 지칭할 수 있다. 소프트 포스트 패키지 리페어에서, 결함이 있는 어드레스 데이터는 메모리 디바이스가 패키지된 후 메모리 디바이스의 휘발성 메모리(volatile memory)에 저장될 수 있다. 예를 들어, 결함이 있는 어드레스 데이터는 패키징 후 결함이 있는 것으로 식별되었던 메모리 셀들의 그룹에 대응할 수 있다. 일부 경우들에서, 패키징 후 결함이 있는 것으로 식별된 메모리 셀들의 그룹은 어드레스가 앞서 재매핑되었던 여분의 메모리 셀들의 그룹일 수 있다. 이런 경우들에, 다른 결함이 있는 어드레스 데이터와 관련된 메모리 셀들이 액세스되지 않도록 다른 결함이 있는 어드레스 데이터는 프로그램 가능한 소자들, 예컨대 안티퓨즈들에 벌써 저장될 수 있다. 결함이 있는 어드레스 데이터는 예를 들어 메모리 디바이스의 전력 공급 시퀀스(power up sequence)의 일부로서 저장될 수 있다. 결함이 있는 어드레스 데이터는 메모리 디바이스가 전력이 끊길 때까지 휘발성 메모리에 저장될 수 있다. 휘발성 메모리, 예컨대 래치들, 레지스터들, 및/또는 플립 플롭들을 포함하는 스토리지 소자는 결함이 있는 어드레스 데이터를 저장할 수 있고 디코더는 결함이 있는 어드레스를 다른 메모리 셀들의 그룹에 매핑할 수 있다. 다른 메모리 셀들의 그룹은 소프트 포스트 패키지 리페어 전용인 여분의 메모리 셀들의 그룹 (예를 들어, 여분의 메모리 셀들의 컬럼(column) 또는 로우(row)) 일 수 있다. 예를 들어, 결함이 있는 어드레스는 다른 메모리 셀들의 그룹에 반복적으로 매핑될 수 있다.
소프트 포스트 패키지 리페어는 메모리 디바이스 외부에 있는 제어기에 의해 제어될 수 있다. 제어기는 메모리 제어기에, 테스트 장비에, 또는 유사한 것에 해당할 수 있다. 제어기는 패키지된 메모리 디바이스의 노드들에 신호들을 제공함으로써 패키지된 메모리 디바이스를 리페어할 수 있고, 결함이 있는 어드레스 데이터는 휘발성 방식으로 저장된다. 예를 들어, 제어기는 미리-존재하는 액티베이트, 데이터 기록, 데이터, 및/또는 패키지된 DRAM 디바이스의 같은 노드들에 관한 신호들을 제공할 수 있다. 어떤 실시예들에서, 제어기는 향후 검색을 위해 리페어되고 있는 패키지된 메모리 디바이스의 바깥쪽에 저장되는 비 휘발성 메모리에 결함이 있는 어드레스 데이터를 중복으로 저장할 수 있다. 일 실시예에 따른, 장치는 제 1 메모리 디바이스 및 제 2 메모리 디바이스를 포함할 수 있고 제어기는 결함이 있는 어드레스 데이터를 제 2 메모리 디바이스의 비 휘발성 메모리로부터 검색하고, 검색된 결함이 있는 어드레스 데이터를 제 1 메모리 디바이스에 제공하도록 구성될 수 있다. 제 1 및 제 2 메모리 디바이스들은 패키지된 유닛, 예컨대 듀얼 인라인 메모리 모듈 또는 메모리 카드에 포함될 수 있다.
일 실시예에서, 소프트 포스트 패키지 리페어는 여분의 메모리 셀들의 결함이 있는 그룹에 앞에서 재매핑되었던 결함이 있는 어드레스를 재매핑함으로써 메모리 디바이스를 리페어할 수 있다. 예를 들어, 어드레스가 이미 재매핑되었던 여분의 메모리 셀들의 그룹 그 자체가 패키징 후 결함이 있게 될 수 있다. 하나의 이런 실시예에서, 결함이 있는 어드레스는 상이한 여분의 메모리 셀들의 그룹에 재매핑될 수 있다.
소프트 포스트 패키지 리페어를 수행할 수 있는 메모리 디바이스는 패키지내 메모리 셀들, 소프트 포스트-패키지 리페어 모드에 진입한 것에 응답하여 결함이 있는 어드레스 데이터를 저장하도록 구성된 휘발성 메모리, 매치 로직 회로(match logic circuit), 및 디코더를 포함할 수 있다. 매치 로직 회로는 액세스될 메모리 셀들의 어드레스에 대응하는 어드레스 데이터가 휘발성 메모리에 저장된 결함이 있는 어드레스 데이터에 일치하는지 여부를 나타내는 매치 신호를 생성할 수 있다. 디코더는 어드레스에 대응하는 어드레스 데이터가 휘발성 메모리에 저장된 결함이 있는 어드레스 데이터에 일치하는 것을 나타내는 매치 신호에 응답하여 제 2 메모리 셀들의 그룹 대신에 액세스될 제 1 메모리 셀들의 그룹을 선택할 수 있다. 제 2 메모리 셀들의 그룹은 장치의 비 휘발성 메모리에 저장된 다른 결함이 있는 어드레스 데이터와 관련된 대체 어드레스(replacement address)에 대응한다.
이 문서의 상황에서, 흔히 결합된 메모리 셀들의 그룹은 예를 들어, 메모리 셀들의 "로우(row)" (또한 때때로 본 출원에서 "메모리의 로우(row of memory)"로 언급되는)에 대응할 수 있다. 통상 결합된 메모리 셀들의 그룹은 대안적으로 메모리 셀들의 "컬럼(column)"에 대응할 수 있다. 메모리의 로우를 리페어하는 것은 예를 들어, 메모리의 결함이 있는 로우에 앞에서 할당된 어드레스를 메모리의 다른 로우에 재할당하는 것을 지칭할 수 있다. 여분의 로우를 "프로그래밍(programming)","인에이블링(enabling)," 및 "디스에이블링(disabling)"은 예를 들어, 여분의 메모리 셀들의 그룹을 프로그래밍, 인에이블링, 또는 디스에이블링을 의미할 수 있다. 트레일링(trailing) "F"로 끝나는 로직 신호 이름은 액티브-로우 신호(active-low signal)를 나타낼 수 있다. 그러나, 이 문서의 다양한 실시예들은 대안적인 액티브-하이(active-high) 및/또는 액티브-로우(active-low) 로직 신호들 또는 논리적 등가 회로들을 포함할 수 있다는 것이 인식될 것이다.
도 1 은 일 실시예에 따른 소프트 포스트 패키지 리페어를 수행하도록 구성된 메모리 디바이스(100)의 메모리 뱅크를 예시하는 개략적인 블럭 다이어그램이다. 예시된 메모리 디바이스 (100)는 제어 로직 회로 (110), 스토리지 소자 (112), 매치 로직 회로 (114), 로우 인에이블 회로 (116), 로우 디코더 (118), 데이터 로우들 (122) 및 여분의 로우들 (124)를 포함하는 메모리 어레이 (120), 및 프로그램 가능한 소자 뱅크 (126)를 포함한다. 메모리 디바이스 (100)는 모드 레지스터를 포함할 수 있고, 소프트 포스트 패키지 리페어 모드는 모드 레지스터에 저장된 값에서의 변화에 응답하여 진입될 수 있다. 메모리 디바이스 (100)는 도 1에 예시된 것보다 더 많거나 또는 더 적은 소자들을 포함할 수 있다.
제어 로직 회로 (110)는 입력들로서 소프트 포스트 패키지 리페어 신호 SPPR 및 액티베이트 신호 Activate를 수신할 수 있고 펄스 신호 Pulse 및 소프트 포스트 패키지 리페어 펄스 SPPR Pulse를 생성할 수 있다. 이들 펄스 신호들 둘 모두는 데이터를 캡쳐하기 위해서 휘발성 메모리 소자들, 예컨대 래치들, 레지스터들, SRAM, 또는 유사한 것에 대하여 충분한 시간의 양동안 어써트(assert)될 수 있다. 그런 다음 제어 로직 회로 (110)은 데이터가 캡쳐된 후에 이들 펄스 신호들을 디어써트(de-assert)할 수 있다. 소프트 포스트 패키지 리페어 신호 SPPR는 소프트 포스트 패키지 리페어 동작 모드에 진입하기 위해 어써트될 수 있다. 메모리 디바이스 (100)가 소프트 포스트 패키지 리페어 모드에서 동작하고 있을 때, 액티베이트 신호 Activate는 결함이 있는 어드레스 데이터가 메모리 디바이스 (100)에 제공될 때 어써트될 수 있다. 제어 로직 회로 (110)는 메모리 디바이스 (100)가 소프트 포스트 패키지 리페어 모드에서 동작할 때 액티베이트 신호 Activate가 어써트되고 있는 것에 응답하여 소프트 포스트 패키지 리페어 펄스 SPPR Pulse를 어써트할 수 있다. 제어 로직 회로 (110)는 메모리 디바이스 (100)가 소프트 포스트 패키지 리페어 모드외의 동작 모드에서 동작할 때 액티베이트 신호 Activate가 어써트되고 있는 것에 응답하여 펄스 신호 Pulse를 어써트할 수 있다.
스토리지 엘리먼트 (112)는 어드레스 데이터 Address[N:0]를 수신할 수 있고 어드레스 데이터 Address[N:0]를 휘발성 메모리 소자들에 저장할 수 있다. 스토리지 소자 (112)는 어드레스 데이터 Address[N:0]를 저장하는 임의의 적절한 휘발성 메모리 소자들을 포함할 수 있다. 스토리지 소자 (112)는 제 1 그룹의 메모리 소자들 및 제 2 그룹의 메모리 소자들을 포함할 수 있다. 이들 그룹들 메모리 소자들은 논리적으로 서로로부터 분리될 수 있다. 일부 경우들에서, 이들 그룹들 메모리 소자들은 또한 물리적으로 서로로부터 분리될 수 있다. 제 1 그룹의 메모리 소자들은 결함이 있는 어드레스 데이터를 저장할 수 있다. 어드레스 데이터 Address[N:0]는 소프트 포스트 패키지 리페어 펄스 신호 SPPR Pulse가 어써트될 때 결함이 있는 어드레스 데이터로서 제 1 그룹의 메모리 소자들에 저장될 수 있다. 제 2 그룹의 메모리 소자들은 액세스될 (예를 들어, 판독 또는 프로그래밍되는) 메모리 어레이 (120)의 어드레스에 대응하는 어드레스 데이터를 저장할 수 있다. 어드레스 데이터 Address[N:0]는 펄스 신호 Pulse가 어써트될 때 제 2 그룹의 메모리 소자들에 저장될 수 있다.
매치 로직 회로(match logic circuit) (114)는 제 1 그룹의 메모리 소자들 SPPR Addr_Lat[N:0]로부터의 어드레스 데이터를 제 2 그룹의 메모리 소자들 Addr_Lat[N:0]로부터의 어드레스 데이터와 비교할 수 있다. 매치 로직 회로 (114)는 비교에 응답하여 (예를 들어, 적어도 부분적으로 기초하여) 소프트 포스트 패키지 리페어 매치 신호 SPPR Match를 생성할 수 있다. 소프트 포스트 패키지 리페어 매치 신호 SPPR Match는 메모리 어레이 (120)내 액세스될 어드레스가 스토리지 소자 (112)에 저장된 결함이 있는 어드레스에 일치하는 것을 나타내기 위해 어써트될 수 있다. 액세스될 어드레스가 스토리지 소자에 저장된 결함이 있는 어드레스에 일치하지 않을 때, 소프트 포스트 패키지 리페어 매치 신호 SPPR Match는 디어써트될 수 있다. 매치 로직 회로는 또한 리셋 신호 Reset에 응답하여 소프트 포스트 패키지 리페어 매치 신호 SPPR Match를 디어써트할 수 있다.
로우 인에이블 회로 (116)는 메모리 어레이(120)의 로우 액티베이트를 제어하도록 구성된 회로부(circuitry)를 포함할 수 있다. 로우 인에이블 회로 (116)는 액티베이트 신호 Activate를 수신할 수 있고 로우 인에이블 신호 Row Enable를 로우 디코더 (118)에 제공할 수 있다. 로우 인에이블 회로 (116)는 인에이블링 액티베이트 신호 Activate가 어써트된 후에 로우 디코더 (118) 인에이블에 지연을 제공할 수 있다. 이것은 로우 디코더 (118)가 어드레스 데이터 및 매치 신호들이 데이터 로우들 (122) 중 임의의 결함이 있는 데이터 로우 또는 여분의 로우들 (124) 중 임의의 결함이 있는 여분의 로우를 리페어하기 위해 여분의 로우들 (124)중 임의의 여분의 로우에 재매핑되는 어드레스 일 수 있는 메모리 어레이 (120)의 선택된 로우 어드레스를 제공하도록 준비된 때 메모리 어레이(120)의 로우를 선택하는 것을 가능하게 할 수 있다.
로우 디코더 (118)는 액세스될 어드레스가 매핑되는 메모리 어레이 (120)내 메모리 셀들의 로우를 선택하기 위해 액세스될 어드레스를 디코드할 수 있다. 선택된 로우는 액세스될 어드레스가 결함이 있는 것으로 알려지지 않은 때의 데이터 로우들 (122) 중 임의의 데이터 로우일 수 있다. 예를 들어, 로우 인에이블 신호 Row Enable가 어써트되고 액세스될 어드레스가 스토리지 소자 (112) 또는 프로그램 가능한 소자 뱅크 (126)에 에 저장된 결함이 있는 어드레스에 일치하지 않을 때, 선택된 로우로서 액세스될 어드레스에 매핑되는 데이터 로우들 (122) 중 임의의 로우를 액티베이트하기 위해 프라임 로우 신호 Prime Row가 어써트될 수 있다. 로우 디코더 (118)는 매치 로직 회로 (114)로부터의 소프트 포스트 패키지 리페어 매치 신호 SPPR Match 및/또는 프로그램 가능한 소자 뱅크 (126)로부터의 여분의 매치 신호 Redundant Match에 응답하여 결함이 있는 로우가 액티베이트되는 것을 방지할 수 있다.
액세스될 어드레스가 스토리지 소자 (112)에 저장된 결함이 있는 어드레스 및/또는 프로그램 가능한 소자 뱅크 (126)에 저장된 결함이 있는 어드레스에 일치할 때는, 로우 디코더는 여분의 로우들 (124) 중 임의의 여분의 로우를 선택하기 위해 액세스될 어드레스를 디코드할 수 있다. 여분의 로우 신호 Redundant Row가 액세스될 어드레스에 매핑되는 여분의 로우들 (124) 중 임의의 로우를 선택된 로우로서 액티베이트하기 위해 어써트될 수 있다. 어써트되고 있는 소프트 포스트 패키지 리페어 매치 신호 SPPR Match에 응답하여, 해당 여분의 매치 신호 Redundant Match가 어써트되었더라면 액티베이트되었을 여분의 로우들 (124) 중 임의의 로우 대신에 여분의 로우들 (124)중 상이한 로우가 액티베이트될 수 있다.
예를 들어, 어써트되고 있는 여분의 매치 신호 Redundant Match에 응답하여, 로우 디코더 (118)는 결함이 있는 어드레스가 원래 재매핑되었던 여분의 로우들 (124) 중 임의의 여분의 로우를 선택하기 위해 액세스될 어드레스에 대응하는 것으로 프로그램 가능한 소자 뱅크 (126)에 의해 제공된 여분의 로우 어드레스 데이터 Redundant Section[M:0]를 디코드할 수 있다. 액세스될 어드레스가 스토리지 소자 (112)에 저장된 결함이 있는 어드레스에 일치하는 것을 나타내는 소프트 포스트 패키지 리페어 매치 신호 SPPR Match에 응답하여, 로우 디코더 (118)는 원래 재매핑되었던 결함이 있는 어드레스가 나중에 결함이 있는 것으로 식별된 여분의 로우의 경우에, 대신에 여분의 로우들 (124) 중 상이한 여분의 로우를 선택할 수 있다. 따라서, 결함이 있는 어드레스 데이터를 스토리지 소자 (112)에 저장하는 것은 여분의 로우들 (124) 중 임의의 결함이 있는 로우가 선택되는 것을 방지하기 위해 사용될 수 있다.
메모리 어레이 (120)는 휘발성 또는 비-휘발성 메모리 셀을 포함할 수 있다. 메모리 어레이 (120)로 구현될 수 있는 메모리 셀들의 일부 예들은 DRAM 셀들, SRAM 셀들, 플래시 메모리 셀들, 예컨대 NAND 플래시 메모리 셀들, 상 변화 메모리 셀들, 및 유사한 것을 포함한다. 예시된 바와 같이, 메모리 어레이 (120)는 데이터 로우들 (122) 및 여분의 로우들 (124)를 포함한다. 여분의 로우들 (124)은 결함이 있는 데이터 로우들 (122) 또는 결함이 있는 여분의 로우를 대체하기 위해 사용될 수 있다.
프로그램 가능한 소자 뱅크 (126)는 프로그램 가능한 소자들을 이용하여 어레이 (120)에 결함이 있는 어드레스 데이터를 저장할 수 있다. 프로그램 가능한 소자 뱅크 (126)는 액세스될 어드레스가 어레이 (120)의 결함이 있는 어드레스에 대응하는지를 결정하기 위해 액세스될 어드레스에 대응하는 어드레스 데이터 Address_Lat[N:0]를 프로그램 가능한 소자들에 의해 저장된 결함이 있는 어드레스 데이터와 비교할 수 있다. 프로그램 가능한 소자 뱅크 (126)는 액세스될 어드레스가 어레이 (120)의 임의의 결함이 있는 어드레스에 일치하는지 여부를 나타내는 여분의 매치 신호를 생성할 수 있다. 프로그램 가능한 소자 뱅크 (126)는 결함이 있는 어드레스가 재매핑되었던 여분의 로우들 (124) 중 임의의 로우를 선택하기 위해 여분의 어드레스 데이터 Redundant Section [3:0]을 제공할 수 있다.
도 1 은 메모리 디바이스 (100)의 하나의 뱅크(bank)를 예시한다. 임의 실시예들에서, 도 1에 예시된 일부 또는 전부의 회로들은 메모리 디바이스 (100)의 두개 이상의 뱅크들에 복제될 수 있다. 따라서, 도 1를 참고로 하여 설명된 소프트 포스트 패키지 리페어는 매 뱅크 해결책일 수 있다. 일 실시예에서, 메모리 디바이스 (100)의 다수의 뱅크들은 소프트 포스트 패키지 리페어를 동시에 수행할 수 있다. 대안적으로 또는 추가적으로, 메모리 디바이스 (100)의 두개이상의 뱅크들은 소프트 포스트 패키지 리페어를 순차적으로(sequentially) 수행할 수 있다.
도 2 는 일 실시예에 따른 소프트 포스트 패키지 리페어를 수행하는 예시적인 프로세스(200)의 흐름도이다. 프로세스 (200)는 예를 들어, 도 1의 메모리 디바이스 (100)에 의해 구현될 수 있다. 프로세스 (200)의 특징들의 임의의 조합은 비-일시적 컴퓨터 판독가능한 스토리지에 저장되는 코드로 구체화될 수 있다. 비-일시적 컴퓨터 판독가능한 스토리지가 실행될 때, 비-일시적 컴퓨터 판독가능한 스토리지는 임의의 프로세스 (200)의 일부 또는 전부가 수행되도록 할 수 있다. 본 출원에 논의된 임의의 방법들은 더 많거나 또는 더 적은 동작들을 포함할 수 있고 동작들이 적절한 임의의 순서로 수행될 수 있다는 것이 이해될 것이다.
프로세스 (200)는 소프트 포스트 패키지 리페어(soft post package repair)를 수행할 수 있다. 일 실시예에서, 프로세스 (200)는 메모리 디바이스의 파워 업 시퀀스(power up sequence)의 일부로서 및/또는 패키지 외부 디바이스로부터 예컨대 메모리 제어기로부터 또는 테스트 장비로부터 수신된 명령에 응답하여 수행된다. 블럭 (202)에서, 소프트 포스트 패키지 리페어 모드가 진입된다. 소프트 포스트 패키지 리페어 모드는 메모리 디바이스의, 예컨대 메모리 디바이스 (100)의 패키지의 외부에서 액세스 가능한 노드에서 소프트 포스트 패키지 리페어 명령어 수신에 응답하여 진입될 수 있다. 소프트 포스트 패키지 리페어 모드에 진입하기 전에, 다른 포스트 패키지 리페어 모드들의 동작들이 수행될 수 있다.
소프트 포스트 패키지 리페어 모드에서 동작하는 동안, 액티베이트 명령어(activate command)가 블럭 (204)에서 수신될 수 있다. 액티베이트 명령어가 프리차지(precharge)에 의해 뒤이어질 수 있다. 결함이 있는 어드레스 데이터가 액티베이트 명령어와 함께 제공될 수 있다. 결함이 있는 어드레스는 현재는 "정규(regular)" 메모리 셀들의 그룹에 매핑될 수 있거나 또는 여분의 메모리 셀들의 그룹에 이미 재매핑되었을 수 있다. 결함이 있는 어드레스 데이터는 블럭 (206)에서 래치(latch) 또는 레지스터(register)와 같은 스토리지 소자의 휘발성 메모리에 저장될 수 있다. 하나 초과의 결함이 있는 어드레스가 소프트 포스트 패키지 리페어 모드 동안에 스토리지 소자에 저장될 수 있고 메모리 어레이의 다수의 결함이 있는 부분들은 소프트 포스트 패키지 리페어에 의해 리페어될 수 있다. 결함이 있는 어드레스 데이터가 스토리지 소자에 저장된 후에, 소프트 포스트 패키지 리페어 모드는 블럭 (208)에서 빠져나가게 될 수 있다.
메모리 디바이스의 동작 동안, 메모리 액세스 동작들은 메모리 디바이스의 패키지의 하나 이상의 외부에서 액세스 가능한 노드들에서 수신된 입력들에 응답하여 수행될 수 있다. 메모리 액세스 동작들은 판독 동작들 및/또는 프로그래밍 동작들을 포함할 수 있다. 메모리 액세스 동작들의 일부로서, 액티베이트 명령어가 수신될 수 있다. 액티베이트 명령어는 블럭(210)에서 액세스될 어드레스와 함께 수신될 수 있다. 액세스될 어드레스에 대응하는 어드레스 데이터는 또한 블럭 (210)에서 스토리지 소자의 휘발성 메모리에 저장될 수 있다.
액세스될 어드레스는 블럭 (212)에서 소프트 포스트 패키지 리페어 매치가 있는지 여부를 결정하기 위해 결함이 있는 어드레스 (예를 들어, 다수의 결함이 있는 어드레스들)에 비교될 수 있다. 액세스될 어드레스가 스토리지 소자에 저장된 결함이 있는 어드레스에 일치할 때, 소프트 포스트 패키지 리페어 매치가 존재한다. 결함이 있는 어드레스는 블럭 (214)에서 메모리 어레이 중 제대로 동작하는(functional) 메모리 셀들의 그룹에 재매핑될 수 있다. 디코더는 이런 재매핑을 수행할 수 있다. 디코더는 다른 비 휘발성 메모리에 앞에서 저장된 결함이 있는 어드레스 데이터와 관련된 대체 어드레스를 오버라이드(override)할 수 있고, 대체 어드레스(replacement address)는 액세스될 어드레스에 앞에서 매핑되었던 메모리 셀들의 상이한(예를 들어, 이제 결함이 있는) 그룹에 대응한다. 대체 어드레스는 다른 결함이 있는 어드레스 데이터를 저장하는 비 휘발성 메모리의 위치에 매핑될 수 있다. 예를 들어, 대체 어드레스 데이터는 다른 결함이 있는 어드레스 데이터를 저장하는 비 휘발성 메모리의 위치에 기초하여 디코더에 의해 발생될 수 있다.
대안적으로, 대체 어드레스는 비 휘발성 메모리에 저장될 수 있다. 그런다음 프로세스가 블럭 (210)에서 계속 이어질 수 있다.
반면에, 블럭 (212)에서 액세스될 어드레스가 스토리지 소자에 저장된 결함이 있는 어드레스에 일치하지 않을 때, 소프트 포스트 패키지 리페어 매치가 존재하지 않는다. 그 경우에, 액세스될 어드레스는 블럭 (216)에서 디코더에 디코딩될 수 있다. 디코더는 액세스될 어드레스에 매핑되는 메모리 어레이의 메모리 셀들의 그룹을 선택할 수 있다. 메모리 어레이의 선택된 메모리 셀들의 그룹은 정규 메모리 셀들의 그룹 또는 메모리 어레이의 여분의 메모리 셀들의 그룹일 수 있다. 그런다음 프로세스가 블럭 (210)에서 계속 이어질 수 있다.
도 3는 일 실시예에 따른 도 1의 메모리 디바이스(100) 부분의 개략도이다. 도 3에 예시된 메모리 디바이스 (100)의 부분은 제어 로직 회로 (110), 스토리지 소자 (112), 및 매치 로직 회로 (114)를 포함한다.
제어 로직 회로 (110)는 AND 게이트 (310) 또는 임의의 등가 회로를 이용하여 소프트 포스트 패키지 리페어 신호 SPPR 및 액티베이트 신호 Activate 의 로직 AND를 수행할 수 있다. 제 1 펄스 회로 (312)는 도 2의 프로세스 (200)의 블럭 (206)를 참고로 하여 설명된 것과 같이 결함이 있는 어드레스 데이터가 스토리지 소자 (112)에 의해 캡쳐(capture)될 수 있도록 AND 게이트 (310)의 출력으로부터 소프트 포스트 패키지 리페어 펄스 SPPR Pulse를 생성할 수 있다. 제 2 펄스 회로 (314)는 액세스될 어드레스에 대응하는 어드레스 데이터가 스토리지 소자 (112)에 의해 캡쳐될 수 있도록 액티베이트 신호 Activate로부터 펄스 신호 Pulse를 생성할 수 있다. 예를 들어, 도 2의 프로세스 (200)의 블럭 (210)과 관련하여 설명된 것처럼 액세스될 어드레스가 저장될 수 있다. 펄스 회로들 (312) 및 (314)은 로직 게이트(logic gate), 예컨대 NAND 게이트 또는 NOR 게이트, 및 버퍼들, 예컨대 하나 이상의 인버터들에 의해 구현될 수 있다. 버퍼들이 신호를 지연시켜서 로직 게이트는 어써트된 지연되고 있는 신호에 응답하여 펄스 신호를 생성한다. 어드레스 데이터가 저장될 준비가 된 때 어드레스 데이터 Address<13:0>가 스토리지 소자 (112)에 의해 저장되도록 펄스 회로들 (312) 및 (314)는 스토리지 소자 (112)를 향하는 펄스들을 생성할 수 있다.
스토리지 소자 (112)는 제 1 그룹의 메모리 소자들(315a) 및 제 2 그룹의 메모리 소자들(315b)을 포함할 수 있다. 이들 메모리 소자들은 래치(latch)들, 예컨대 예시된 D-유형 래치들, 또는 다른 적절한 휘발성 메모리 소자들일 수 있다. 비록 제 1 그룹의 메모리 소자들 (315a) 및 제 2 그룹의 메모리 소자들 (315b)은 도 3에 14 비트들의 데이터를 저장하도록 각각 구성되지만, 이들 메모리 소자들 임의의 적절한 데이터의 양을 저장하도록 구성될 수 있다. 제 1 그룹의 메모리 소자들(315a) 및 제 2 그룹의 메모리 소자들(315b)에 의해 저장된 어드레스 데이터는 매치 로직 회로 (114)에 제공될 수 있다.
매치 로직 회로 (114)는 어드레스 데이터를 비교할 수 있다. 예를 들어, 매치 로직 회로 (114)는 제 1 그룹의 메모리 소자들 (315a)에 저장된 데이터의 각 비트 및 제 2 그룹의 메모리 소자들 (315b)에 저장된 데이터의 대응하는 비트의 여집합(complement)에 XOR 로직 함수를 수행할 수 있다. XOR 회로 (320)는 제 1 그룹의 메모리 소자들(315a) 및 제 2 그룹의 메모리 소자들(315b)에 저장된 비트들 전부가 일치하는지 여부를 나타내는 출력을 생성할 수 있다. 매치 로직 회로 (114)의 래치는 소프트 포스트 패키지 리페어 인에이블 신호 SPPREn를 생성할 수 있다.
예시된 바와 같이, 액티브 로우 리셋 신호 RSTF 및 제 1 그룹의 메모리 소자들 (315a)의 클럭 입력은 소프트 포스트 패키지 리페어 인에이블 신호 SPPREn을 생성하는
Figure 112020115242191-pat00001
래치의 입력들에 제공될 수 있다.
Figure 112020115242191-pat00002
래치는 제 1 NAND 게이트 (316) 및 제 2 NAND 게이트 (318)에 의해 구현될 수 있다. 이 래치는 리셋 모드외에 임의의 모드에서 동작하는 동안 어써트되고 있는 소프트 포스트 패키지 리페어 펄스 SPPR Pulse에 응답하여 소프트 포스트 패키지 리페어 인에이블 신호 SPPREn를 어써트할 수 있다. 반면에, 이 래치는 리셋 모드에서 동작하는 동안 어써트되지 않고 있는 소프트 포스트 패키지 리페어 펄스 SPPR Pulse에 응답하여 소프트 포스트 패키지 리페어 인에이블 신호 SPPREn를 디어써트(de-assert)할 수 있다.
XOR 회로 (320)가 결함이 있는 어드레스 데이터의 비트들 전부가 어드레스될 어드레스에 대응하는 어드레스 데이터의 대응하는 비트들과 일치하고 소프트 포스트 패키지 리페어 신호 인에이블 신호 SPPREn 어써트된 것을 나타낼 때, 소프트 포스트 패키지 리페어 매치 신호 SPPR Match는 어써트될 수 있다. AND 게이트 (322) 또는 임의의 다른 적절한 회로가 XOR 회로 (320)의 출력 및 소프트 포스트 패키지 리페어 인에이블 신호 SPPREn의 로직 AND 함수를 수행하기 위해 사용될 수 있다.
도 4는 일 실시예에 따른 도 1의 메모리 디바이스(100)의 로우 디코더(118)의 개략도이다. 로우 디코더 (118)는 스토리지 소자 (112)에 제공된 액세스될 어드레스에 대응하는 어드레스 데이터 Address_Lat<13:0>를 디코드하도록 구성된 어드레스 디코더 (410)를 포함할 수 있다. 어드레스 디코더 (410)가 액세스될 어드레스 Address _ Lat< 13 : 0>를 프라임 로우에 매핑할 때 데이터 로우들 (122)들의 프라임 로우가 선택될 수 있고, 로우 인에이블 신호 Row Enable가 어써트되고, 여분의 매치 또는 소프트 포스트 패키지 리페어 매치 어떤것도 존재하지 않는다. AND 게이트 (416)가 데이터 로우들 (122)의 각각의 롱에 대하여 제공될 수 있다. AND 게이트 (416)는 데이터 로우들 (122)의 선택된 로우에 대응하는 어드레스 디코더 (410)의 출력, 로우 인에이블 신호 Row Enable, 및 결함이 있는 액세스될 어드레스를 나타내는 신호의 로직 AND를 수행할 수 있다. 결함이 있는 액세스될 어드레스를 나타내는 신호는 여분의 매치 신호 Redundant Match 및 소프트 포스트 패키지 리페어 매치 신호 SPPR Match의 NOR 로직 함수에 의해 발생될 수 있다. 예시된 바와 같이, NOR 로직 함수는 OR 게이트 (412) 및 인버터 (414)에 의해 구현된다.
로우 디코더 (118)는 액세스될 어드레스가 결함이 있는 것으로 알려진 때 여분의 로우들 (124) 중 임의의 여분의 로우를 선택할 수 있다. 스토리지 소자 (112)에 저장된 결함이 있는 어드레스 데이터 또는 프로그램 가능한 소자 뱅크 (126)에 저장된 결함이 있는 어드레스 데이터가 액세스될 어드레스가 결함이 있는 것을 나타낼 때 로우 디코더 (118)는 여분의 로우들 (124)로부터 임의의 로우를 선택할 수 있다. 여분의 로우 신호는 여분의 매치 또는 SPPR match가 있고 로우 인에이블 신호 Row Enable 신호가 어써트될 때 여분의 로우들 (124) 중 임의의 로우를 선택할 수 있다. OR 게이트 (412) 및 AND 게이트 (418)가 이 로직 함수를 구현할 수 있다.
여분의 어드레스 데이터 Redundant Section<3:0>은 선택할 여분의 로우들 (124) 중 어떤 로우를 선택하기 위해 디코딩될 수 있다. 로우 디코더 (118)는 또한 결함이 있는 어드레스를 대신에 여분의 로우들 (124) 중 상이한 것에 매핑할 수 있다. 이들 함수들은 임의의 적절한 디코더 로직으로 구현될 수 있다. 예시된 바와 같이, 디코더 로직은 OR 게이트 (424) 및 AND 게이트들 (426, 428, 및 429)를 포함한다. AND 게이트들 (426, 428, 및 429)은 SPPR match가 있을 때 로우가 선택되는 것을 방지할 수 있다. 따라서, 디코더 로직은 비 휘발성 메모리에 저장된 다른 결함이 있는 어드레스 데이터에 대응하는 대체 어드레스를 오버라이드할 수 있다. 이는 하나 초과 유형의 리페어 해결책이 특정한 액세스 어드레스에 대하여 구현될 때 소프트 포스트 패키지 리페어 해결책에 대하여 더 높은 우선순위를 할당할 수 있다. 인버터 (422)가 SPPR match 신호의 여집합을 생성하기 위해 제공된다. 반면에, OR 게이트 (424)는 SPPR match가 있을 때 여분의 로우들 (124) 중 특정 로우(즉, 도 4의 실시예에서 Redundant Row[0])를 선택할 수 있다. 따라서, 메모리 어레이(120)의 결함이 있는 로우가 소프트 포스트 패키지 리페어에 의해 정정된 때 특정 여분의 로우가 선택될 수 있다. 특정 여분의 로우는 스토리지 소자 (112)에 저장된 결함이 있는 어드레스에 원래 매핑되었던 데이터 로우 (122)를 대체할 수 있다. 특정 여분의 로우는 또한 그렇지 않으면, 스토리지 소자 (112)에 저장된 결함이 있는 어드레스에 매핑되었을 여분의 로우들 (124) 중 다른 로우를 대체할 수 있다.
디코더 로직의 출력들은 결함이 있는 메모리 로우를 나타내는 신호와 결합될 수 있다. 예를 들어, 예시된 바와 같이, AND 게이트 (430)는 AND 게이트 (418)의 출력 및 각각의 여분의 로우들 (124)에 대한 디코더 로직의 개개의 출력의 로직 AND을 수행할 수 있다.
도 4의 실시예에서, 도 1의 메모리 어레이 (120)의 여분의 로우들 (124)은 4 여분의 로우들을 포함한다. 다른 실시예들에 따라, 임의의 적절한 수의 여분의 로우들이 구현될 수 있다. 게다가, 디코더 로직은 두개 이상의 여분의 로우들을 이용하여 소프트 포스트 패키지 리페어를 가능하게 하기 위해 여분의 로우들 (124) 중 두개 이상의 특정 로우들을 선택하도록 변형될 수 있다.
상기에서 설명된 원리들 및 장점들은 반도체 디바이스들 또는 컴포넌트들을 포함하는 다양한 장치들에 적용할 수 있다. 이런 장치들의 예들은 소비자 전자 제품들, 전자 회로들, 전자 회로 컴포넌트들, 소비자 전자 제품들의 부품들, 전자 테스트 장비, 등을 포함할 수 있지만 그러나 이것에 한정되지는 않는다. 이런 장치들의 예들은 메모리 칩들, 메모리 모듈들 예컨대 듀얼-인라인 메모리 모듈들 (DIMMs), 광 네트워크들 또는 다른 통신 네트워크들의 수신기 회로들, 및 디스크 드라이버 회로들을 또한 포함할 수 있다. 소비자 전자 제품들은 이동 전화, 스마트 폰, 전화기, 텔레비전, 컴퓨터 모니터, 컴퓨터, 휴대용 컴퓨터, 태블릿 컴퓨터, 개인 디지털 보조장치 (PDA), 마이크로파, 냉장고, 스테레오 시스템, 카세트 레코더 또는 플레이어, DVD 플레이어, CD 플레이어, VCR, MP3 플레이어, 라디오, 캠코더, 카메라, 디지털 카메라, 휴대용 메모리 칩, 와샤(washer), 드라이어, 와샤/드라이어, 복사기, 팩시밀리 기계, 스캐너, 다기능 주변 디바이스, 손목 시계, 클럭, 등을 포함할 수 있지만, 그러나 이것에 한정되지는 않는다. 더구나, 장치들은 마감되지 않은 산물을 포함할 수 있다.
본 발명은 특정한 실시예들에 대하여 설명되었지만, 여기에 제시된 특징들 및 이점들의 모두를 제공하지 않는 실시예들을 포함하여, 이 기술분야의 숙련자들에게 명백한 다른 실시예들이 또한 본 발명의 범위 내에 있다. 게다가, 상기 설명된 다양한 실시예들은 추가 실시예들을 제공하기 위해 조합될 수 있다. 또한, 일 실시예의 맥락에서 도시된 특정한 특징들은 또한 다른 실시예들로 통합될 수 있다. 따라서, 본 발명의 범위는 첨부된 청구항들에 대한 참조에 의해서만 정의된다.

Claims (20)

  1. 메모리 어레이 및 제 1 스토리지 소자를 포함하고 패키징된 메모리 디바이스를 동작시키는 방법으로서,
    상기 메모리 디바이스를 포스트 패키지 리페어 모드에 진입시키는 단계; 및
    상기 메모리 디바이스가 상기 포스트 패키지 리페어 모드에 있는 동안 제 1 어드레스 데이터와 함께 제 1 액티베이트 명령어를 상기 메모리 디바이스에 발행하는 단계를 포함하고, 상기 제 1 액티베이트 명령어는 상기 메모리 디바이스가 제 1 결함있는 어드레스 데이터로서 상기 제 1 스토리지 소자에 상기 제 1 어드레스 데이터를 저장하게 하고 또한 상기 제 1 어드레스 데이터에 응답하여 상기 메모리 어레이에 액세스하지 않게 하고, 상기 제 1 결함있는 어드레스 데이터는 적어도 하나의 결함있는 메모리 셀을 포함하는 액세스될 상기 메모리 어레이의 데이터 어드레스에 대응하는, 방법.
  2. 제1항에 있어서,
    상기 포스트 패키지 리페어 모드는 소프트 포스트 패키지 리페어 모드이고 상기 제 1 스토리지 소자는 휘발성 메모리를 포함하는, 방법.
  3. 제1항에 있어서,
    상기 메모리 디바이스는 모드 레지스터를 더 포함하고,
    상기 메모리 디바이스를 포스트 패키지 리페어 모드에 진입시키는 단계는 상기 모드 레지스터에 저장된 값을 바꾸는 단계를 포함하는, 방법.
  4. 제1항에 있어서,
    상기 메모리 디바이스를 상기 포스트 패키지 리페어 모드로부터 빠져나가게 하는 단계; 및
    상기 메모리 디바이스가 상기 포스트 패키지 리페어 모드로부터 벗어나 있는 동안 제 2 어드레스 데이터와 함께 제 2 액티베이트 명령어를 상기 메모리 디바이스에 발행하는 단계를 더 포함하고, 상기 제 2 액티베이트 명령어는 상기 메모리 디바이스가 상기 제 1 스토리지 소자에 저장된 제 1 어드레스 데이터와 상기 제 2 어드레스 데이터를 비교하여 비교 결과를 생성하게 하는, 방법.
  5. 제4항에 있어서,
    상기 메모리 어레이는 복수의 데이터 어드레스 및 복수의 여분의 어드레스를 포함하고,
    상기 제 2 액티베이트 명령어는 또한 상기 비교 결과가 상기 제 1 스토리지 소자에 저장된 제 1 어드레스 데이터와 상기 제 2 어드레스 데이터가 일치하지 않는다고 지시할 때, 상기 메모리 디바이스가 상기 복수의 데이터 어드레스 중 적어도 하나에 액세스하게 하고, 상기 제 1 스토리지 소자에 저장된 제 1 어드레스 데이터와 상기 제 2 어드레스 데이터가 일치할 때, 상기 메모리 디바이스가 상기 복수의 여분의 어드레스 중 적어도 하나에 액세스하게 하는, 방법.
  6. 제4항에 있어서,
    상기 메모리 디바이스는 제 2 스토리지 소자를 더 포함하고,
    상기 제 2 액티베이트 명령어는 또한 상기 메모리 디바이스가 상기 제 2 스토리지 소자에 상기 제 2 어드레스 데이터를 저장하게 하는, 방법.
  7. 제6항에 있어서,
    상기 제 1 및 제 2 스토리지 소자의 각각은 휘발성 메모리를 포함하는, 방법.
  8. 메모리 어레이, 제 1 스토리지 소자, 및 프로그램 가능한 소자를 포함하는 메모리 디바이스를 동작시키는 방법으로서,
    상기 메모리 디바이스를 패키징하기 전에, 상기 프로그램 가능한 소자에 제 1 결함있는 어드레스 데이터를 저장하는 단계 - 상기 제 1 결함있는 어드레스 데이터는 적어도 하나의 결함있는 메모리 셀을 포함하는 액세스될 상기 메모리 어레이의 제 1 어드레스에 대응함 -;
    상기 메모리 디바이스를 패키징하는 단계;
    상기 메모리 디바이스가 패키징된 후에, 상기 메모리 디바이스를 포스트 패키지 리페어 모드에 진입시키는 단계; 및
    상기 메모리 디바이스가 상기 포스트 패키지 리페어 모드에 있는 동안 제 1 어드레스 데이터와 함께 제 1 액티베이트 명령어를 상기 메모리 디바이스에 발행하는 단계를 포함하고, 상기 제 1 액티베이트 명령어는 상기 메모리 디바이스가 제 2 결함있는 어드레스 데이터로서 상기 제 1 스토리지 소자에 상기 제 1 어드레스 데이터를 저장하게 하고, 상기 제 2 결함있는 어드레스 데이터는 적어도 또 하나의 결함있는 메모리 셀을 포함하는 액세스될 상기 메모리 어레이의 제 2 어드레스에 대응하고, 상기 제 1 액티베이트 명령어는 상기 메모리 디바이스가 상기 제 1 어드레스 데이터에 응답하여 상기 메모리 어레이에 액세스하게 하지 않는, 방법.
  9. 제8항에 있어서,
    상기 포스트 패키지 리페어 모드는 소프트 포스트 패키지 리페어 모드이고,
    상기 제 1 스토리지 소자는 휘발성 메모리를 포함하고,
    상기 프로그램 가능한 소자는 비-휘발성 메모리를 포함하는, 방법.
  10. 제8항에 있어서,
    상기 메모리 디바이스는 모드 레지스터를 더 포함하고,
    상기 메모리 디바이스를 포스트 패키지 리페어 모드에 진입시키는 단계는 상기 모드 레지스터에 저장된 값을 바꾸는 단계를 포함하는, 방법.
  11. 제9항에 있어서,
    상기 메모리 디바이스를 상기 소프트 포스트 패키지 리페어 모드로부터 빠져나가게 하는 단계; 및
    상기 메모리 디바이스가 상기 포스트 패키지 리페어 모드로부터 벗어나 있는 동안 제 2 어드레스 데이터와 함께 제 2 액티베이트 명령어를 상기 메모리 디바이스에 발행하는 단계를 더 포함하고, 상기 제 2 액티베이트 명령어는 상기 메모리 디바이스가 상기 제 1 및 제 2 결함있는 어드레스 데이터의 각각과 상기 제 2 어드레스 데이터를 비교하여 비교 결과를 생성하게 하는, 방법.
  12. 제11항에 있어서,
    상기 제 2 액티베이트 명령어는 또한 상기 비교 결과가 상기 제 2 어드레스 데이터가 상기 제 1 및 제 2 결함있는 어드레스 데이터의 각각과 일치하지 않는다고 지시할 때, 상기 메모리 디바이스가 상기 메모리 어레이의 제 3 어드레스에 액세스하게 하고, 상기 제 2 어드레스 데이터가 상기 제 1 결함있는 어드레스 데이터와 일치할 때, 상기 메모리 디바이스가 상기 메모리 어레이의 제 1 여분의 어드레스에 액세스하게 하고, 상기 제 2 어드레스 데이터가 상기 제 2 결함있는 어드레스 데이터와 일치할 때, 상기 메모리 디바이스가 상기 메모리 어레이의 제 2 여분의 어드레스에 액세스하게 하는, 방법.
  13. 제12항에 있어서,
    상기 메모리 디바이스는 제 2 스토리지 소자를 더 포함하고,
    상기 제 2 액티베이트 명령어는 또한 상기 메모리 디바이스가 상기 제 2 스토리지 소자에 상기 제 2 어드레스 데이터를 저장하게 하는, 방법.
  14. 제13항에 있어서,
    상기 제 1 및 제 2 스토리지 소자의 각각은 휘발성 메모리를 포함하고,
    상기 프로그램 가능한 소자는 비-휘발성 메모리를 포함하는, 방법.
  15. 장치로서,
    제어기; 및
    상기 제어기에 결합된 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 메모리 어레이, 비-휘발성 메모리, 및 휘발성 메모리를 포함하고,
    상기 제어기는,
    상기 메모리 디바이스를 소프트 포스트 패키지 리페어 모드에 진입시키고;
    상기 메모리 디바이스가 상기 소프트 포스트 패키지 리페어 모드에 있는 동안 제 1 어드레스 데이터와 함께 제 1 액티베이트 명령어를 상기 메모리 디바이스에 발행하도록 구성되고,
    상기 제 1 액티베이트 명령어는 상기 메모리 디바이스가 제 1 결함있는 어드레스 데이터로서 상기 휘발성 메모리에 상기 제 1 어드레스 데이터를 저장 및 유지하게 하고, 상기 제 1 결함있는 어드레스 데이터는 적어도 하나의 결함있는 메모리 셀을 포함하는 액세스될 상기 메모리 어레이의 제 1 어드레스에 대응하는, 장치.
  16. 제15항에 있어서,
    상기 제어기는,
    상기 메모리 디바이스가 상기 소프트 포스트 패키지 리페어 모드로부터 빠져나가게 하고;
    상기 메모리 디바이스가 상기 소프트 포스트 패키지 리페어 모드로부터 벗어나 있는 동안 제 2 어드레스 데이터와 함께 제 2 액티베이트 명령어를 상기 메모리 디바이스에 발행하도록 더 구성되고,
    상기 제 2 액티베이트 명령어는 또한 상기 메모리 디바이스가 상기 제 1 결함있는 어드레스 데이터와 상기 제 2 어드레스 데이터를 비교하여 제 1 비교 출력을 생성하게 하는, 장치.
  17. 제16항에 있어서,
    상기 제 2 액티베이트 명령어는 또한 상기 제 1 비교 출력이 상기 제 2 어드레스 데이터와 상기 제 1 결함있는 어드레스 데이터가 일치하지 않는다고 지시할 때, 상기 메모리 디바이스가 상기 메모리 어레이의 제 2 어드레스에 액세스하게 하고, 상기 제 1 비교 출력이 상기 제 2 어드레스 데이터와 상기 제 1 결함있는 어드레스 데이터가 일치한다고 지시할 때, 상기 메모리 디바이스가 상기 메모리 어레이의 여분의 어드레스에 액세스하게 하는, 장치.
  18. 제16항에 있어서,
    상기 비-휘발성 메모리는 제 2 결함있는 어드레스 데이터를 저장하도록 구성되고, 상기 제 2 결함있는 어드레스 데이터는 적어도 또 하나의 결함있는 메모리 셀을 포함하는 액세스될 상기 메모리 어레이의 제 2 어드레스에 대응하고,
    상기 제 2 액티베이트 명령어는 또한 상기 메모리 디바이스가 상기 제 2 결함있는 어드레스 데이터와 상기 제 2 어드레스 데이터를 비교하여 제 2 비교 출력을 생성하게 하는, 장치.
  19. 제18항에 있어서,
    상기 제 2 액티베이트 명령어는 또한 상기 제 1 비교 출력이 상기 제 2 어드레스 데이터와 상기 제 1 결함있는 어드레스 데이터가 일치하지 않는다고 지시하고 상기 제 2 비교 출력이 상기 제 2 어드레스 데이터와 상기 제 2 결함있는 어드레스 데이터가 일치하지 않는다고 지시할 때, 상기 메모리 디바이스가 상기 메모리 어레이의 제 3 어드레스에 액세스하게 하고, 상기 제 1 비교 출력이 상기 제 2 어드레스 데이터와 상기 제 1 결함있는 어드레스 데이터가 일치한다고 지시할 때, 상기 메모리 디바이스가 상기 메모리 어레이의 제 1 여분의 어드레스에 액세스하게 하고, 상기 제 2 비교 출력이 상기 제 2 어드레스 데이터와 상기 제 2 결함있는 어드레스 데이터가 일치한다고 지시할 때, 상기 메모리 디바이스가 상기 메모리 어레이의 제 2 여분의 어드레스에 액세스하게 하는, 장치.
  20. 제15항에 있어서,
    상기 제 1 결함있는 어드레스 데이터는 상기 비-휘발성 메모리에 로딩되지 않는, 장치.
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