KR100505702B1

KR100505702B1 - 웨이퍼 테스트와 포스트 패키지 테스트에서 선택적으로프로그램 가능한 반도체 메모리 장치의 리페어 장치 및 그리페어 방법

Info

Publication number: KR100505702B1
Application number: KR10-2003-0057512A
Authority: KR
Inventors: 경계현
Original assignee: 삼성전자주식회사
Priority date: 2003-08-20
Filing date: 2003-08-20
Publication date: 2005-08-02
Also published as: JP2005071582A; DE102004041020A1; US20050041491A1; KR20050019621A; US6940765B2

Abstract

웨이퍼 테스트와 포스트 패키지 테스트에서 선택적으로 프로그램 가능한 반도체 메모리 장치의 리페어 장치 및 그 리페어 방법이 개시된다. 본 발명에 의한 리페어 장치는 리페어 제어회로, 리던던시 메모리 셀 어레이, 및 리던던시 디코더를 구비하는 것을 특징으로 한다. 리페어 제어회로는 웨이퍼 테스트 과정에서 검출되는 제1 결함 셀의 어드레스 신호와 포스트 패키지 테스트 과정에서 검출되는 제2 결함 셀의 어드레스 신호 중 어느 하나를 프로그램하고, 프리디코더로부터 수신되는 디코딩된 어드레스 신호에 응답하여 소정의 제어신호를 출력한다. 리던던시 메모리 셀 어레이는 복수의 리던던시 메모리 셀들을 포함하고, 활성화될 때 메인 메모리 셀 어레이의 제1 결함 셀과 제2 결함 셀 중 어느 하나를 리페어 한다. 리던던시 디코더는 제어신호에 응답하여 인에이블될 때 리던던시 메모리 셀들 중 일부를 활성화시킨다. 리던던시 디코더가 인에이블될 때, 노말 디코더가 제어신호에 응답하여 디세이블된다. 본 발명에 의한 리페어 장치 및 그 리페어 방법은 적은 면적을 차지하면서 비교적 많은 수의 결함 셀들을 리페어 할 수 있는 장점이 있다.

Description

웨이퍼 테스트와 포스트 패키지 테스트에서 선택적으로 프로그램 가능한 반도체 메모리 장치의 리페어 장치 및 그 리페어 방법{Repair apparatus of semiconductor memory device capable of selectively programming in wafer test and in post package test and repair method of the same}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 리페어 장치 및 그 리페어 방법에 관한 것이다.

최근, 반도체 메모리 장치가 고집적화 되고, 미세화 됨에 따라 반도체 메모리 장치의 제조 공정이 점점 더 복잡해지고 있다. 그 결과, 반도체 메모리 장치의 제조 공정 중 발생되는 결함(fail) 메모리 셀의 수가 더욱 증가되고 있다. 따라서, 대부분의 반도체 메모리 장치는 메인 메모리 셀 어레이의 결함 셀들을 리페어(repair) 하는 비교적 적은 수의 리던던시(redundancy) 메모리 셀 어레이를 구비하도록 설계된다. 이러한, 리던던시 메모리 셀 어레이를 구비하는 종래의 반도체 메모리 장치의 리페어 장치가 미국 특허 5,576,999호에 기재되어 있다.

하나 이상의 결함 셀들을 가지는 메인 메모리 셀 어레이의 로우 라인 또는 칼럼 라인은 리던던시 메모리 셀들로 대체될 수 있다. 이를 위해서는 결함 셀의 어드레스가 리페어 장치의 리페어 제어회로에 미리 프로그램 되어야 한다. 상기 리페어 제어회로는 내부에 포함되는 퓨즈들을 선택적으로 절단함으로써 결함 셀의 어드레스를 프로그램 한다. 상기 리페어 제어회로에 포함되는 퓨즈는 일반적으로 레이저빔에 의해 절단되는 레이저 퓨즈 또는 전기적으로 절단되는 전기적 퓨즈로 구현될 수 있다.

다음으로, 도 1을 참고하여 종래 기술에 따른 리페어 장치를 설명한다. 도 1은 종래 기술에 따른 리페어 장치(150)를 포함하는 반도체 메모리 장치(100)를 나타내는 도면이다. 도 1에서, 상기 반도체 메모리 장치(100)의 다른 내부 회로들은 도면의 간략화를 위해 생략된다. 도 1을 참고하면, 반도체 메모리 장치(100)는 메인 메모리 셀 어레이(110), 노말(normal) 로우 디코더(120), 로우 어드레스 버퍼(130), 로우 프리디코더(predecoder)(140), 및 리페어 장치(150)를 포함한다.

상기 리페어 장치(150)는 제1 리던던시 메모리 셀 어레이(151), 제2 리던던시 메모리 셀 어레이(152), 제1 리던던시 로우 디코더(153), 제2 리던던시 로우 디코더(154), 및 리페어 제어회로(155)를 포함한다. 상기 리페어 제어회로(155)는 제1 비교부(161), 제2 비교부(162), 및 퓨즈 박스(163)를 포함한다.

상기 제1 리던던시 메모리 셀 어레이(151), 상기 제1 리던던시 로우 디코더(153), 및 상기 제1 비교부(161)는 웨이퍼 상태의 테스트 과정에서 검출된 상기 메인 메모리 셀 어레이(110)의 결함 셀(이하, 제1 결함 셀이라 함)을 리페어 한다. 또, 상기 제2 리던던시 메모리 셀 어레이(152), 상기 제2 리던던시 로우 디코더(154), 상기 제2 비교부(162), 및 상기 퓨즈 박스(163)는 패키지 이 후(이하, 포스트 패키지(post package)라 함)의 테스트 과정에서 검출된 상기 메인 메모리 셀 어레이(110)의 결함 셀(이하, 제2 결함 셀이라 함)을 리페어 한다.

상기 제1 비교부(161)는 복수의 퓨즈들(도 2의 F1∼F24)을 포함하고, 상기 퓨즈들(F1∼F24)에 상기 제1 결함 셀의 어드레스가 미리 프로그램된다. 상기 제1 비교부(109)는 도 2를 참고하여 좀 더 상세히 후술된다. 상기 퓨즈 박스(163)에는 상기 제2 결함 셀의 어드레스가 미리 프로그램된다.

도 2를 참고하면, 상기 제1 비교부(161)는 어드레스 비교회로(91)와 논리 회로(92)를 포함한다. 상기 어드레스 비교회로(91)는 복수의 트랜지스터들(21∼49)과 복수의 퓨즈들(F1∼F24)을 포함한다.

상술한 종래 기술에 따른 리페어 장치(150)는 웨이퍼 상태의 테스트 과정에서 검출된 결함 셀을 리페어하는 부분(151, 153, 161)과, 포스트 패키지 테스트 과정에서 검출된 결함 셀을 리페어하는 부분(152, 154, 162, 163)을 포함하는 두 개의 리페어 부분들로 분리되어 있다. 또, 리던던시 메모리 셀 어레이는 상기 두 개의 리페어 부분들 각각에서 사용되는 두 개의 리던던시 메모리 셀 어레이들(151, 152)로 분리되어 있다. 분리된 상기 리던던시 메모리 셀 어레이들(151, 152)이 반도체 메모리 장치에서 더 적은 면적을 차지하도록 하기 위해, 그들 각각에 포함되는 리던던시 메모리 셀의 수는 제한된다.

따라서, 종래 기술에 따른 리페어 장치에서는 웨이퍼 상태의 테스트 과정과 포스트 패키지 테스트 과정에서 검출된 결함 셀들을 각각 리페어 할 수 있는 메모리 셀들이 극히 적은 수만으로 제한되는 문제점이 있다. 또, 종래 기술에 따른 리페어 장치는 상기 두 개의 리페어 부분들의 신호 패스가 서로 다르기 때문에, 상기 리페어 부분들에 대한 타이밍 제어를 각각 별도로 수행해야 하는 문제점이 있다.

본 발명이 이루고자하는 기술적 과제는, 웨이퍼 테스트와 포스트 패키지 테스트에서 선택적으로 프로그램 가능한 반도체 메모리 장치의 리페어 장치 및 그 리페어 방법을 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 리페어 장치는, 복수의 메인 메모리 셀들을 포함하는 메인 메모리 셀 어레이와, 외부의 어드레스 신호를 제1 디코딩하는 프리디코더 및 상기 제1 디코딩된 어드레스 신호를 제2 디코딩하고 상기 복수의 메인 메모리 셀들 중 일부를 선택하여 활성화시키는 노말 디코더를 포함하는 반도체 메모리 장치의 리페어 장치에 있어서, 리페어 제어회로, 리던던시 메모리 셀 어레이, 및 리던던시 디코더를 구비하는 것을 특징으로 한다. 리페어 제어회로는 웨이퍼 테스트 과정에서 검출되는 제1 결함 셀의 어드레스 신호(이하, 제1 어드레스 신호라 함)와 포스트 패키지 테스트 과정에서 검출되는 제2 결함 셀의 어드레스 신호(이하, 제2 어드레스 신호라 함) 중 어느 하나를 프로그램하고, 제1 디코딩된 어드레스 신호에 응답하여 소정의 제어신호를 출력한다. 리던던시 메모리 셀 어레이는 복수의 리던던시 메모리 셀들을 포함하고, 활성화될 때 메인 메모리 셀 어레이의 제1 결함 셀과 제2 결함 셀 중 어느 하나를 리페어 한다. 리던던시 디코더는 제어신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 리던던시 메모리 셀들 중 일부를 활성화시킨다. 리던던시 디코더가 인에이블될 때, 노말 디코더가 제어신호에 응답하여 디세이블된다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 리페어 방법은, 웨이퍼 테스트 과정에서 검출되는 제1 결함 셀의 어드레스 신호(이하, 제1 어드레스 신호라 함)와 포스트 패키지 테스트 과정에서 검출되는 제2 결함 셀의 어드레스 신호(이하, 제2 어드레스 신호라 함) 중 어느 하나를 프로그램하고, 프리디코더로부터 수신되는 디코딩된 어드레스 신호에 응답하여 소정의 제어신호를 출력하는 리페어 제어회로와, 복수의 리던던시 메모리 셀들을 포함하는 리던던시 메모리 셀 어레이, 및 상기 제어신호에 응답하여 상기 리던던시 메모리 셀들 중 일부를 활성화시키는 리던던시 디코더를 포함하는 리페어 장치의 리페어 방법에 있어서,

(a) 상기 리페어 제어회로에 프로그램된 어드레스 신호가 상기 제1 어드레스 신호인지의 여부를 판단하는 단계;

(b) 상기 (a) 단계에서 상기 제1 어드레스 신호가 프로그램된 경우, 상기 디코딩된 어드레스 신호를 상기 제1 어드레스 신호에 비교하고, 그 비교 결과로서 상기 제어신호를 출력하는 단계;

(c) 상기 (a) 단계에서 상기 제1 어드레스 신호가 프로그램되지 않은 경우, 상기 디코딩된 어드레스 신호를 상기 제2 어드레스 신호에 비교하고, 그 비교 결과로서 상기 제어신호를 출력하는 단계; 및

(d) 상기 제어신호가 인에이블될 때, 상기 리던던시 디코더가 인에이블되어 상기 복수의 리던던시 메모리 셀들 중 일부를 활성화시키는 단계를 포함하는 것을 특징으로 한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 일실시예에 따른 웨이퍼 테스트와 포스트 패키지 테스트에서 선택적으로 프로그램 가능한 리페어 장치(250)를 포함하는 반도체 메모리 장치(200)를 나타내는 도면이다. 도 3에서, 상기 반도체 메모리 장치(200)의 다른 내부 회로들은 도면의 간략화를 위해 생략된다. 도 3을 참고하면, 상기 반도체 메모리 장치(200)는 메인 메모리 셀 어레이(210), 노말 로우 디코더(220), 로우 어드레스 버퍼(230), 로우 프리디코더(240), 및 리페어 장치(250)를 포함한다. 상기 메인 메모리 셀 어레이(210)는 매트릭스 형태로 배열되는 복수의 메모리 셀들(미도시)을 포함하고, 상기 복수의 메모리 셀들은 소정의 데이터들을 저장한다. 상기 로우 어드레스 버퍼(230)는 외부로부터 로우 어드레스 신호(RADD)를 수신하여 상기 로우 프리디코더(240)에 출력한다. 상기 로우 프리디코더(240)는 상기 로우 어드레스 신호(RADD)를 디코딩하고, 디코딩된 어드레스 신호(DRA)를 출력한다. 상기 노말 로우 디코더(220)는 소정의 제어신호(REN)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 노말 로우 디코더(220)가 인에이블될 때, 상기 디코딩된 어드레스 신호(DRA)를 디코딩하고, 상기 메인 메모리 셀 어레이(210)의 특정 워드 라인(미도시)을 선택하여 활성화시킨다.

상기 리페어 장치(250)는 리던던시 메모리 셀 어레이(251), 리던던시 로우 디코더(252), 및 리페어 제어회로(253)를 포함한다. 상기 리페어 제어회로(253)는 웨이퍼 리페어 정보 발생부(261), 퓨즈 박스(262), 제어부(263), 및 비교부(264)를 포함한다. 상기 리던던시 로우 디코더(252)는 상기 제어신호(REN)에 응답하여 인에이블되거나 또는 디세이블된다. 여기에서, 상기 리던던시 로우 디코더(252)가 인에이블될 때, 상기 노말 로우 디코더(220)는 디세이블된다.

상기 리던던시 로우 디코더(252)가 인에이블되면, 상기 리던던시 메모리 셀 어레이(251)의 특정 워드 라인(미도시)을 선택하여 활성화시킨다. 그 결과, 상기 메인 메모리 셀 어레이(210)의 결함 셀을 포함하는 워드 라인이 상기 리던던시 메모리 셀 어레이(251)의 상기 특정 워드 라인으로 대체된다.

상기 웨이퍼 리페어 정보 발생부(261)는 웨이퍼 상태의 테스트 과정에서 검출된 결함 셀(이하, 제1 결함 셀이라 함)의 어드레스 신호가 상기 비교부(264)에 프로그램되었는지의 여부를 나타내는 웨이퍼 리페어 신호(WRP)를 출력한다. 예를 들면, 상기 제1 결함 셀의 어드레스 신호가 상기 비교부(264)에 프로그램된 경우 상기 웨이퍼 리페어 정보 발생부(261)는 상기 웨이퍼 리페어 신호(WRP)를 인에이블시킨다. 또, 상기 제1 결함 셀의 어드레스 신호가 상기 비교부(264)에 프로그램되지 않은 경우 상기 웨이퍼 리페어 정보 발생부(261)는 상기 웨이퍼 리페어 신호(WRP)를 디세이블시킨다.

상기 퓨즈 박스(262)는 복수의 퓨즈들(미도시)을 포함하고, 포스트 패키지 테스트 과정에서 검출된 결함 셀(이하, 제2 결함 셀이라 함)의 어드레스 신호가 미리 프로그램된다. 여기에서, 상기 제2 결함 셀에 대한 어드레스 신호의 프로그램은 상기 복수의 퓨즈들이 선택적으로 절단됨으로써 이루어진다. 상기 퓨즈 박스(262)에 포함되는 상기 복수의 퓨즈들은 레이저빔에 의해 절단되는 레이저 퓨즈 또는 전기적으로 절단되는 전기적 퓨즈로 구현될 수 있다.

상기 퓨즈 박스(262)에 상기 제2 결함 셀의 어드레스 신호(PRA)가 미리 프로그램된 경우, 상기 퓨즈 박스(262)는 상기 리페어 장치(250)의 리페어 동작시 인에이블된다. 상기 퓨즈 박스(262)는 프로그램된 상기 제2 결함 셀의 어드레스 신호(PRA)를 상기 리페어 장치(250)의 리페어 동작 동안 계속 출력한다. 반대로, 상기 퓨즈 박스(262)에 상기 제2 결함 셀의 어드레스 신호(PRA)가 미리 프로그램되지 않은 경우, 상기 퓨즈 박스(262)는 상기 리페어 장치(250)의 리페어 동작시 디세이블된다.

상기 제어부(263)는 상기 웨이퍼 리페어 정보 발생부(261)로부터 상기 웨이퍼 리페어 신호(WRP)를 수신하고, 상기 퓨즈 박스(262)로부터 상기 제2 결함 셀의 어드레스 신호(PRA)를 수신한다. 여기에서, 상기 퓨즈 박스(262)에 상기 제2 결함 셀의 어드레스 신호(PRA)가 프로그램되지 않은 경우, 상기 제어부(263)는 상기 웨이퍼 리페어 신호(WRP)만을 수신한다.

상기 제어부(263)는 상기 웨이퍼 리페어 신호(WRP)와 상기 제2 결함 셀의 어드레스 신호(PRA)에 응답하여, 상기 리페어 장치(250)의 동작 모드를 결정하는 복수의 모드 결정 신호들(B1∼Bi)과 리페어 인에이블 신호(S)를 출력한다. 즉, 상기 복수의 모드 결정 신호들(B1∼Bi)과 상기 리페어 인에이블 신호(S)에 의해 상기 리페어 장치(250)가 상기 제1 결함 셀을 리페어하도록 동작하거나 또는 상기 제2 결함 셀을 리페어하도록 동작한다. 여기에서, 상기 리페어 장치(250)는 상기 제1 결함 셀과 상기 제2 결함 셀 중 어느 하나만을 리페어 하도록 동작한다.

상기 비교부(264)는 상기 로우 프리디코더(240)로부터 상기 디코딩된 로우 어드레스 신호(DRA)를 수신한다. 상기 모드 결정 신호들(B1∼Bi)과 상기 리페어 인에이블 신호(S)에 응답하여 상기 디코딩된 로우 어드레스 신호(DRA)와의 비교 대상으로서, 상기 비교부(264)에 프로그램된 결함 셀의 어드레스 신호가 결정된다. 즉, 상기 모드 결정 신호들(B1∼Bi)과 상기 리페어 인에이블 신호(S)에 따라 상기 비교부(264)에 상기 제1 결함 셀의 어드레스 신호가 프로그램된 상태로 되거나 또는 상기 제2 결함 셀의 어드레스 신호(PRA)가 프로그램된 상태로 된다. 이와 관련된 상기 비교부(264)의 구성 및 구체적인 동작은 도 4를 참고하여 좀 더 상세히 후술된다. 상기 비교부(264)는 상기 디코딩된 로우 어드레스 신호(DRA)를 상기 제1 결함 셀의 어드레스 신호 또는 상기 제2 결함 셀의 어드레스 신호(PRA)와 비교하고, 그 비교 결과로서 상기 제어신호(REN)를 출력한다.

다음으로, 상기와 같이 구성된 본 발명의 일실시예에 따른 리페어 장치(250)의 동작을 설명하면 다음과 같다.

먼저, 상기 비교부(264)에 상기 제1 결함 셀의 어드레스 신호가 미리 프로그램된 경우, 상기 웨이퍼 리페어 정보 발생부(261)는 상기 웨이퍼 리페어 신호(WRP)를 인에이블시킨다. 이 때, 상기 퓨즈 박스(262)는 디세이블 상태이다. 상기 제어부(263)는 상기 웨이퍼 리페어 신호(WRP)에 응답하여 상기 모드 결정 신호들(B1∼Bi)을 인에이블시키고, 상기 리페어 인에이블 신호(S)를 디세이블시킨다. 상기 비교부(264)는 상기 모드 결정 신호들(B∼Bi)과 상기 리페어 인에이블 신호(S)에 응답하여 상기 디코딩된 로우 어드레스 신호(DRA)를 상기 제1 결함 셀의 어드레스 신호와 비교하고, 그 비교 결과로서 상기 제어신호(REN)를 출력한다. 상기 비교부(264)는 상기 디코딩된 로우 어드레스 신호(DRA)와 상기 제1 결함 셀의 어드레스 신호가 동일할 때 상기 제어신호(REN)를 인에이블시키고, 다를 때 상기 제어신호(REN)를 디세이블시킨다.

상기 제어신호(REN)가 인에이블될 때, 상기 리던던시 로우 디코더(252)가 인에이블되고 상기 노말 로우 디코더(220)는 디세이블된다. 상기 리던던시 로우 디코더(252)는 상기 리던던시 메모리 셀 어레이(251)의 워드 라인을 선택하여 활성화시킨다. 그 결과, 상기 메인 메모리 셀 어레이(210)의 결함 셀을 포함하는 워드 라인이 상기 리던던시 메모리 셀 어레이(251)의 워드 라인으로 대체된다.

또, 상기 제어신호(REN)가 디세이블될 때, 상기 리던던시 로우 디코더(252)는 디세이블되고 상기 노말 로우 디코더(220)가 인에이블된다. 그 결과, 상기 메인 메모리 셀 어레이(110)가 정상적으로 동작한다.

한편, 상기 비교부(264)에 상기 제1 결함 셀의 어드레스 신호가 미리 프로그램되지 않은 경우, 상기 웨이퍼 리페어 정보 발생부(261)는 상기 웨이퍼 리페어 신호(WRP)를 디세이블시킨다. 이 때, 상기 퓨즈 박스(262)에는 상기 제2 결함 셀의 어드레스 신호(PRA)가 미리 프로그램된 상태이다. 상기 퓨즈 박스(262)는 상기 리페어 장치(250)의 리페어 동작 동안 인에이블 상태를 유지하고, 상기 제2 결함 셀의 어드레스 신호(PRA)를 출력한다. 상기 제어부(263)는 상기 제2 결함 셀의 어드레스 신호(PRA)와 상기 웨이퍼 리페어 신호(WRP)에 응답하여, 상기 모드 결정 신호들(B1∼Bi)을 부분적으로 인에이블시키고, 상기 리페어 인에이블 신호(S)를 디세이블시킨다. 비교부(264)는 상기 모드 결정 신호들(B∼Bi)과 상기 리페어 인에이블 신호(S)에 응답하여 상기 제2 결함 셀의 어드레스 신호(PRA)가 프로그램된 상태로 된다. 상기 비교부(264)는 상기 디코딩된 로우 어드레스 신호(DRA)를 상기 제2 결함 셀의 어드레스 신호(PRA)와 비교하고, 그 비교 결과로서 상기 제어신호(REN)를 출력한다. 이 후의 동작은 상술한 것과 동일하므로 생략된다.

다음으로, 상기 비교부(264)의 구성 및 구체적인 동작을 도 4를 참고하여 설명한다. 도 4는 도 3에 도시된 비교부(264)를 상세히 나타내는 회로도이다.

도 4와 같이, 상기 비교부(264)는 어드레스 비교회로(270)와 논리 회로(280)를 포함한다. 상기 어드레스 비교회로(270)는 복수의 트랜지스터들(T1∼T29)과 복수의 퓨즈들(F1∼F24)을 포함한다. 상기 복수의 퓨즈들(F∼F24)은 레이저빔에 의해 절단되는 레이저 퓨즈 또는 전기적으로 절단되는 전기적 퓨즈로 구현될 수 있다. 상기 트랜지스터들(T1∼T24)은 모드 결정 신호들(B1∼B24)에 응답하여 턴 온 또는 턴 오프된다. 상기 트랜지스터들(T25∼T29)은 상기 리페어 인에이블 신호(S)에 응답하여 턴 온 또는 턴 오프된다. 도 4에서 상기 어드레스 비교회로(270)가 상기 트랜지스터들(T1∼T29)과 상기 퓨즈들(F1∼F24)을 포함하는 것이 일례로서 도시되었지만, 상기 어드레스 비교회로(270)는 필요에 따라 추가의 트랜지스터들 및 퓨즈들을 더 포함할 수 있다. 이 때, 상기 어드레스 비교회로(270)는 추가되는 퓨즈의 수와 동일한 수의 모드 결정 신호를 더 수신한다. 또, 상기 어드레스 비교회로(270)는 추가의 디코딩된 어드레스 신호(DRA)를 더 수신한다.

상기 트랜지스터들(T1∼T8)의 드레인들은 노드(ND1)에 연결되고, 소스들은 상기 퓨즈들(F1∼F8)을 통하여 노드(ND2)에 연결된다. 또, 상기 트랜지스터들(T1~T8)의 게이트에는 상기 모드 결정 신호들(B1∼B8)이 입력된다. 상기 트랜지스터들(T1∼T8)은 상기 모드 결정 신호들(B1∼B8)에 응답하여 턴 온되거나 또는 턴 오프된다. 상기 퓨즈들(F1∼F8)은 상기 제1 결함 셀의 어드레스 신호를 나타낼 수 있도록 선택적으로 미리 절단(cut)된다. 이 경우, 상기 모드 결정 신호들(B1∼B8)은 모두 인에이블된다.

또, 상기 퓨즈들(F1∼F8)이 모두 절단되지 않은 경우, 상기 제2 결함 셀의 어드레스 신호에 대응하여 부분적으로 인에이블되는 상기 모드 결정 신호들(B1∼B8)에 응답하여 상기 트랜지스터들(T1∼T8) 중 일부가 턴 온된다. 그 결과, 상기 트랜지스터들(T1∼T8)과 상기 퓨즈들(F1∼F8)에 제2 결함 셀의 어드레스 신호가 프로그램된 것과 동일한 효과가 얻어진다.

상기 트랜지스터들(T1∼T8)은 상기 노드(ND1)를 통하여 수신되는 디코딩된 로우 어드레스 신호(DRA234)가 상기 제1 또는 상기 제2 결함 셀의 어드레스 신호와 일치할 때, 상기 노드(ND2)로 하이 레벨의 내부신호(FRA234)를 출력한다. 또, 디코딩된 로우 어드레스 신호(DRA234)가 상기 제1 또는 상기 제2 결함 셀의 어드레스 신호와 일치하지 않을 때, 상기 트랜지스터들(T1∼T8)은 로우 레벨의 상기 내부신호(FRA234)를 출력한다.

상기 트랜지스터들(T9∼T12)의 드레인들은 노드(ND3)에 연결되고, 소스들은 상기 퓨즈들(F9∼F12)을 통하여 노드(ND4)에 연결된다. 또, 상기 트랜지스터들(T9~T12)의 게이트에는 상기 모드 결정 신호들(B9∼B12)이 입력된다. 상기 트랜지스터들(T9∼T12)은 상기 모드 결정 신호들(B9∼B12)에 응답하여 턴 온되거나 또는 턴 오프된다. 상기 퓨즈들(F9∼F12)은 상기 제1 결함 셀의 어드레스 신호를 나타낼 수 있도록 선택적으로 미리 절단된다. 이 경우, 상기 모드 결정 신호들(B9∼B12)은 모두 인에이블된다.

또, 상기 퓨즈들(F9∼F12)이 모두 절단되지 않은 경우, 상기 제2 결함 셀의 어드레스 신호에 대응하여 부분적으로 인에이블되는 상기 모드 결정 신호들(B9∼B12)에 응답하여 상기 트랜지스터들(T9∼T12) 중 일부가 턴 온된다. 그 결과, 상기 트랜지스터들(T9∼T12)과 상기 퓨즈들(F9∼F12)에 제2 결함 셀의 어드레스 신호가 프로그램된 것과 동일한 효과가 얻어진다.

상기 트랜지스터들(T9∼T12)은 상기 노드(ND3)를 통하여 수신되는 디코딩된 로우 어드레스 신호(DRA56)가 상기 제1 또는 상기 제2 결함 셀의 어드레스 신호와 일치할 때, 상기 노드(ND4)로 하이 레벨의 내부신호(FRA56)를 출력한다. 또, 디코딩된 로우 어드레스 신호(DRA56)가 상기 제1 또는 상기 제2 결함 셀의 어드레스 신호와 일치하지 않을 때, 상기 트랜지스터들(T9∼T12)은 로우 레벨의 상기 내부신호(FRA56)를 출력한다.

상기 트랜지스터들(T13∼T16)의 드레인들은 노드(ND5)에 연결되고, 소스들은 상기 퓨즈들(F13∼F16)을 통하여 노드(ND6)에 연결된다. 또, 상기 트랜지스터들(T13~T16)의 게이트에는 상기 모드 결정 신호들(B13∼B16)이 입력된다. 상기 트랜지스터들(T13∼T16)은 상기 모드 결정 신호들(B13∼B16)에 응답하여 턴 온되거나 또는 턴 오프된다. 상기 퓨즈들(F13∼F16)은 상기 제1 결함 셀의 어드레스 신호를 나타낼 수 있도록 선택적으로 미리 절단된다. 이 경우, 상기 모드 결정 신호들(B13∼B16)은 모두 인에이블된다.

또, 상기 퓨즈들(F13∼F16)이 모두 절단되지 않은 경우, 상기 제2 결함 셀의 어드레스 신호에 대응하여 부분적으로 인에이블되는 상기 모드 결정 신호들(B13∼B16)에 응답하여 상기 트랜지스터들(T13∼T16) 중 일부가 턴 온된다. 그 결과, 상기 트랜지스터들(T13∼T16)과 상기 퓨즈들(F13∼F16)에 제2 결함 셀의 어드레스 신호가 프로그램된 것과 동일한 효과가 얻어진다.

상기 트랜지스터들(T13∼T16)은 상기 노드(ND5)를 통하여 수신되는 디코딩된 로우 어드레스 신호(DRA78)가 상기 제1 또는 상기 제2 결함 셀의 어드레스 신호와 일치할 때, 상기 노드(ND6)로 하이 레벨의 내부신호(FRA78)를 출력한다. 또, 디코딩된 로우 어드레스 신호(DRA78)가 상기 제1 또는 상기 제2 결함 셀의 어드레스 신호와 일치하지 않을 때, 상기 트랜지스터들(T13∼T16)은 로우 레벨의 상기 내부신호(FRA78)를 출력한다.

상기 트랜지스터들(T17∼T20)의 드레인들은 노드(ND7)에 연결되고, 소스들은 상기 퓨즈들(F17∼F20)을 통하여 노드(ND8)에 연결된다. 또, 상기 트랜지스터들(T17~T20)의 게이트에는 상기 모드 결정 신호들(B17∼B20)이 입력된다. 상기 트랜지스터들(T17∼T20)은 상기 모드 결정 신호들(B17∼B20)에 응답하여 턴 온되거나 또는 턴 오프된다. 상기 퓨즈들(F17∼F20)은 상기 제1 결함 셀의 어드레스 신호를 나타낼 수 있도록 선택적으로 미리 절단된다. 이 경우, 상기 모드 결정 신호들(B17∼B20)은 모두 인에이블된다.

또, 상기 퓨즈들(F17∼F20)이 모두 절단되지 않은 경우, 상기 제2 결함 셀의 어드레스 신호에 대응하여 부분적으로 인에이블되는 상기 모드 결정 신호들(B17∼B20)에 응답하여 상기 트랜지스터들(T17∼T20) 중 일부가 턴 온된다. 그 결과, 상기 트랜지스터들(T17∼T20)과 상기 퓨즈들(F17∼F20)에 제2 결함 셀의 어드레스 신호가 프로그램된 것과 동일한 효과가 얻어진다.

상기 트랜지스터들(T17∼T20)은 상기 노드(ND7)를 통하여 수신되는 디코딩된 로우 어드레스 신호(DRA910)가 상기 제1 또는 상기 제2 결함 셀의 어드레스 신호와 일치할 때, 상기 노드(ND8)로 하이 레벨의 내부신호(FRA910)를 출력한다. 또, 디코딩된 로우 어드레스 신호(DRA910)가 상기 제1 또는 상기 제2 결함 셀의 어드레스 신호와 일치하지 않을 때, 상기 트랜지스터들(T17∼T20)은 로우 레벨의 상기 내부신호(FRA910)를 출력한다.

상기 트랜지스터들(T21∼T24)의 드레인들은 노드(ND9)에 연결되고, 소스들은 상기 퓨즈들(F21∼F24)을 통하여 노드(ND10)에 연결된다. 또, 상기 트랜지스터들(T21~T24)의 게이트에는 상기 모드 결정 신호들(B21∼B24)이 입력된다. 상기 트랜지스터들(T21∼T24)은 상기 모드 결정 신호들(B21∼B24)에 응답하여 턴 온되거나 또는 턴 오프된다. 상기 퓨즈들(F21∼F24)은 상기 제1 결함 셀의 어드레스 신호를 나타낼 수 있도록 선택적으로 미리 절단된다. 이 경우, 상기 모드 결정 신호들(B21∼B24)은 모두 인에이블된다.

또, 상기 퓨즈들(F21∼F24)이 모두 절단되지 않은 경우, 상기 제2 결함 셀의 어드레스 신호에 대응하여 부분적으로 인에이블되는 상기 모드 결정 신호들(B21∼B24)에 응답하여 상기 트랜지스터들(T21∼T24) 중 일부가 턴 온된다. 그 결과, 상기 트랜지스터들(T21∼T24)과 상기 퓨즈들(F21∼F24)에 제2 결함 셀의 어드레스 신호가 프로그램된 것과 동일한 효과가 얻어진다.

상기 트랜지스터들(T21∼T24)은 상기 노드(ND9)를 통하여 수신되는 디코딩된 로우 어드레스 신호(DRA1112)가 상기 제1 또는 상기 제2 결함 셀의 어드레스 신호와 일치할 때, 상기 노드(ND10)로 하이 레벨의 내부신호(FRA1112)를 출력한다. 또, 디코딩된 로우 어드레스 신호(DRA1112)가 상기 제1 또는 상기 제2 결함 셀의 어드레스 신호와 일치하지 않을 때, 상기 트랜지스터들(T21∼T24)은 로우 레벨의 상기 내부신호(FRA1112)를 출력한다.

또, 상기 트랜지스터들(T25∼T29)의 드레인들은 상기 노드들(ND2, ND4, ND6, ND8, ND10)에 연결되고, 소스들은 그라운드 전압에 연결된다. 또, 상기 트랜지스터들(T25∼T29)의 게이트에는 상기 리페어 인에이블 신호(S)가 입력된다. 상기 트랜지스터들(T25∼T29)은 상기 리페어 인에이블 신호(S)에 응답하여 턴 온되거나 또는 턴 오프된다. 상기 리페어 인에이블 신호(S)는 상기 리페어 장치(250)가 리페어 동작을 수행할 때 디세이블되고, 상기 리페어 장치(250)가 리페어 동작을 수행하지 않을 때 인에이블된다. 또, 상기 리페어 인에이블 신호(S)가 인에이블될 때 상기 모드 결정 신호들(B1∼B24)은 모두 디세이블된다.

또, 상기 논리 회로(280)는 상기 내부신호들(FRA234, FRA56, FRA78, FRA910, FRA1112)에 응답하여 상기 제어신호(REN)를 출력한다. 상기 논리 회로(280)는 NAND 게이트들(281, 282)과 NOR 게이트(283)로 구현될 수 있다. 상기 NAND 게이트(281)는 상기 내부신호들(FRA234, FRA56, FRA78)을 논리 연산하고 그 결과를 출력한다. 상기 NAND 게이트(282)는 상기 내부신호들(FRA910, FRA1112)을 논리 연산하고 그 결과를 출력한다. 상기 NOR 게이트(283)는 상기 NAND 게이트들(281, 282)의 출력 신호들에 응답하여 상기 제어신호(REN)를 출력한다. 또, 상기 어드레스 비교회로(270)가 추가의 트랜지스터들 및 퓨즈들을 더 포함할 때, 상기 논리 회로(280)는 추가의 NAND 게이트들 및 NOR 게이트들을 더 포함할 수 있다.

상기와 같이 구성된 비교부(264)의 동작을 설명하면 다음과 같다.

먼저, 상기 어드레스 비교회로(270)의 상기 퓨즈들(F1∼F24)에 상기 제1 결함 셀의 어드레스 신호가 프로그램된 경우를 설명한다. 이 경우, 상기 모드 결정 신호들(B1∼B24)은 모두 인에이블되고, 상기 리페어 인에이블 신호(S)는 디세이블된다.

예를 들어, DRA234<000>, DRA56<01>, DRA78<01>, DRA910<10>, DRA1112<10>인 상기 제1 결함 셀의 어드레스 신호에 대하여, 상기 퓨즈들(F1∼F24)은 다음과 같이 절단된다.

먼저, 상기 DRA234가 <000>이므로 상기 퓨즈(F1)를 제외한 상기 퓨즈들(F2∼F8)이 절단된다. 또, 상기 DRA56이 <01>이므로 상기 퓨즈(F10)를 제외한 상기 퓨즈들(F9, F11, F12)이 절단된다. 다음으로, 상기 DRA78이 <01>이므로 상기 퓨즈(F14)를 제외한 퓨즈들(F13, F15, F16)이 절단된다. 또, 상기 DRA910이 <10>이므로 상기 퓨즈(F19)를 제외한 퓨즈들(F17, F18, F20)이 절단된다. 또, 상기 DRA1112이 <10>이므로 상기 퓨즈(F23)를 제외한 퓨즈들(F21, F22, F24)이 절단된다. 상기 모드 결정 신호들(B1∼B24)은 모두 인에이블 상태이므로, 상기 트랜지스터들(T1∼T24)은 모두 턴 온된다. 입력되는 디코딩된 어드레스 신호들(DRA234, DRA56, DRA78, DRA910, DRA1112)이 상기 제1 결함 셀의 어드레스 신호와 동일할 때, 상기 트랜지스터들(T1, T10, T14, T19, T23)은 하이 레벨의 상기 내부신호들(FRA234, FRA56, FRA78, FRA910 FRA1112)을 출력한다. 또, 입력되는 상기 디코딩된 어드레스 신호들(DRA234, DRA56, DRA78, DRA910, DRA1112)이 상기 제1 결함 셀의 어드레스 신호와 동일하지 않을 때, 상기 트랜지스터들(T1, T10, T14, T19, T23)은 로우 레벨의 상기 내부신호들(FRA234, FRA56, FRA78, FRA910 FRA1112)을 출력한다

상기 논리 회로(280)는 하이 레벨의 상기 내부신호들(FRA234, FRA56, FRA78, FRA910 FRA1112)에 응답하여 상기 제어신호(REN)를 인에이블시킨다. 또, 상기 논리 회로(280)는 로우 레벨의 상기 내부신호들(FRA234, FRA56, FRA78, FRA910 FRA1112)에 응답하여 상기 제어신호(REN)를 디세이블시킨다.

다음으로, 상기 퓨즈들(F1∼F24)에 상기 제1 결함 셀의 어드레스 신호가 프로그램되지 않은 경우, 즉, 상기 퓨즈들(F1∼F24)이 모두 절단되지 않은 경우를 설명한다. 이 경우, 상기 모드 결정 신호들(B1∼B24)에 의해, 퓨즈 박스(도 3의 262참고)에 프로그램된 제2 결함 셀의 어드레스 신호가 상기 어드레스 비교회로(270)에 프로그램된 것과 동일한 상태로 된다. 이 때, 상기 모드 결정 신호들(B1∼B24) 중 일부만이 인에이블되고, 상기 리페어 인에이블 신호(S)는 디세이블된다. 이를 좀 더 상세히 설명하면, 예를 들어, DRA234<000>, DRA56<01>, DRA78<01>, DRA910<10>, DRA1112<10>인 상기 제2 결함 셀의 어드레스 신호에 대하여, 제어부(도 3의 263참고)는 상기 모드 결정 신호들(B1, B10, B14, B19, B23)을 인에이블시키고, 나머지 모드 결정 신호들(B2∼B9, B11∼B13, B15∼B18, B21, B22, B24)을 디세이블시킨다.

상기 모드 결정 신호들(B1, B10, B14, B19, B23)에 응답하여 상기 트랜지스터들(T1, T10, T14, T19, T23)이 턴 온된다. 또, 모드 결정 신호들(B2∼B9, B11∼B13, B15∼B18, B21, B22, B24)에 응답하여 상기 트랜지스터들(T2∼T9, T11∼T13, T15∼T18, T21, T22, T24)이 턴 오프된다. 그 결과, 상기 어드레스 비교회로(270)에 상기 제2 결함 셀의 어드레스 신호가 프로그램된 것과 동일한 효과가 얻어진다.

입력되는 디코딩된 어드레스 신호들(DRA234, DRA56, DRA78, DRA910, DRA1112)이 상기 제2 결함 셀의 어드레스 신호와 동일할 때, 상기 트랜지스터들(T1, T10, T14, T19, T23)은 하이 레벨의 상기 내부신호들(FRA234, FRA56, FRA78, FRA910 FRA1112)을 출력한다. 또, 입력되는 상기 디코딩된 어드레스 신호들(DRA234, DRA56, DRA78, DRA910, DRA1112)이 상기 제2 결함 셀의 어드레스 신호와 동일하지 않을 때, 상기 트랜지스터들(T1, T10, T14, T19, T23)은 로우 레벨의 상기 내부신호들(FRA234, FRA56, FRA78, FRA910 FRA1112)을 출력한다

도 3 및 도 4에서 본 발명의 일실시예에 따른 리페어 장치가 메인 메모리 셀 어레이의 결함 셀을 포함하는 로우 라인을 리페어하는 것을 예를 들어 설명하였지만, 상기 리페어 장치가 상기 메인 메모리 셀 어레이의 결함 셀을 포함하는 칼럼 라인을 리페어 하도록 구현될 수도 있다.

상기한 것과 같이, 본 발명에 따른 리페어 장치의 리페어 제어회로에는 웨이퍼 상태의 테스트 과정에서 검출된 결함 셀의 어드레스 신호가 프로그램되거나 또는 포스트 패키지 테스트 과정에서 검출된 결함 셀의 어드레스 신호가 프로그램될 수 있다. 즉, 상기 리페어 장치는 웨이퍼 상태의 테스트 과정에서 검출된 결함 셀을 리페어하거나 또는 포스트 패키지 테스트 과정에서 검출된 결함 셀을 리페어 할 수 있다.

또, 본 발명에 따른 리페어 장치는 분리되지 않은 단일의 리던던시 메모리 셀 어레이를 포함하므로, 반도체 메모리 장치에서 적은 면적을 차지하면서 결함 셀을 리페어 할 수 있는 리던던시 메모리 셀의 수가 증가될 수 있다.

또, 본 발명에 따른 리페어 장치가 선택적으로 웨이퍼 상태의 테스트 과정에서 검출된 결함 셀을 리페어하거나 또는 포스트 패키지 테스트 과정에서 검출된 결함 셀을 리페어하므로, 리페어 동작을 위한 신호들의 패스가 동일하다. 따라서, 본 발명에 따른 리페어 장치는 별도의 타이밍 제어가 필요 없다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상기한 것과 같이, 본 발명에 따른 리페어 장치 및 그 리페어 방법은 웨이퍼 상태의 테스트 과정에서 검출된 결함 셀을 리페어하거나 또는 포스트 패키지 테스트 과정에서 검출된 결함 셀을 리페어 할 수 있는 효과가 있다.

또, 본 발명에 따른 리페어 장치 및 그 리페어 방법은 분리되지 않은 단일의 리던던시 메모리 셀 어레이를 사용하므로, 반도체 메모리 장치 내에서 적은 면적을 차지하면서 비교적 많은 수의 결함 셀들을 리페어 할 수 있는 효과가 있다.

도 1은 종래 기술에 따른 리페어 장치를 포함하는 반도체 메모리 장치를 나타내는 도면이다.

도 2는 도 1에 도시된 제1 비교부를 상세히 나타내는 회로도이다.

도 3은 본 발명의 일실시예에 따른 웨이퍼 테스트와 포스트 패키지 테스트에서 선택적으로 프로그램 가능한 리페어 장치를 포함하는 반도체 메모리 장치를 나타내는 도면이다.

도 4는 도 3에 도시된 비교부를 상세히 나타내는 회로도이다.

Claims

복수의 메인 메모리 셀들을 포함하는 메인 메모리 셀 어레이와, 외부의 어드레스 신호를 제1 디코딩하는 프리디코더 및 상기 제1 디코딩된 어드레스 신호를 제2 디코딩하고 상기 복수의 메인 메모리 셀들 중 일부를 선택하여 활성화시키는 노말 디코더를 포함하는 반도체 메모리 장치의 리페어 장치에 있어서,

웨이퍼 테스트 과정에서 검출되는 제1 결함 셀의 어드레스 신호(이하, 제1 어드레스 신호라 함)와 포스트 패키지 테스트 과정에서 검출되는 제2 결함 셀의 어드레스 신호(이하, 제2 어드레스 신호라 함) 중 어느 하나를 프로그램하고, 상기 제1 디코딩된 어드레스 신호에 응답하여 소정의 제어신호를 출력하는 리페어 제어회로;

복수의 리던던시 메모리 셀들을 포함하고, 활성화될 때 상기 메인 메모리 셀 어레이의 상기 제1 결함 셀과 상기 제2 결함 셀 중 어느 하나를 리페어하는 리던던시 메모리 셀 어레이; 및

상기 제어신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 리던던시 메모리 셀들 중 일부를 활성화시키는 리던던시 디코더를 구비하고,

상기 리던던시 디코더가 인에이블될 때, 상기 노말 디코더가 상기 제어신호에 응답하여 디세이블되는 것을 특징으로 하는 반도체 메모리 장치의 리페어 장치.
제1항에 있어서, 상기 리페어 제어회로는,

프로그램된 상기 제1 어드레스 신호가 존재하는지의 여부를 나타내는 웨이퍼 리페어 신호를 출력하는 웨이퍼 리페어 정보 발생부;

복수의 제1 퓨즈들을 포함하고, 외부의 프로그램 제어신호에 의해 상기 복수의 제1 퓨즈들 중 일부가 절단되어 상기 제2 어드레스 신호가 프로그램되고, 프로그램된 상기 제2 어드레스 신호를 출력하는 퓨즈 박스;

상기 웨이퍼 리페어 신호와 상기 제2 어드레스 신호에 응답하여 복수의 모드 결정 신호들과 리페어 인에이블 신호를 출력하는 제어부; 및

상기 복수의 모드 결정 신호들과 상기 리페어 인에이블 신호에 응답하여, 상기 제1 어드레스 신호와 상기 제2 어드레스 신호 중 어느 하나를 비교 기준 어드레스 신호로서 결정하고, 상기 제1 디코딩된 어드레스 신호를 상기 비교 기준 어드레스 신호에 비교하고, 그 비교 결과로서 상기 제어신호를 출력하는 비교부를 구비하고,

상기 퓨즈 박스는 프로그램된 상기 제1 어드레스 신호가 존재할 때 디세이블되어, 상기 제2 어드레스 신호를 출력하지 않는 것을 특징으로 하는 반도체 메모리 장치의 리페어 장치.
제2항에 있어서,

상기 웨이퍼 리페어 정보 발생부는 프로그램된 상기 제1 어드레스 신호가 존재할 때 상기 웨이퍼 리페어 신호를 인에이블시키고, 프로그램된 상기 제1 어드레스 신호가 존재하지 않을 때 상기 웨이퍼 리페어 신호를 디세이블시키고,

상기 제어부는 상기 웨이퍼 리페어 신호가 인에이블될 때 상기 복수의 모드 결정 신호들을 모두 인에이블시키고, 상기 웨이퍼 리페어 신호가 디세이블될 때 상기 퓨즈 박스로부터 수신되는 상기 제2 어드레스 신호에 응답하여 상기 복수의 모드 결정 신호들 중 일부를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 리페어 장치.
제3항에 있어서, 상기 비교부는,

상기 제1 디코딩된 어드레스 신호가 상기 비교 기준 어드레스 신호와 동일할 때, 복수의 내부 신호들을 출력하는 어드레스 비교회로; 및

상기 복수의 내부 신호들에 응답하여 상기 제어신호를 출력하는 논리회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 장치.
제4항에 있어서, 상기 어드레스 비교회로는,

상호 병렬 연결되는 복수의 제2 퓨즈들;

상기 복수의 제2 퓨즈들 각각의 입력과 상기 프리디코더의 출력 사이에 직렬 연결되는 복수의 제1 스위칭 회로들; 및

상기 복수의 제2 퓨즈들 각각의 출력과 그라운드 전압 사이에 직렬 연결되는 복수의 제2 스위칭 회로들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 장치.
제5항에 있어서,

상기 복수의 제1 스위칭 회로들은 상기 복수의 모드 결정 신호들에 응답하여 온 또는 오프되고,

상기 복수의 제2 스위칭 회로들은 상기 리페어 인에이블 신호에 응답하여 온 또는 오프되고,

상기 제1 스위칭 회로들 중 일부 또는 전체가 온될 때 상기 제2 스위칭 회로들은 모두 오프되는 것을 특징으로 하는 반도체 메모리 장치의 리페어 장치.
제6항에 있어서,

상기 복수의 모드 결정 신호들이 모두 인에이블될 때 상기 복수의 제2 퓨즈들 중 일부가 절단된 상태이고, 상기 복수의 모드 결정 신호들 중 일부가 인에이블될 때, 상기 복수의 제2 퓨즈들은 모두 비절단 상태인 것을 특징으로 하는 반도체 메모리 장치의 리페어 장치.
제1항에 있어서,

상기 제1 어드레스 신호와 상기 제2 어드레스 신호는 로우 어드레스 신호인 것을 특징으로 하는 반도체 메모리 장치의 리페어 장치.
제1항에 있어서,

상기 제1 어드레스 신호와 상기 제2 어드레스 신호는 칼럼 어드레스 신호인 것을 특징으로 하는 반도체 메모리 장치의 리페어 장치.
제1항의 상기 리페어 장치를 포함하는 반도체 메모리 장치.
웨이퍼 테스트 과정에서 검출되는 제1 결함 셀의 어드레스 신호(이하, 제1 어드레스 신호라 함)와 포스트 패키지 테스트 과정에서 검출되는 제2 결함 셀의 어드레스 신호(이하, 제2 어드레스 신호라 함) 중 어느 하나를 프로그램하고, 프리디코더로부터 수신되는 디코딩된 어드레스 신호에 응답하여 소정의 제어신호를 출력하는 리페어 제어회로와, 복수의 리던던시 메모리 셀들을 포함하는 리던던시 메모리 셀 어레이, 및 상기 제어신호에 응답하여 상기 리던던시 메모리 셀들 중 일부를 활성화시키는 리던던시 디코더를 포함하는 리페어 장치의 리페어 방법에 있어서,

(a) 상기 리페어 제어회로에 프로그램된 어드레스 신호가 상기 제1 어드레스 신호인지의 여부를 판단하는 단계;

(b) 상기 (a) 단계에서 상기 제1 어드레스 신호가 프로그램된 경우, 상기 디코딩된 어드레스 신호를 상기 제1 어드레스 신호에 비교하고, 그 비교 결과로서 상기 제어신호를 출력하는 단계;

(c) 상기 (a) 단계에서 상기 제1 어드레스 신호가 프로그램되지 않은 경우, 상기 디코딩된 어드레스 신호를 상기 제2 어드레스 신호에 비교하고, 그 비교 결과로서 상기 제어신호를 출력하는 단계; 및

(d) 상기 제어신호가 인에이블될 때, 상기 리던던시 디코더가 인에이블되어 상기 복수의 리던던시 메모리 셀들 중 일부를 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제11항에 있어서, 상기 (b) 단계는,

(b1) 복수의 모드 결정 신호들을 모두 인에이블시키는 단계;

(b2) 상기 복수의 모드 결정 신호들에 응답하여 상기 제1 어드레스 신호를 상기 디코딩된 어드레스 신호의 비교 기준 어드레스 신호로서 결정하는 단계;

(b3) 상기 제1 어드레스 신호와 상기 디코딩된 어드레스 신호를 비교하는 단계; 및

(b4) 상기 (b3) 단계에서 상기 제1 어드레스 신호와 상기 디코딩된 어드레스 신호가 동일할 때 상기 제어신호를 인에이블시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제11항에 있어서, 상기 (c) 단계는,

(c1) 상기 제2 어드레스 신호에 응답하여 복수의 모드 결정 신호들 중 일부를 인에이블시키는 단계;

(c2) 상기 복수의 모드 결정 신호들에 응답하여 상기 제2 어드레스 신호를 상기 디코딩된 어드레스 신호의 비교 기준 어드레스 신호로서 결정하는 단계;

(c3) 상기 제2 어드레스 신호와 상기 디코딩된 어드레스 신호를 비교하는 단계; 및

(c4) 상기 (c3) 단계에서 상기 제2 어드레스 신호와 상기 디코딩된 어드레스 신호가 동일할 때 상기 제어신호를 인에이블시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제11항에 있어서,

상기 제1 어드레스 신호와 상기 제2 어드레스 신호는 로우 어드레스 신호인 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제11항에 있어서,

상기 제1 어드레스 신호와 상기 제2 어드레스 신호는 칼럼 어드레스 신호인 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.