KR100907930B1 - 테스트 시간을 줄일 수 있는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 테스트 동작을 위해 외부 반도체 테스트 장치와 연결되어야 하는 패드의 수를 줄이고 퓨즈를 통해 패키지 후에는 반도체 메모리 장치의 동작에 영향을 미치지 않도록 제어할 수 있는 반도체 메모리 장치를 제공한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 외부에서 입력되는 신호 및 기준 전압과 연결된 입력 패드부, 입력 패드부를 통해 입력되는 신호와 기준 전압의 비교를 통해 신호의 값을 감지하여 내부로 전달하기 위한 입력 버퍼부, 및 테스트시 기준 전압을 생성하여 상기 입력 배드부 및 상기 입력 버퍼부에 공급하고 패키징 후 비활성화되는 기준 전압 발생부를 포함한다. 따라서, 다량의 반도체 메모리 장치를 테스트하기 위한 시간을 줄일 수 있어 반도체 메모리 장치의 제조 비용을 절감할 수 있는 장점이 있다.
반도체, 테스트, 기준 전압 발생부, 메모리 장치, 입력 버퍼, 시동 신호

Description

테스트 시간을 줄일 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS FOR REDUCING TEST TIME}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 대량으로 생산되는 반도체 메모리 장치 제조 후 반도체 메모리 장치의 동작을 테스트하기 위한 방법과 내부 구성에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 최근에도 더 많은 데이터를 저장하고 더 빨리 읽기와 쓰기 동작을 실행하면서 전력 소비를 줄일 수 있는 반도체 메모리 장치의 요 구는 계속 되고 있다. 이로 인해 반도체 메모리 장치의 설계와 제조는 더욱 복잡해졌으며, 제조된 반도체 메모리 장치를 테스트하는 과정도 아울러 복잡하고 어려워졌다.
또한, 반도체 메모리 장치의 제조를 위한 공정기술이 발달함에 따라 반도체 메모리 장치의 전체 제조 비용에서 제조를 위한 공정 비용에 비해 공정 후 반도체 메모리 장치의 테스트를 위해 소요되는 테스트 비용이 점점 더 큰 비중을 차지하고 있다. 기술의 발달로 반도체 메모리 장치의 생산에 사용되는 웨이퍼(wafer)의 크기가 커지고, 각각의 웨이퍼에 반도체 메모리 장치를 구성하는 칩의 개수는 점점 많아진다. 이로 인해, 각각의 칩들을 패키징하기 전에 결함이 있는지 테스트하는 과정에 소요되는 시간이 계속 증가하고 있다.
외부의 반도체 테스트 장비를 통해 하나의 웨이퍼 내의 다수개의 칩들은 순차적으로 테스트 되는 것이 아니라 여러 개의 칩이 동시에 테스트 된다. 외부의 반도체 테스트 장비는 다수개의 칩을 동시에 테스트하기 위한 다수개의 프로브 카드(probe card)의 핀을 확보하고 있으며, 각각의 칩에 필요한 프로브 카드의 핀을 할당하여 테스트에 필요한 신호, 전압 등을 공급하고 테스트 결과를 전달받아 테스트한 칩에 결함이 있는지를 검사한다. 여기서, 외부의 반도체 테스트 장비가 가지고 있는 프로브 카드의 핀은 물리적으로 한계가 있으며, 이를 늘리는 것은 테스트 비용의 증가로 이어져 반도체 메모리 장치의 생산에 큰 불이익이 된다. 그러나, 반도체 메모리 장치는 더욱 빠르게 동작하고 더욱 많이 저장할 것을 요구받고 있으며, 이로 인해 반도체 메모리 장치를 구성하는 각각의 칩을 테스트하기 위한 프로브 카드의 핀은 더욱 많이 요구되고 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 테스트를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치를 구성하는 칩(200)은 신호 입력 패드 부(220)와 내부 회로(240)를 포함하고 있다. 반도체 메모리 장치의 테스트를 위해, 이러한 칩(200)에 포함된 각각의 신호 입력 패드들(222_1~222_i) 및 기준 전압 패드(224)는 외부 테스트 장비(100)에 연결되어 있다. 내부 회로(240)는 신호 입력 패드 부(220)로부터 입력된 각각의 신호들을 내부로 전달하기 위한 다수개의 입력 버퍼들(242_1~242_i)을 포함하고 있다.
여기서, 각각의 입력 버퍼들은 각각의 신호 입력 패드에서 입력된 신호와 기준 전압 패드를 통해 전달된 기준 전압의 비교를 통해 입력 신호를 감지하고 있다. 이것은 반도체 메모리 장치를 포함하고 있는 시스템은 소비 전력을 줄이기 위해 저전압 환경에서 동작하고 있어, 반도체 메모리 장치 역시 낮은 전원 전압에도 정상 동작을 할 수 있도록 설계되어야 하기 때문이다. 구체적으로, 낮은 전원 전압에서 동작한다는 것은 반도체 메모리 장치에 입출력되는 데이터 및 신호가 스윙(swing)하는 폭도 줄어듦을 의미하기 때문에 데이터 및 신호의 스윙 폭이 줄어들면 입출력 회로가 데이터 및 신호를 감지하기 어려워져서 전술한 바와 같이 입력 버퍼들은 입력 신호와 기준 전압과의 비교를 통해 신호를 감지한다.
반도체 메모리 장치의 테스트를 위해 테스트를 위한 신호의 입력 외에 기준 전압을 전달해 주어야 하는 것은 테스트 되는 각각의 칩(200) 모두에 해당하는 것으로 다수개의 칩이 동시에 테스트 되는 경우 외부 반도체 테스트 장비의 프로브 카드의 핀이 그만큼 많이 소비됨을 의미한다. 즉, 동시에 테스트 되는 칩의 수가 많을수록 각각의 칩에 신호를 인가하기 위한 외부 테스트 장비의 프로브 카드의 핀의 수가 증가하게 되어 프로브 카드의 제작이 어려워지고 결국 테스트 비용의 증가를 가져온다.
본 발명은 전술한 문제점을 해결하기 위해 반도체 메모리 장치의 테스트 동작시 기준 전압이 입력되는 패드를 사용하지 않고 내부의 기준 전압 발생부를 통해 전압을 공급할 수 있도록 하여 테스트 동작을 위해 외부 반도체 테스트 장치와 연결되어야 하는 패드의 수를 줄이고 퓨즈를 통해 패키지 후에는 반도체 메모리 장치의 동작에 영향을 미치지 않도록 제어할 수 있는 반도체 메모리 장치를 제공하는 데 그 특징이 있다.
본 발명은 외부에서 입력되는 신호 및 기준 전압과 연결된 입력 패드부, 입력 패드부를 통해 입력되는 신호와 기준 전압의 비교를 통해 신호의 값을 감지하여 내부로 전달하기 위한 입력 버퍼부, 및 테스트시 기준 전압을 생성하여 상기 입력 배드부 및 상기 입력 버퍼부에 공급하고 패키징 후 비활성화되는 기준 전압 발생부를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 외부로부터 신호 및 기준 전압을 입력받기 위한 다수개의 패드와 패드를 통해 입력되는 신호와 기준 전압을 비교하여 신호의 값을 감지한 후 내부로 전달하는 다수개의 입력 버퍼를 가지는 입출력 회로, 및 기준 전압을 자체 생성하여 입출력 회로에 공급하기 위한 기준 전압 발생부를 포함하고, 테스트시 기준 전압 발생부에서 생성된 기준 전압을 이용하고 테스트 후 기준 전압 발생부를 비활성화시키는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명에 따른 반도체 메모리 장치는 테스트시 외부의 테스트 장비와 연결되어야할 패드를 줄여 더 많은 반도체 메모리 장치들이 동시에 테스트할 수 있도록 하여 테스트 시간을 줄일 수 있고 그 결과 반도체 메모리 장치의 제조 비용을 절감할 수 있다.
구체적으로, 본 발명에 따른 반도체 메모리 장치는 테스트시 기준 전압을 생성하고 패키징 후 비활성화되어 반도체 메모리 장치 동작에 영향을 주지 않는 기준 전압 발생부를 이용하여 칩 테스트를 위한 필요한 프로브 카드의 핀의 수가 기존 대비 하나 줄어들게 할 수 있고, 따라서 한번에 테스트할 수 있는 칩의 개수가 증가하는 장점이 있다.
반도체 메모리 장치는 경쟁력 확보를 위해 대량으로 불량 없이 제조되어야 하기에 반도체 메모리 장치의 제조 후 테스트 과정을 효율적으로 하는 것은 매우 중요하며, 본 발명에서 제안하는 반도체 메모리 장치는 테스트시 필요로 하는 테스트 장비의 프로브 카드의 핀 수를 줄여 테스트를 실행할 수 있도록 도와준다. 구체적으로, 반도체 메모리 장치 내에 포함된 기준 전압 발생부를 통해 테스트 동작시 기준 전압을 공급함으로써 외부로부터 기준 전압이 입력될 필요가 없도록 하여 테스트시 효율을 높이고, 퓨즈를 제어하여 패키징 후에는 기준 전압 발생부가 반도체 메모리 장치의 동작에 영향을 미치지 않도록 한다. 이를 통해 웨이퍼 테스트시 더 많은 수의 반도체 메모리 장치가 동시에 테스트받을 수 있도록 하여 반도체 메모리 장치의 생산성을 향상시킨다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치(300)은 입력 패드부(320), 내부 회로(340) 및 기준 전압 발생부(360)를 포함하고 있다. 입력 패드부(320)은 반도체 메모리 장치의 외부에서 입력되는 신호 및 기준 전압과 연결되어 있고, 내부 회로(340)는 입력 패드부(320)로부터 입력된 각각의 신호들을 내부로 전달하기 위한 다수개의 입력 버퍼들(342_1~342_i)로 구성된 입력 버퍼부를 포함하고 있다. 마지막으로, 기준 전압 발생부(360)는 테스트시 기준 전압을 생성하여 상기 입력 배드 부 및 상기 입력 버퍼부에 공급하고 패키징 후에는 비활성화된다. 반도체 메모리 장치의 테스트를 위해, 이러한 칩(300)에 포함된 각각의 신호 입력 패드들(222_1~222_i)은 외부 테스트 장비(100)에 연결되어 있으나, 종래와 달리 기준 전압 패드(324)는 외부 테스트 장비(100)와 연결되지 않는다.
입력 패드부(320)는 신호를 입출력하기 위한 다수개의 신호 입력 패드(322_1~322_i) 및 기준전압(VREF)을 입력받기 위한 기준 전압 패드(324)를 포함하며, 전술한 기준 전압을 생성하는 기준 전압 발생부(360)는 기준 전압 패드(324)에 연결되어 있다. 또한, 반도체 메모리 장치는 외부로부터 입력되는 신호를 내부 회로로 전달하기 위해 동일한 수의 입력 패드부(320) 내의 신호 입력 패드(322_1~322_i)와 입력 버퍼부 내의 입력 버퍼(342_1~342_i)를 구비하고 있다.
도 3은 도 2에 도시된 기준 전압 발생부(360)의 일 실시예를 설명하기 위한 회로도이다.
도시된 바와 같이, 기준 전압 발생부(360_A)는 전원 전압(VDD)의 입력 후 시동 신호(Pwrupb)에 대응하는 제 1 및 제 2 제어 신호(NB, NBb)를 출력하기 위한 전압 제어부(370) 및 제 1 및 제 2 제어 신호(NB, NBb)에 응답하여 기준 신호(VREF)를 출력하기 위한 전압 생성부(380)를 포함한다.
구체적으로, 전압 제어부(370)는 패키징되면 끊어지는 퓨즈(372), 시동 신호(Pwrupb)에 대응하여 초기화 동작을 실행하는 초기화부(N1), 전원 전압(VDD)을 반전하여 제 1 제어 신호(NB)를 생성하기 위한 래치(376), 및 제 1 제어 신호(NB)를 반전하여 제 2 제어 신호(NBb)를 생성하기 위한 제 2 인버터(INV2)를 포함한다. 여기서, 래치(376)는 전원 전압(VDD)을 반전하기 위한 제 1 인버터(INV1) 및 제 1 인버터(INV1)의 출력이 게이트에 연결되고 전원 전압(VDD)이 드레인에 연결된 모스 트랜지스터(N3)를 구비한다.
전압 생성부(380)는 제 1 제어 신호(NB)에 대응하여 기준 전압(VREF)을 생성하는 풀업 생성부(382) 및 제 2 제어 신호(NBb)에 대응하여 기준 전압(VREF)을 생성하는 풀다운 생성부(384)를 포함한다. 풀업 생성부(382)는 전원 전압(VDD)과 연결된 제 1 저항(Ru_on) 및 제 1 제어 신호(NB)에 대응하여 기준 전압(VREF)을 생성하는 제 1 모스 트랜지스터(P1)를 포함한다. 또한, 풀다운 생성부(384)는 접지 전압(VSS)과 연결된 제 2 저항(Rd_on) 및 제 2 제어 신호(NBb)에 대응하여 기준 전압(VREF)을 생성하는 제 2 모스 트랜지스터(N1)를 포함한다.
도 4는 도 2에 도시된 기준 전압 발생부(360)의 다른 실시예를 설명하기 위한 회로도이다.
도시된 바와 같이, 기준 전압 발생부(360_B)는 도 3에 도시된 기준 전압 발생부(360_A)와 유사하게 전압 제어부(470)와 전압 생성부(480)을 포함하고 있다. 여기서, 전압 생성부(480)는 도 3에 도시된 실시예와 그 구성과 기능이 유사하여 자세한 설명을 생략한다.
전압 제어부(470)는 패키징되면 끊어지는 퓨즈(472), 시동 신호(Pwrupb)에 대응하여 초기화 동작을 실행하는 초기화부(N4), 전원 전압(VDD)을 반전하기 위한 래치(476), 래치(476)로부터 출력되는 신호와 시동 신호(Pwrupb)를 논리합하여 상제 1 제어 신호를 출력하기 위한 제 1 논리부(478), 및 래치(476)로부터 출력되는 신호와 시동 신호(Pwrupb)의 반전신호를 부정논리곱하기 위한 제 2 논리부(479)를 포함한다. 여기서, 래치(476)는 도 3의 실시예와 같이 인버터와 모스 트랜지스터로 구성되어 있다.
도 5는 도 2에 도시된 기준 전압 발생부(360)의 동작을 설명하기 위한 그래프이다.
도시된 바와 같이, 시동 신호(Pwrupb)는 반도체 메모리 장치에 공급되는 전원 전압(VDD)의 레벨에 따라 전위가 상승하다가 전원 전압이 특정 전위 레벨(V_trigger)에 다다르면 접지 전압 레벨로 하강한다. 이를 통해, 테스트시 기준 전압 발생부(360)는 전원 전압(VDD)이 인가된 후 특정 전위 레벨(V_trigger)에 이르기 전까지 초기화상태에 있다가 전원 전압(VDD)이 특정 전위 레벨(V_trigger)에 이르면 기준 전압(VREF)을 생성한다.
이후, 시동 신호(Pwrupb)가 접지 전압 레벨로 하강하면, 퓨즈를 통해 인가되는 전원전압(VDD)이 래치로 전달되어 전압 제어부는 활성화된 제 1 및 2 제어신호를 전압 생성부로 출력한다. 전압 생성부는 활성화된 제 1 및 2 제어신호를 입력받아 제 1 및 제 2 저항의 저항비에 대응하는 기준 전압(VREF)을 생성하여 출력한다. 이렇게 생성된 기준 전압(VREF)은 도 2에 도시된 바와 같이 각각의 입력 버퍼(342_1~342_i)로 입력된다. 각각의 입력 버퍼(342_1~342_i)들은 테스트시 외부의 테스트 장비로부터 신호 입력 패드를 통해 입력되는 각각의 신호들을 기준 전압(VREF)과 비교하여 신호값을 감지하고 내부로 전달하여 테스트가 진행되도록 한다. 이 경우, 기준 전압을 외부의 테스트 장비로부터 입력받는 종래와 달리 내부 에서 생성함으로써 테스트시 외부의 테스트 장비와 연결되는 패드의 수를 줄일 수 있다. 결과적으로 각각의 반도체 메모리 장치를 테스트하기 위해 필요한 외부 반도체 테스트 장비의 프로브 카드의 핀의 수를 줄일 수 있게 되어, 더 많은 반도체 메모리 장치가 동시에 테스트받을 수 있게 된다.
앞서 설명한 본 발명의 실시예에서는 기준 전압 발생부 내 전압 제어부가 포함하고 있는 퓨즈를 패키징 후 끊어버림으로써 기준 전압 발생부가 패키징 후 반도체 메모리 장치의 동작에 아무런 영향을 미치지 못하도록 설계되었다. 그러나, 본 발명의 다른 실시예로는 기준 전압 발생부 내 퓨즈의 상태에 상관없이 시동 신호에 의해 초기화되어 접지전압 레벨의 기준전압을 생성하도록 설계할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 테스트를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트를 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 기준 전압 발생부의 일 실시예를 설명하기 위한 회로도이다.
도 4는 도 2에 도시된 기준 전압 발생부의 다른 실시예를 설명하기 위한 회로도이다.
도 5는 도 2에 도시된 기준 전압 발생부의 동작을 설명하기 위한 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 테스트장비 300: 반도체 장치
320: 신호 입력 패드부 340: 내부 회로
360: 기준 전압 발생부

Claims (21)

  1. 외부에서 입력되는 신호 및 기준 전압과 연결된 입력 패드부;
    상기 입력 패드부를 통해 입력되는 상기 신호와 상기 기준 전압의 비교를 통해 상기 신호의 값을 감지하여 내부로 전달하기 위한 입력 버퍼부; 및
    테스트시 기준 전압을 생성하여 상기 입력 패드부 및 상기 입력 버퍼부에 공급하고 패키징 후 비활성화되는 기준 전압 발생부
    를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 입력 패드부는
    상기 신호를 입출력하기 위한 다수개의 신호 입력 패드; 및
    상기 기준전압을 입력받기 위한 기준 전압 패드를 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 기준 전압 발생부는 상기 기준 전압 패드에 연결되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 기준 전압 발생부는
    전원 전압의 입력 후 시동 신호에 대응하는 제 1 및 제 2 제어 신호를 출력하는 전압 제어부; 및
    상기 제 1 및 제 2 제어 신호에 응답하여 상기 기준 신호를 출력하는 전압 생성부를 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 전압 제어부는
    패키징되면 끊어지는 퓨즈;
    상기 시동 신호에 대응하여 초기화 동작을 실행하는 초기화부;
    전원 전압을 반전하여 상기 제 1 제어 신호를 생성하기 위한 래치; 및
    상기 제 1 제어 신호를 반전하여 상기 제 2 제어 신호를 생성하기 위한 제 1 인버터를 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 래치는
    상기 전원 전압을 반전하기 위한 제 2 인버터; 및
    상기 제2 인버터의 출력이 게이트에 연결되고 상기 전원 전압이 드레인에 연결된 모스 트랜지스터를 구비하는 반도체 메모리 장치.
  7. 제 4항에 있어서,
    상기 전압 제어부는
    패키징되면 끊어지는 퓨즈;
    상기 시동 신호에 대응하여 초기화 동작을 실행하는 초기화부;
    전원 전압을 반전하기 위한 래치;
    상기 래치로부터 출력되는 신호와 상기 시동 신호를 논리합하여 상기 제 1 제어 신호를 출력하기 위한 제 1 논리부; 및
    상기 래치로부터 출력되는 신호와 상기 시동 신호의 반전신호를 부정논리곱하기 위한 제 2 논리부를 포함하는 반도체 메모리 장치.
  8. 제 4항에 있어서,
    상기 시동 신호는 반도체 메모리 장치에 공급되는 전원 전압의 레벨에 따라 전위가 상승하다가 전원 전압이 특정 전위 값에 다다르면 접지전압레벨로 하강하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 4항에 있어서,
    상기 전압 생성부는
    상기 제 1 제어 신호에 대응하여 상기 기준 전압을 생성하는 풀업 생성부; 및
    상기 제 2 제어 신호에 대응하여 상기 기준 전압을 생성하는 풀다운 생성부를 포함하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 풀업 생성부는
    전원 전압과 연결된 제 1 저항; 및
    상기 제 1 제어 신호에 대응하여 상기 기준 전압을 생성하는 제 1 모스 트랜지스터를 포함하는 반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 풀다운 생성부는
    접지 전압과 연결된 제 2 저항; 및
    상기 제 2 제어 신호에 대응하여 상기 기준 전압을 생성하는 제 2 모스 트랜 지스터를 포함하는 반도체 메모리 장치.
  12. 제 4항에 있어서,
    상기 전압 제어부는 내부에 포함된 퓨즈의 상태에 상관없이 상기 시동 신호에 의해 초기화되어 접지전압 레벨의 기준전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 외부로부터 신호 및 기준 전압을 입력받기 위한 다수개의 패드와 상기 패드를 통해 입력되는 신호와 기준 전압을 비교하여 신호의 값을 감지한 후 내부로 전달하는 다수개의 입력 버퍼를 가지는 입출력 회로; 및
    상기 기준 전압을 자체 생성하여 상기 입출력 회로에 공급하기 위한 기준 전압 발생부를 포함하고,
    테스트시 상기 기준 전압 발생부에서 생성된 기준 전압을 이용하고 테스트 후 상기 기준 전압 발생부를 비활성화시키는 것을 특징으로 하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 입출력회로 내 다수개의 패드는
    상기 신호를 입출력하기 위한 다수개의 신호 입력 패드; 및
    상기 기준전압을 입력받기 위한 기준 전압 패드를 포함하는 반도체 메모리 장치.
  15. 제 14항에 있어서,
    상기 기준 전압 발생부는 상기 기준 전압 패드에 연결되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 13항에 있어서,
    상기 기준 전압 발생부는
    전원 전압의 입력 후 시동 신호에 대응하는 제 1 및 제 2 제어 신호를 출력하는 전압 제어부; 및
    상기 제 1 및 제 2 제어 신호에 응답하여 상기 기준 신호를 출력하는 전압 생성부를 포함하는 반도체 메모리 장치.
  17. 제 16항에 있어서,
    상기 전압 제어부는
    패키징되면 끊어지는 퓨즈;
    상기 시동 신호에 대응하여 초기화 동작을 실행하는 초기화부;
    전원 전압을 반전하여 상기 제 1 제어 신호를 생성하기 위한 래치; 및
    상기 제 1 제어 신호를 반전하여 상기 제 2 제어 신호를 생성하기 위한 인버터를 포함하는 반도체 메모리 장치.
  18. 제 16항에 있어서,
    상기 전압 제어부는
    패키징되면 끊어지는 퓨즈;
    상기 시동 신호에 대응하여 초기화 동작을 실행하는 초기화부;
    전원 전압을 반전하기 위한 래치;
    상기 래치로부터 출력되는 신호와 상기 시동 신호를 논리합하여 상기 제 1 제어 신호를 출력하기 위한 제 1 논리부; 및
    상기 래치로부터 출력되는 신호와 상기 시동 신호의 반전신호를 부정논리곱하기 위한 제 2 논리부를 포함하는 반도체 메모리 장치.
  19. 제 16항에 있어서,
    상기 시동 신호는 반도체 메모리 장치에 공급되는 전원 전압의 레벨에 따라 전위가 상승하다가 전원 전압이 특정 전위 값에 다다르면 접지전압레벨로 하강하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 16항에 있어서,
    상기 전압 생성부는
    상기 제 1 제어 신호에 대응하여 상기 기준 전압을 생성하는 풀업 생성부; 및
    상기 제 2 제어 신호에 대응하여 상기 기준 전압을 생성하는 풀다운 생성부를 포함하는 반도체 메모리 장치.
  21. 제 16항에 있어서,
    상기 전압 제어부는 내부에 포함된 퓨즈의 상태에 상관없이 상기 시동 신호에 의해 초기화되어 접지전압 레벨의 기준전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
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