JP2821278B2 - 半導体集積回路 - Google Patents

半導体集積回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に電気的に書込み可能な不揮発性の半導体メモリ及び
そのメモリ内容の誤り検出・訂正回路を内蔵する半導体
集積回路に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路は、図２
に示すように、複数の電気的に書込み可能な不揮発性の
メモリセルを備え所定の単位でデータビット情報ＤＢＤ
を記憶するデータビットメモリセル部１ａと、複数の電
気的に書込み可能な不揮発性のメモリセルを備えデータ
ビットメモリセル部１ａのデータビット情報の各単位と
それぞれ対応する検査ビット情報ＣＢＤを記憶する検査
ビットメモリセル部２ａと、データビットメモリセル部
１ａから読出された１単位のデータビット情報ＤＢＤｒ
と検査ビットメモリセル部２ａから読出された対応する
検査ビット情報ＣＢＤｒとを入力しこの１単位のデータ
ビット情報ＤＢＤｒに誤りがありその誤りが訂正可能な
らば訂正して出力すると共に誤り検出信号Ｆを出力し、
無ければそのまま出力する誤り検出・訂正回路３と、電
気的に書込み可能な不揮発性のメモリセルを備えこのメ
モリセルの記憶内容と対応したレベルの選択信号Ｓを出
力する出力選択メモリセル部４と、選択信号Ｓのレベル
に応じてデータビットメモリセル部１ａから読出された
データビット情報ＤＢＤｒ及び誤り検出・訂正回路３か
らのデータビット情報ＣＲＤのうちの一方を選択し出力
するデータ選択回路５とを有する構成となっていた。
【０００３】次に、この半導体集積回路の動作について
説明する。
【０００４】データビットメモリセル部１ａに格納され
たデータビット情報ＤＢＤは、所定の単位で読出され
る。この読出されたデータビット情報ＤＢＤｒの各単位
と対応して生成された検査ビット情報ＣＢＤは検査ビッ
トメモリセル部２ａに格納されており、データビット情
報ＤＢＤｒの読出しと同期して読出される（ＣＢＤ
ｒ）。
【０００５】誤り検出・訂正回路３はデータビット情報
ＤＢＤｒ及び検査ビット情報ＣＢＤｒを入力し、もしデ
ータビット情報ＤＢＤｒに誤りがあれば誤り検出信号Ｆ
を“１”（あるいは“０”）とし、誤りがなければ誤り
検出信号Ｆを“０”（あるいは“１”）とする。又誤り
があった場合、訂正可能ならばデータビット情報ＤＢＤ
ｒの訂正を行ない出力データＣＲＤとして出力する。誤
りがない場合、あるいは、誤りがあるがデータの訂正が
不可能な場合はデータビット情報ＤＢＤｒをそのまま出
力する。
【０００６】データ選択回路５は選択信号Ｓのレベルに
より、データビットメモリセル部１から読出されたデー
タビット情報ＤＢＤｒか誤り検出・訂正回路３の出力デ
ータＣＲＤのどちらかを選択し出力データＯＤとして出
力する。選択信号Ｓは、システムのリセット時から確定
していなければならない為、あらかじめその値を出力選
択メモリセル部４に格納しておく。
【０００７】次に、この半導体集積回路のテスト方法に
ついて述べる。
【０００８】データビットメモリセル部１ａにデータビ
ット情報が正しく書き込まれ、正しく読出されるかどう
かを確認するには、データビット情報ＤＢＤ及び対応す
る検査ビット情報ＣＢＤの格納後、データビットメモリ
セル部１ａ読出したデータビット情報ＤＢＤｒを外部へ
出力して格納したデータビット情報ＤＢＤと比較し検査
する。
【０００９】また、誤り検出・訂正回路３の動作確認
は、出力選択メモリセル部４にデータ選択回路５が、誤
り検出・訂正回路３の出力データＣＲＤを選択するよう
な選択信号Ｓの値を格納しておき、正しいデータビット
情報をデータビットメモリセル部１ａに、その対応する
検査ビット情報を検査ビットメモリセル部２ａに格納し
て読出し、データ選択回路５の出力データＯＤがデータ
ビットメモリセル部１ａに格納したデータとビット情報
ＤＢＤと同一かどうかを検査する。
【００１０】更にまた、データビットメモリセル部１ａ
に所定のビットが誤ったデータビット情報を格納して、
出力データＯＤが正しく訂正されたかどうかを検査して
行なう。
【００１１】
【発明が解決しようとする課題】この従来の半導体集積
回路では、選択信号Ｓのレベル決定を、電気的に書込み
可能な不揮発性のメモリセルを備えた出力選択メモリセ
ル４に書込まれた内容により行なっているため、この半
導体集積回路をメモリ内容の消去が不可能なパッケージ
やシステム（以下単にシステムという）に組込んだ場
合、選択信号Ｓの値を任意に設定できず、組立て後は、
誤り検出・訂正回路３の動作確認テストができないとい
う問題点があった。
【００１２】本発明の目的は、消去不可能なシステムに
組込み後でも誤り検出・訂正回路の動作確認テストがで
きる半導体集積回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体集積回路
は、複数の電気的に書込み可能な不揮発性のメモリセル
を備え所定の単位でデータビット情報を記憶するデータ
ビットメモリセル部と、複数の電気的に書込み可能な不
揮発性のメモリセルを備え前記データビットメモリセル
部のデータビット情報の各単位とそれぞれ対応する検査
ビット情報を記憶する検査ビットメモリセル部と、前記
データビットメモリセル部から読出された１単位のデー
タビット情報と前記検査ビットメモリセル部から読出さ
れた対応する検査ビット情報とを入力しこの１単位のデ
ータビット情報に誤りがあれば訂正して出力し無ければ
そのまま出力する誤り検出・訂正回路と、電気的に書込
み可能な不揮発性のメモリセルを備えこのメモリセルの
記憶内容と対応したレベルの第１の選択信号を出力する
出力選択メモリセル部と、レジスタ設定信号により記憶
内容が設定されこの記憶内容と対応したレベルの第２の
選択信号を出力する出力選択レジスタと、テスト信号の
レベルに応じて前記第１及び第２の選択信号のうちの一
方を選択しデータ選択信号として出力する選択信号切換
回路と、前記データ選択信号のレベルに応じて前記デー
タビットメモリセル部から読出されたデータビット情報
及び前記誤り検出・訂正回路からのデータビット情報の
うちの一方を選択し出力するデータ選択回路とを有して
いる。
【００１４】また、データビットメモリセル部に、少な
くとも１単位の正しいデータビット情報と正しいデータ
ビット情報のうちの所定のビットに誤りがある誤りのあ
るデータビット情報とを記憶するテスト用の領域を設
け、検査ビットメモリセル部に、前記正しいデータビッ
ト情報と対応する検査ビット情報と前記誤りのあるデー
タビット情報に対する正しいデータビット情報と対応す
る検査ビット情報とを記憶するテスト用の領域を設けて
構成される。
【００１５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１６】図１は本発明の一実施例を示すブロック図
である。
【００１７】この実施例が図２に示された従来の半導体
集積回路と相違する点は、レジスタ設定信号ＲＳにより
記憶内容が設定されこの記憶内容と対応したレベルの選
択信号Ｒを出力する出力選択レジスタ６を設け、また、
出力選択メモリセル部４とデータ選択回路５との間に、
テスト信号ＴＳのレベルに応じて出力選択メモリセル部
４からの選択信号Ｓ及び出力選択レジスタ６からの選択
信号Ｒのうちの一方を選択してデータ選択回路５へ選択
信号ＤＳとして供給する選択信号切換回路７を設けた点
にある。
【００１８】また、データビットメモリセル部１に、少
なくとも１単位の正しいデータビット情報と正しいデー
タビット情報のうちの所定のビットに誤りがある誤りの
あるデータビット情報とを記憶するテスト用の領域を設
け、検査ビットメモリセル部２に、前記正しいデータビ
ット情報と対応する検査ビット情報と前記誤りのあるデ
ータビット情報に対する正しいデータビット情報と対応
する検査ビット情報とを記憶するテスト用の領域を設け
た点にある。
【００１９】次にこの実施例の動作について説明する。
【００２０】システムへの組込み前は、従来の例と同様
のテストを行なう。
【００２１】消去不可能なシステムへの組込み後は、出
力選択メモリセル部４に対する書込みはできない。よっ
て、データ選択回路５への選択信号ＤＳのレベルに対応
する値を出力選択レジスタ６に格納しておき、テスト信
号ＴＳにより選択信号切換回路７が出力選択レジスタ６
の出力の選択信号Ｒを選択する。
【００２２】こうして選択信号ＤＳのレベルは任意に設
定され、データ選択回路５の出力データＯＤとして、誤
り検出・訂正回路３の出力データＣＲＤ及びデータビッ
トメモリセル部１からのデータビット情報ＤＢＤｒの何
れかを選択して出力することができる。
【００２３】また、データビットメモリセル部１，検査
ビットメモリセル部２の中に設けられたテスト用の領域
に正しいデータビット情報，誤ったデータビット情報及
びこれらと対応した検査ビット情報が格納されているの
で、正しい情報を読出す場合はデータ選択回路５の出力
に現われるデータがデータビットメモリセル部１のテス
ト用の領域に格納した正しいデータビット情報と同じか
を検査し、誤った情報を読出す場合は誤り検出・訂正回
路３の出力を選択して正しく訂正されたかどうかを検査
し、誤り検出・訂正回路３の動作を確認する。
【００２４】
【発明の効果】以上説明したように本発明は、レジスタ
設定信号により記憶内容が設定されこの記憶内容と対応
したレベルの選択信号を出力する出力選択レジスタと、
この出力選択レジスタからの選択信号と出力選択メモリ
セル部からの選択信号とをテスト信号により切換えデー
タ選択回路へ供給する選択信号切換回路とを設けた構成
とすることにより、消去不可能なシステムに組込まれた
後でも、出力選択レジスタからの選択信号をデータ選択
回路へ供給するようにすれば、出力選択レジスタの値は
任意に設定できるので、データビットメモリセル部及び
誤り検出・訂正回路の何れの出力データも確認すること
ができ、誤り検出・訂正回路の動作確認をすることがで
きる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】従来の半導体集積回路の一例を示すブロック図
である。
【符号の説明】
１，１ａ データビットメモリセル部 ２，２ａ 検出ビットメモリセル部 ３ 誤り検出・訂正回路 ４ 出力選択メモリセル部 ５ データ選択回路 ６ 出力選択レジスタ ７ 選択信号切換回路

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】所定の単位でデータビット情報を記憶する
    データビットメモリセル部と、前記データビットメモリ
    セル部のデータビット情報の各単位とそれぞれ対応する
    検査ビット情報を記憶する検査メモリメモリセル部と、
    前記データビットメモリセル部から読み出された読み出
    されたデータビット情報と対応する検査ビット情報とが
    入力されデータビット情報に誤りがあれば訂正し無けれ
    ばそのまま出力する誤り検出・訂正回路と、第１の選択
    信号を記憶する出力選択メモリセル部とを備え、これら
    データビット情報、検査ビット情報及び第１の選択信号
    を設定した後は消去不可能な半導体集積回路であって、
    さらに、通常動作時には前記第１の選択信号に応答して
    前記データビットメモリセル部から読み出されたデータ
    ビット情報及び前記誤り検出・訂正回路から読み出され
    たデータビット情報のうちの一方を選択し出力するデー
    タ選択回路と、第２の制御信号を記憶する出力選択レジ
    スタと、テスト時には前記第１の制御信号を無効にし、
    前記第２の制御信号を前記データ選択回路に供給する切
    り換え回路とを備え、前記データ選択回路はテスト時に
    は前記第２の制御信号に応答して前記データビットメモ
    リセル部から読み出されたデータビット情報と前記誤り
    検出・訂正回路から読み出されたデータビット情報とを
    選択出力することを特徴とする半導体集積回路。
  2. 【請求項２】複数の電気的に書き込み可能な不揮発性の
    メモリセルを備え所定の端子でデータビット情報を記憶
    するデータビットメモリセル部と、複数の電気的に書き
    込み可能な不揮発性のメモリセルを備え前記データビッ
    トメモリセル部のデータビット情報の各単位とそれぞれ
    対応する検査ビット情報を記憶する検査ビットメモリセ
    ル部と、前記データビットメモリセル部から読み出され
    た１単位のデータビット情報と前記検査ビットメモリセ
    ル部から読み出された対応する検査ビット情報とを入力
    しこの１単位のデータビット情報に誤りがあれば訂正し
    て出力し無ければそのまま出力する誤り検出・訂正回路
    と、電気的に書き込み可能な不揮発性のメモリセルを備
    えこのメモリセルの記憶内容と対応したレベルの第１の
    選択信号を出力する出力選択メモリセル部と、レジスタ
    設定信号により記憶内容が設定さ れこの記憶内容と対応
    した第２の選択信号を出力する出力選択レジスタと、テ
    スト信号のレベルに応じて前記第１及び第２の選択信号
    のうちの一方を選択しデータ選択信号として出力する選
    択信号切り換え回路と、前記データ選択信号のレベルに
    応じて前記データビットメモリセル部から読み出された
    データビット情報及び前記誤り検出・訂正回路からのデ
    ータビット情報のうちの一方を選択し出力するデータ選
    択回路とを備え、前記データビットメモリセル部に、少
    なくとも１単位の正しいデータビット情報と正しいデー
    タビット情報のうちの所定のビットに誤りがある誤りの
    あるデータビット情報とを記憶するテスト用の領域を設
    け、検査ビットメモリセル部に、前記正しいデータビッ
    ト情報と対応する検査ビット情報とを記憶するテスト用
    の領域を設けたことを特徴とする半導体集積回路。
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