JPH0554697A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0554697A JPH0554697A JP21192391A JP21192391A JPH0554697A JP H0554697 A JPH0554697 A JP H0554697A JP 21192391 A JP21192391 A JP 21192391A JP 21192391 A JP21192391 A JP 21192391A JP H0554697 A JPH0554697 A JP H0554697A
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- Japan
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- data
- zone
- data line
- bit
- hamming code
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Abstract
(57)【要約】
【目的】 ＥＣＣ機能を有する半導体メモリにおいてそ
のテスト時間を短縮する。 【構成】 メモリのテスト時、ストライプパターン、チ
ェッカーボードパターン等のテストパターンに対応した
８ビットのデータがデータ線２９、Ｉ／Ｏコントロール
回路１８及びデータ線２０を介してゾーン１４に書き込
まれ、また、これと同じパターンに対応したハミングコ
ードＣ０〜Ｃ３が、ハミングコード発生器１６を介する
ことなく、データ線２８、Ｉ／Ｏコントロール回路１
９、データ線２７及びデータ線２１を介して直接ゾーン
１５に書き込まれる。このようにして書き込まれたデー
タを読み出す場合、ゾーン１４から読み出された８ビッ
トのデータは復号器１７を介することなくデータ線２
２、データ線２４、Ｉ／Ｏコントロール回路１８、デー
タ線２９を介して出力され、またゾーン１５から読み出
されたハミングコードはデータ線２３、データ線２６、
Ｉ／Ｏコントロール回路１９及びデータ線２８を介して
出力される。
のテスト時間を短縮する。 【構成】 メモリのテスト時、ストライプパターン、チ
ェッカーボードパターン等のテストパターンに対応した
８ビットのデータがデータ線２９、Ｉ／Ｏコントロール
回路１８及びデータ線２０を介してゾーン１４に書き込
まれ、また、これと同じパターンに対応したハミングコ
ードＣ０〜Ｃ３が、ハミングコード発生器１６を介する
ことなく、データ線２８、Ｉ／Ｏコントロール回路１
９、データ線２７及びデータ線２１を介して直接ゾーン
１５に書き込まれる。このようにして書き込まれたデー
タを読み出す場合、ゾーン１４から読み出された８ビッ
トのデータは復号器１７を介することなくデータ線２
２、データ線２４、Ｉ／Ｏコントロール回路１８、デー
タ線２９を介して出力され、またゾーン１５から読み出
されたハミングコードはデータ線２３、データ線２６、
Ｉ／Ｏコントロール回路１９及びデータ線２８を介して
出力される。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＣＣ（誤り訂正）機
能を備えた半導体メモリに関する。
能を備えた半導体メモリに関する。
【０００２】
【従来の技術】半導体製造プロセスの微細化に伴い、半
導体メモリの大容量化が進んでいるが、この反面、集積
度が向上するにつれソフトエラーの発生が問題となって
いる。また、Ｅ2 ＰＲＯＭ（電気的に消去及び書き込み
可能な読み出し専用メモリ）に代表される不揮発性メモ
リにおいては、メモリセルのゲートは薄い酸化膜を有し
ており電気的ストレスによって劣化するので、集積度の
向上に伴いその寿命、即ち書き替え可能回数を増加させ
ることが困難になってきている。
導体メモリの大容量化が進んでいるが、この反面、集積
度が向上するにつれソフトエラーの発生が問題となって
いる。また、Ｅ2 ＰＲＯＭ（電気的に消去及び書き込み
可能な読み出し専用メモリ）に代表される不揮発性メモ
リにおいては、メモリセルのゲートは薄い酸化膜を有し
ており電気的ストレスによって劣化するので、集積度の
向上に伴いその寿命、即ち書き替え可能回数を増加させ
ることが困難になってきている。
【０００３】このような問題に対処するために、通常、
メモリにはＥＣＣ機能が付加されるが、この場合、ハミ
ング符号が最もよく利用される。例えば８ビットのデー
タを記憶する際、これに４ビットのハミングコードを付
加して計１２ビットのデータとして記憶することによ
り、１ビットの誤りが発生してもこれを訂正することが
できるようにしている。
メモリにはＥＣＣ機能が付加されるが、この場合、ハミ
ング符号が最もよく利用される。例えば８ビットのデー
タを記憶する際、これに４ビットのハミングコードを付
加して計１２ビットのデータとして記憶することによ
り、１ビットの誤りが発生してもこれを訂正することが
できるようにしている。
【０００４】８ビットのデータをＤ０〜Ｄ７とすれば、
４ビットのハミングコードＣ０〜Ｃ３は次式により定ま
る。
４ビットのハミングコードＣ０〜Ｃ３は次式により定ま
る。
【０００５】
【数１】
【０００６】図３にハミングコードを利用したＥＣＣ機
能の付加された従来の半導体メモリの概略構成図を示
す。同図において、１はメモリブロック、２は８ビット
データを記憶するためのゾーン、３は４ビットのハミン
グコードを記憶するためのゾーンである。データ線１２
を介してＩ／Ｏ回路６に入力された８ビットデータはデ
ータ線７を通じてゾーン２に直接書き込まれ、一方、ハ
ミングコード発生器４により生成された４ビットのハミ
ングコードはデータ線８を通じてゾーン３に書き込まれ
る。読み出しの際は、ゾーン２とゾーン３とから８ビッ
トデータと４ビットのハミングコードとが同時に読み出
され、夫々データ線９及び１０を介して復号器５に入力
される。復号器５により復号された８ビットデータはデ
ータ線１１を介してＩ／Ｏコントロール回路６に入力さ
れる。この８ビットデータは、データ線１２を介してＩ
／Ｏ回路６から外部に出力される。
能の付加された従来の半導体メモリの概略構成図を示
す。同図において、１はメモリブロック、２は８ビット
データを記憶するためのゾーン、３は４ビットのハミン
グコードを記憶するためのゾーンである。データ線１２
を介してＩ／Ｏ回路６に入力された８ビットデータはデ
ータ線７を通じてゾーン２に直接書き込まれ、一方、ハ
ミングコード発生器４により生成された４ビットのハミ
ングコードはデータ線８を通じてゾーン３に書き込まれ
る。読み出しの際は、ゾーン２とゾーン３とから８ビッ
トデータと４ビットのハミングコードとが同時に読み出
され、夫々データ線９及び１０を介して復号器５に入力
される。復号器５により復号された８ビットデータはデ
ータ線１１を介してＩ／Ｏコントロール回路６に入力さ
れる。この８ビットデータは、データ線１２を介してＩ
／Ｏ回路６から外部に出力される。
【０００７】このような半導体メモリを出荷する際に
は、ビット干渉等の不良を取り除くために様々なパター
ンのデータ書き込み／データ読み出しテストが行われる
が、代表的なパターンとして「ストライプパターン」及
び「チェッカーボードパターン」がある。図２に両パタ
ーンを示す。同図に示すように、ストライプパターンは
同じ列にあるメモリセルが全て同じデータを有し、隣接
する列にあるメモリセルが全てこのデータの反転データ
を有するようなパターンである。チェッカーボードパタ
ーンは同じ列にあって互いに隣接するメモリセルのデー
タが異なり、且つ同じ行にあって互いに隣接するメモリ
セルのデータが異なるようなパターンである。
は、ビット干渉等の不良を取り除くために様々なパター
ンのデータ書き込み／データ読み出しテストが行われる
が、代表的なパターンとして「ストライプパターン」及
び「チェッカーボードパターン」がある。図２に両パタ
ーンを示す。同図に示すように、ストライプパターンは
同じ列にあるメモリセルが全て同じデータを有し、隣接
する列にあるメモリセルが全てこのデータの反転データ
を有するようなパターンである。チェッカーボードパタ
ーンは同じ列にあって互いに隣接するメモリセルのデー
タが異なり、且つ同じ行にあって互いに隣接するメモリ
セルのデータが異なるようなパターンである。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
たようなＥＣＣ機能を有するメモリにおいては、ハミン
グコード記憶用のゾーンには８ビットの入力データから
一義的に定まる４ビットのハミングコードが書き込まれ
るので、８ビットのデータ及び４ビットのハミングコー
ドの計１２ビットのデータについて、意図するパターン
（ストライプパターン、チェッカーボードパターン等）
で書き込むことができない。
たようなＥＣＣ機能を有するメモリにおいては、ハミン
グコード記憶用のゾーンには８ビットの入力データから
一義的に定まる４ビットのハミングコードが書き込まれ
るので、８ビットのデータ及び４ビットのハミングコー
ドの計１２ビットのデータについて、意図するパターン
（ストライプパターン、チェッカーボードパターン等）
で書き込むことができない。
【０００９】例えば、８ビットデータを“ＡＡ”H とす
るとハミングコードは１１１０（即ち、ＥH ）となる。
ハミングコード記憶用のゾーンをストライプパターンや
チェッカーボードパターンでテストするためには、デー
タ記憶用のゾーンのテストで用いたデータと異なるデー
タを用いる必要がある。従ってメモリのテストとして、
データゾーンのテストとハミングコードゾーンのテスト
とを別個に行う必要があり、テスト時間が長くなるとい
う問題がある。
るとハミングコードは１１１０（即ち、ＥH ）となる。
ハミングコード記憶用のゾーンをストライプパターンや
チェッカーボードパターンでテストするためには、デー
タ記憶用のゾーンのテストで用いたデータと異なるデー
タを用いる必要がある。従ってメモリのテストとして、
データゾーンのテストとハミングコードゾーンのテスト
とを別個に行う必要があり、テスト時間が長くなるとい
う問題がある。
【００１０】本発明は、上記問題に鑑みなされたもので
あり、その目的は、テスト時間を短縮することの可能な
ＥＣＣ機能の付加された半導体メモリを提供することに
ある。
あり、その目的は、テスト時間を短縮することの可能な
ＥＣＣ機能の付加された半導体メモリを提供することに
ある。
【００１１】
【課題を解決するための手段】本発明のＥＣＣ機能を備
えた半導体メモリは、上記目的を達成するために、入力
データ及び誤り訂正用の符号を外部から個別に受容する
手段と、該受容した入力データ及び符号を対応のゾーン
に夫々書き込む手段と、前記ゾーンから夫々読み出され
たデータ及び符号を外部に個別に出力する手段とを備え
たことを特徴とする。
えた半導体メモリは、上記目的を達成するために、入力
データ及び誤り訂正用の符号を外部から個別に受容する
手段と、該受容した入力データ及び符号を対応のゾーン
に夫々書き込む手段と、前記ゾーンから夫々読み出され
たデータ及び符号を外部に個別に出力する手段とを備え
たことを特徴とする。
【００１２】
【作用】通常の動作時、入力データが半導体メモリに入
力されると、例えばハミングコード発生器等によりハミ
ングコードが生成され、入力データとハミングコードが
夫々のゾーンに書き込まれる。読み出しの際には、各ゾ
ーンから夫々読み出されたデータ及びハミングコードが
復号回路に供給され、ビット誤りが発生した場合はここ
で正しいデータに訂正されてから外部に出力される。
力されると、例えばハミングコード発生器等によりハミ
ングコードが生成され、入力データとハミングコードが
夫々のゾーンに書き込まれる。読み出しの際には、各ゾ
ーンから夫々読み出されたデータ及びハミングコードが
復号回路に供給され、ビット誤りが発生した場合はここ
で正しいデータに訂正されてから外部に出力される。
【００１３】出荷前のテスト時には、入力データ及びハ
ミングコードが個別に半導体メモリに入力され、夫々の
ゾーンに直接書き込まれる。また、これらのゾーンから
夫々読み出されたデータ及びハミングコードは復号回路
を経由することなく直接外部に出力される。
ミングコードが個別に半導体メモリに入力され、夫々の
ゾーンに直接書き込まれる。また、これらのゾーンから
夫々読み出されたデータ及びハミングコードは復号回路
を経由することなく直接外部に出力される。
【００１４】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１に本発明の一実施例の半導体メモリの
構成を示す。同図において、１３はメモリブロック、１
４は８ビットのデータを記憶するゾーン、１５は４ビッ
トのハミングコードを記憶するゾーン、１６はハミング
コード発生器、１７はゾーン１４、１５から読み出され
たデータ及びハミングコードからデータを復元する復号
器、１８及び１９はＩ／Ｏコントロール回路、２０〜２
９はデータまたはハミングコードを伝搬するためのデー
タ線、３０〜３２はデータ線上のデータの流れを制御す
るためのゲートである。
に説明する。図１に本発明の一実施例の半導体メモリの
構成を示す。同図において、１３はメモリブロック、１
４は８ビットのデータを記憶するゾーン、１５は４ビッ
トのハミングコードを記憶するゾーン、１６はハミング
コード発生器、１７はゾーン１４、１５から読み出され
たデータ及びハミングコードからデータを復元する復号
器、１８及び１９はＩ／Ｏコントロール回路、２０〜２
９はデータまたはハミングコードを伝搬するためのデー
タ線、３０〜３２はデータ線上のデータの流れを制御す
るためのゲートである。
【００１５】次にこの半導体メモリの通常のデータの書
き込み及び読み出し動作を説明する。この場合、テスト
モード設定信号ＴＥＣＣは“０”レベルに設定され、デ
ータ線２９を介して入力された８ビットデータＤ０〜Ｄ
７はデータ線２０を通じてデータゾーン１４に書き込ま
れ、一方、ハミングコード発生器１６により発生された
ハミングコードＣ０〜Ｃ３はゲート３０及びデータ線２
１を通じてゾーン１５に書き込まれる。データの読み出
し時には、ゾーン１４、１５から読み出された８ビット
データ及び４ビットのハミングコードは夫々データ線２
２、２３を介して復号器１７に入力される。読み出され
たデータに１個のビット誤りがあったとしても復号器１
７により正しいデータに訂正され、データ線２５、Ｉ／
Ｏコントロール回路１８、データ線２９を介して外部に
出力される。
き込み及び読み出し動作を説明する。この場合、テスト
モード設定信号ＴＥＣＣは“０”レベルに設定され、デ
ータ線２９を介して入力された８ビットデータＤ０〜Ｄ
７はデータ線２０を通じてデータゾーン１４に書き込ま
れ、一方、ハミングコード発生器１６により発生された
ハミングコードＣ０〜Ｃ３はゲート３０及びデータ線２
１を通じてゾーン１５に書き込まれる。データの読み出
し時には、ゾーン１４、１５から読み出された８ビット
データ及び４ビットのハミングコードは夫々データ線２
２、２３を介して復号器１７に入力される。読み出され
たデータに１個のビット誤りがあったとしても復号器１
７により正しいデータに訂正され、データ線２５、Ｉ／
Ｏコントロール回路１８、データ線２９を介して外部に
出力される。
【００１６】次にテスト時のデータの書き込み及び読み
出し動作を説明する。この場合テストモード信号ＴＥＣ
Ｃが“１”に設定され、ストライプあるいはチェッカー
ボード等のパターンに対応した８ビットのデータがデー
タ線２０を介してゾーン１４に書き込まれる。またこの
パターンに対応したハミングコードがデータ線２８を介
してＩ／Ｏコントロール回路２８に入力され、データ線
２７、ゲート３０、データ線２１を通じてゾーン１５に
書き込まれる。書き込まれたデータを読み出す場合、ゾ
ーン１４から読み出されたデータは、データ線２２、ゲ
ート３１、データ線２４を介してＩ／Ｏコントロール回
路１８に入力され、データ線２９を介して外部に出力さ
れる。同様にゾーン１５から読み出されたハミングコー
ドはデータ線２３、ゲート３２、データ線２６を介して
Ｉ／Ｏコントロール回路１９に入力され、データ線２８
を介して外部に出力される。
出し動作を説明する。この場合テストモード信号ＴＥＣ
Ｃが“１”に設定され、ストライプあるいはチェッカー
ボード等のパターンに対応した８ビットのデータがデー
タ線２０を介してゾーン１４に書き込まれる。またこの
パターンに対応したハミングコードがデータ線２８を介
してＩ／Ｏコントロール回路２８に入力され、データ線
２７、ゲート３０、データ線２１を通じてゾーン１５に
書き込まれる。書き込まれたデータを読み出す場合、ゾ
ーン１４から読み出されたデータは、データ線２２、ゲ
ート３１、データ線２４を介してＩ／Ｏコントロール回
路１８に入力され、データ線２９を介して外部に出力さ
れる。同様にゾーン１５から読み出されたハミングコー
ドはデータ線２３、ゲート３２、データ線２６を介して
Ｉ／Ｏコントロール回路１９に入力され、データ線２８
を介して外部に出力される。
【００１７】このように、ハミングコードを直接、書き
込み／読み出しする手段を付加することにより、上記メ
モリを１２ビット構成のメモリと見なすことができ、任
意のパターンのテストを一度に実行することができる。
込み／読み出しする手段を付加することにより、上記メ
モリを１２ビット構成のメモリと見なすことができ、任
意のパターンのテストを一度に実行することができる。
【００１８】
【発明の効果】本発明の半導体メモリは、入力データ及
び誤り訂正用の符号を外部から個別に受容する手段と、
該受容した入力データ及び符号を対応のゾーンに夫々書
き込む手段と、前記ゾーンから夫々読み出されたデータ
及び符号を外部に個別に出力する手段とを備えているの
で、データ記憶用のゾーン及び誤り訂正符号記憶用のゾ
ーンのテストを任意のパターンで一度にテストすること
が可能であり、従ってテスト時間が短縮されるという効
果を有する。
び誤り訂正用の符号を外部から個別に受容する手段と、
該受容した入力データ及び符号を対応のゾーンに夫々書
き込む手段と、前記ゾーンから夫々読み出されたデータ
及び符号を外部に個別に出力する手段とを備えているの
で、データ記憶用のゾーン及び誤り訂正符号記憶用のゾ
ーンのテストを任意のパターンで一度にテストすること
が可能であり、従ってテスト時間が短縮されるという効
果を有する。
【図１】本発明の半導体メモリの構成図である。
【図２】テストパターンの例を示す図である。
【図３】ＥＣＣ機能を備えた従来の半導体メモリの構成
図である。
図である。
１、１３ メモリブロック ２、１４ データ記憶ゾーン ３、１５ ハミングコード記憶ゾーン ４、１６ ハミングコード発生器 ５、１７復号器 ６、１８、１９ Ｉ／Ｏコントロール回路 ３０、３１、３２ ゲート
Claims (1)
- 【請求項１】 誤り訂正機能を備えた半導体メモリであ
って、入力データ及び誤り訂正用の符号を外部から個別
に受容する手段と、該受容した入力データ及び符号を対
応のゾーンに夫々書き込む手段と、前記ゾーンから夫々
読み出されたデータ及び符号を外部に個別に出力する手
段とを備えたことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21192391A JPH0554697A (ja) | 1991-08-23 | 1991-08-23 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21192391A JPH0554697A (ja) | 1991-08-23 | 1991-08-23 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554697A true JPH0554697A (ja) | 1993-03-05 |
Family
ID=16613911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21192391A Pending JPH0554697A (ja) | 1991-08-23 | 1991-08-23 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554697A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6295617B1 (en) | 1997-06-30 | 2001-09-25 | Nec Corporation | Testing method of semiconductor memory device and semiconductor memory device applicable to the method |
| US6938193B1 (en) | 1999-07-12 | 2005-08-30 | Matsushita Electric Industrial Co., Ltd. | ECC circuit-containing semiconductor memory device and method of testing the same |
| JP2006172649A (ja) * | 2004-12-17 | 2006-06-29 | Fujitsu Ltd | 半導体メモリ |
| JP2006179057A (ja) * | 2004-12-21 | 2006-07-06 | Fujitsu Ltd | 半導体メモリ |
| US7212453B2 (en) | 2004-12-20 | 2007-05-01 | Fujitsu Limited | Semiconductor memory having an error correction function |
-
1991
- 1991-08-23 JP JP21192391A patent/JPH0554697A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6295617B1 (en) | 1997-06-30 | 2001-09-25 | Nec Corporation | Testing method of semiconductor memory device and semiconductor memory device applicable to the method |
| US6938193B1 (en) | 1999-07-12 | 2005-08-30 | Matsushita Electric Industrial Co., Ltd. | ECC circuit-containing semiconductor memory device and method of testing the same |
| JP2006172649A (ja) * | 2004-12-17 | 2006-06-29 | Fujitsu Ltd | 半導体メモリ |
| JP4578226B2 (ja) * | 2004-12-17 | 2010-11-10 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| US7212453B2 (en) | 2004-12-20 | 2007-05-01 | Fujitsu Limited | Semiconductor memory having an error correction function |
| JP2006179057A (ja) * | 2004-12-21 | 2006-07-06 | Fujitsu Ltd | 半導体メモリ |
| US7373564B2 (en) | 2004-12-21 | 2008-05-13 | Fujitsu Limited | Semiconductor memory |
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