JP2978645B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2978645B2 JP2978645B2 JP4229094A JP22909492A JP2978645B2 JP 2978645 B2 JP2978645 B2 JP 2978645B2 JP 4229094 A JP4229094 A JP 4229094A JP 22909492 A JP22909492 A JP 22909492A JP 2978645 B2 JP2978645 B2 JP 2978645B2
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- Japan
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にデータを記憶するＥＰＲＯＭ部及びこのＥＰＲＯＭ
部の記憶データの誤りを訂正する回路を備えた半導体集
積回路に関する。
特にデータを記憶するＥＰＲＯＭ部及びこのＥＰＲＯＭ
部の記憶データの誤りを訂正する回路を備えた半導体集
積回路に関する。
【０００２】
【従来の技術】従来のこの種の半導体集積回路は、第１
の例として図３に示すように、入出力端子ＴＭから入力
された８ビットのデータを入力してこのデータ及びこの
データと対応する誤り訂正用の４ビットの補正データを
出力し、読出されたデータ及びこのデータと対応する補
正データを入力してこのデータに誤りがあるときこの誤
りを訂正して入出力端子ＴＭへ出力する誤り訂正回路１
と、この誤り訂正回路１からの８ビットのデータを記憶
しかつ記憶しているデータを読出すデータ用ＥＰＲＯＭ
部２と、誤り訂正回路１からの４ビットの補正データを
前記８ビットのデータと対応して記憶しかつ記憶してい
る補正データをこの８ビットのデータと対応して読出す
補正データ用ＥＰＲＯＭ部３とを有する構成となってい
る。
の例として図３に示すように、入出力端子ＴＭから入力
された８ビットのデータを入力してこのデータ及びこの
データと対応する誤り訂正用の４ビットの補正データを
出力し、読出されたデータ及びこのデータと対応する補
正データを入力してこのデータに誤りがあるときこの誤
りを訂正して入出力端子ＴＭへ出力する誤り訂正回路１
と、この誤り訂正回路１からの８ビットのデータを記憶
しかつ記憶しているデータを読出すデータ用ＥＰＲＯＭ
部２と、誤り訂正回路１からの４ビットの補正データを
前記８ビットのデータと対応して記憶しかつ記憶してい
る補正データをこの８ビットのデータと対応して読出す
補正データ用ＥＰＲＯＭ部３とを有する構成となってい
る。
【０００３】この第１の例においては、８ビットのデー
タ及び４ビットの補正データの１２ビット中１ビットの
誤りがあるとそれを訂正し入出力端子ＴＭから出力され
る。従って、この出力から、内部に１ビットの不良ビッ
トが混在していていても分らない。そこで、図４に示す
ように、外部から不良ビットの有無が確認できる回路を
設けた第２の例がある。
タ及び４ビットの補正データの１２ビット中１ビットの
誤りがあるとそれを訂正し入出力端子ＴＭから出力され
る。従って、この出力から、内部に１ビットの不良ビッ
トが混在していていても分らない。そこで、図４に示す
ように、外部から不良ビットの有無が確認できる回路を
設けた第２の例がある。
【０００４】この第２の例においては、入出力端子ＴＭ
から１２ビットのデータを直接（誤り訂正回路１を通さ
ないで）データ用ＥＰＲＯＭ部２及び補正データ用ＥＰ
ＲＯＭ部３に書込み、そして読出すことによってこれら
ＥＰＲＯＭ部の不良ビットの有無を確認することができ
る。
から１２ビットのデータを直接（誤り訂正回路１を通さ
ないで）データ用ＥＰＲＯＭ部２及び補正データ用ＥＰ
ＲＯＭ部３に書込み、そして読出すことによってこれら
ＥＰＲＯＭ部の不良ビットの有無を確認することができ
る。
【０００５】また、入出力端子ＴＭから８ビットのデー
タを誤り訂正回路１に入力しその出力データをデータ用
ＥＰＲＯＭ部２及び補正データ用ＥＰＲＯＭ３に書込ん
だ後読出し、誤り訂正回路１を通さないで直接入出力端
子ＴＭから出力することにより、誤り訂正回路１の補正
データ生成機能の良否が確認できる。
タを誤り訂正回路１に入力しその出力データをデータ用
ＥＰＲＯＭ部２及び補正データ用ＥＰＲＯＭ３に書込ん
だ後読出し、誤り訂正回路１を通さないで直接入出力端
子ＴＭから出力することにより、誤り訂正回路１の補正
データ生成機能の良否が確認できる。
【０００６】また、入出力端子ＴＭから、１ビットの誤
りがある補正データを含む１２ビットのデータを直接デ
ータ用ＥＰＲＯＭ部２及び補正データ用ＥＰＲＯＭ部３
に書込んだ後読出し、誤り訂正回路１を通して入出力端
子ＴＭから出力することにより、誤り訂正回路１の誤り
訂正機能の良否を確認することができる。
りがある補正データを含む１２ビットのデータを直接デ
ータ用ＥＰＲＯＭ部２及び補正データ用ＥＰＲＯＭ部３
に書込んだ後読出し、誤り訂正回路１を通して入出力端
子ＴＭから出力することにより、誤り訂正回路１の誤り
訂正機能の良否を確認することができる。
【０００７】
【発明が解決しようとする課題】この従来の半導体集積
回路では、その機能をテストするために、誤り訂正回路
１のテスト、各ＥＰＲＯＭ部のメモリセルのテスト等、
各ＥＰＲＯＭ部のメモリセルに対し書込み，読出しを何
回も行う必要があるため、テストに非常に長い時間がか
かっていた。また、紫外線消去型のＥＰＲＯＭ（ＵＶＥ
ＰＲＯＭ）を含む場合、消去が電気的にできないためテ
ストを行なうたびに何度も紫外線で消去をしなければな
らず、しかも、ワンタイム型（ＯＴＰ）の場合、組み立
てた後誤り訂正回路部分の確認が行なわれないという大
きな問題点があった。
回路では、その機能をテストするために、誤り訂正回路
１のテスト、各ＥＰＲＯＭ部のメモリセルのテスト等、
各ＥＰＲＯＭ部のメモリセルに対し書込み，読出しを何
回も行う必要があるため、テストに非常に長い時間がか
かっていた。また、紫外線消去型のＥＰＲＯＭ（ＵＶＥ
ＰＲＯＭ）を含む場合、消去が電気的にできないためテ
ストを行なうたびに何度も紫外線で消去をしなければな
らず、しかも、ワンタイム型（ＯＴＰ）の場合、組み立
てた後誤り訂正回路部分の確認が行なわれないという大
きな問題点があった。
【０００８】本発明の目的は、機能テストの高速化をは
かると共に、ワンタイム型でも組立て後の誤り訂正回路
部分の確認ができる半導体集積回路を提供することにあ
る。
かると共に、ワンタイム型でも組立て後の誤り訂正回路
部分の確認ができる半導体集積回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、入出力端子から入力された第１のビット数のデータ
を入力してこのデータ及びこのデータと対応する誤り訂
正用の第２のビット数の補正データを出力する誤り訂正
回路を有する半導体集積回路であって、データ及びこの
データと対応する補正データを入力してこのデータに誤
りがあるときこの誤りを訂正して前記入出力端子へ出力
する誤り訂正回路と、供給された第１のビット数のデー
タを記憶しかつ記憶しているデータを読出すデータ用Ｅ
ＰＲＯＭ部及び電気的に書換え可能なデータ用高速メモ
リ部と、供給された第２のビット数の補正データを前記
第１のビット数のデータと対応して記憶しかつ記憶して
いる補正データを前記第１のビット数のデータと対応し
て読出す補正データ用ＥＰＲＯＭ部及び電気的に書換え
可能な補正データ用高速メモリ部と、前記誤り訂正回路
が補正データを生成する機能の確認時は、前記入出力端
子にデータを入力して前記誤り訂正回路にこのデータを
供給し、前記誤り訂正回路は供給されたデータにより補
正データを生成し、データ及び補正データは、前記デー
タ用高速メモリ部及び前記補正データ用高速メモリ部書
込まれ、この読出しは、これら高速メモリ部に書込まれ
たデータ及び補正データをそのまま前記入出力端子に伝
達し、次に、前記誤り訂正回路がビット誤りを訂正する
機能の確認時は、前記入出力端子から、ビット誤りを含
んだデータ及び補正データを誤り訂正回路を通さずに前
記データ用高速メモリ部及び前記補正データ用高速メモ
リ部に書込み、このデータの読出しは、これら高速メモ
リ部に書込まれたデータ及び補正データを前記誤り訂正
回路に伝達し、前記誤り訂正回路は、データ及びその補
正データによりビット誤りの訂正を行なって前記入出力
端子に出力し、さらに、前記データ用ＥＰＲＯＭ部及び
前記補正データ用ＥＰＲＯＭ部の機能の確認時は、前記
入出力端子からこれらＥＰＲＯＭ部のメモリセルの動作
確認に必要なデータを前記データ用ＥＰＲＯＭ部及び前
記補正データ用ＥＰＲＯＭ部に書込み、この書込まれた
データを前記入出力端子へ直接読出し、て各機能確認が
できる切換回路を有している。
は、入出力端子から入力された第１のビット数のデータ
を入力してこのデータ及びこのデータと対応する誤り訂
正用の第２のビット数の補正データを出力する誤り訂正
回路を有する半導体集積回路であって、データ及びこの
データと対応する補正データを入力してこのデータに誤
りがあるときこの誤りを訂正して前記入出力端子へ出力
する誤り訂正回路と、供給された第１のビット数のデー
タを記憶しかつ記憶しているデータを読出すデータ用Ｅ
ＰＲＯＭ部及び電気的に書換え可能なデータ用高速メモ
リ部と、供給された第２のビット数の補正データを前記
第１のビット数のデータと対応して記憶しかつ記憶して
いる補正データを前記第１のビット数のデータと対応し
て読出す補正データ用ＥＰＲＯＭ部及び電気的に書換え
可能な補正データ用高速メモリ部と、前記誤り訂正回路
が補正データを生成する機能の確認時は、前記入出力端
子にデータを入力して前記誤り訂正回路にこのデータを
供給し、前記誤り訂正回路は供給されたデータにより補
正データを生成し、データ及び補正データは、前記デー
タ用高速メモリ部及び前記補正データ用高速メモリ部書
込まれ、この読出しは、これら高速メモリ部に書込まれ
たデータ及び補正データをそのまま前記入出力端子に伝
達し、次に、前記誤り訂正回路がビット誤りを訂正する
機能の確認時は、前記入出力端子から、ビット誤りを含
んだデータ及び補正データを誤り訂正回路を通さずに前
記データ用高速メモリ部及び前記補正データ用高速メモ
リ部に書込み、このデータの読出しは、これら高速メモ
リ部に書込まれたデータ及び補正データを前記誤り訂正
回路に伝達し、前記誤り訂正回路は、データ及びその補
正データによりビット誤りの訂正を行なって前記入出力
端子に出力し、さらに、前記データ用ＥＰＲＯＭ部及び
前記補正データ用ＥＰＲＯＭ部の機能の確認時は、前記
入出力端子からこれらＥＰＲＯＭ部のメモリセルの動作
確認に必要なデータを前記データ用ＥＰＲＯＭ部及び前
記補正データ用ＥＰＲＯＭ部に書込み、この書込まれた
データを前記入出力端子へ直接読出し、て各機能確認が
できる切換回路を有している。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１１】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１２】この実施例が図４に示された従来の半導体
集積回路と相違する点は、供給された８ビットのデータ
を記憶しかつ記憶しているデータを読出す電気的に書換
え可能なデータ用高速メモリ部４と、供給された４ビッ
トの補正データを前記８ビットのデータと対応して記憶
しかつ記憶している補正データを前記８ビットのデータ
と対応して読出す電気的に書換え可能な補正データ用高
速メモリ部５と、切換信号ＳＷに従って誤り訂正回路１
及び入出力端子ＴＭから８ビットのデータ及び補正用の
データをデータ用ＥＰＲＯＭ部２及び補正データ用ＥＰ
ＲＯＭ部３並びにデータ用高速メモリ部４及び補正デー
タ用高速メモリ部５に選択的に供給し、データ用ＥＰＲ
ＯＭ部２及び補正データ用ＥＰＲＯＭ部３並びにデータ
用高速メモリ部４及び補正データ用高速メモリ部５から
読出された８ビットのデータ及び４ビットの補正データ
を選択して誤り訂正回路１及び入出力端子ＴＭに伝達す
る切換回路６とを設けた点にある。
集積回路と相違する点は、供給された８ビットのデータ
を記憶しかつ記憶しているデータを読出す電気的に書換
え可能なデータ用高速メモリ部４と、供給された４ビッ
トの補正データを前記８ビットのデータと対応して記憶
しかつ記憶している補正データを前記８ビットのデータ
と対応して読出す電気的に書換え可能な補正データ用高
速メモリ部５と、切換信号ＳＷに従って誤り訂正回路１
及び入出力端子ＴＭから８ビットのデータ及び補正用の
データをデータ用ＥＰＲＯＭ部２及び補正データ用ＥＰ
ＲＯＭ部３並びにデータ用高速メモリ部４及び補正デー
タ用高速メモリ部５に選択的に供給し、データ用ＥＰＲ
ＯＭ部２及び補正データ用ＥＰＲＯＭ部３並びにデータ
用高速メモリ部４及び補正データ用高速メモリ部５から
読出された８ビットのデータ及び４ビットの補正データ
を選択して誤り訂正回路１及び入出力端子ＴＭに伝達す
る切換回路６とを設けた点にある。
【００１３】次に、この実施例の動作について説明す
る。
る。
【００１４】誤り訂正回路１が補正データを生成する機
能の確認は、まず、入出力端子ＴＭに８ビットのデータ
を入力して誤り訂正回路１にそのデータを供給する。誤
り訂正回路１は供給されたデータにより補正データを生
成し切換回路６へデータ及びその補正データを伝達す
る。このとき、切換信号ＳＷは、データ用高速メモリ部
４及び補正データ用高速メモリ部５を選択する状態とな
っており、切換回路６を通ったデータ及び補正データ
は、これら高速メモリ部へ書込まれる。
能の確認は、まず、入出力端子ＴＭに８ビットのデータ
を入力して誤り訂正回路１にそのデータを供給する。誤
り訂正回路１は供給されたデータにより補正データを生
成し切換回路６へデータ及びその補正データを伝達す
る。このとき、切換信号ＳＷは、データ用高速メモリ部
４及び補正データ用高速メモリ部５を選択する状態とな
っており、切換回路６を通ったデータ及び補正データ
は、これら高速メモリ部へ書込まれる。
【００１５】読出しは、データ用高速メモリ部４及び補
正データ用高速メモリ部５に書込まれたデータ及び補正
データを切換回路６を通してそのまま入出力端子ＴＭに
伝達する。つまり誤り訂正回路１によって作られる補正
データを変換せずに読出すことによって、誤り訂正回路
１が補正データを生成する機能の確認ができる。
正データ用高速メモリ部５に書込まれたデータ及び補正
データを切換回路６を通してそのまま入出力端子ＴＭに
伝達する。つまり誤り訂正回路１によって作られる補正
データを変換せずに読出すことによって、誤り訂正回路
１が補正データを生成する機能の確認ができる。
【００１６】次に、誤り訂正回路１が１ビット誤りを訂
正する機能の確認について説明する。入出力端子ＴＭか
ら、１ビット誤りを含んだデータ及び補正データを誤り
訂正回路１を通さずに直接切換回路６を通してデータ用
高速メモリ部４及び補正データ用高速メモリ部５に書込
む。
正する機能の確認について説明する。入出力端子ＴＭか
ら、１ビット誤りを含んだデータ及び補正データを誤り
訂正回路１を通さずに直接切換回路６を通してデータ用
高速メモリ部４及び補正データ用高速メモリ部５に書込
む。
【００１７】読出しは、これら高速メモリ部に書込まれ
たデータ及び補正データを切換回路６を通して誤り訂正
回路１に伝達する。誤り訂正回路１は、データ及びその
補正データにより１ビット誤りの訂正を行なって入出力
端子ＴＭに出力する。つまり、１ビット誤りを含むデー
タ及びその補正データを直接書込んだ後読出して誤り訂
正回路１に伝達することにより、この誤り訂正回路１に
よる１ビット誤りデータを補正する機能の確認ができ
る。
たデータ及び補正データを切換回路６を通して誤り訂正
回路１に伝達する。誤り訂正回路１は、データ及びその
補正データにより１ビット誤りの訂正を行なって入出力
端子ＴＭに出力する。つまり、１ビット誤りを含むデー
タ及びその補正データを直接書込んだ後読出して誤り訂
正回路１に伝達することにより、この誤り訂正回路１に
よる１ビット誤りデータを補正する機能の確認ができ
る。
【００１８】次に、データ用ＥＰＲＯＭ部２及び補正デ
ータ用ＥＰＲＯＭ部３の動作の確認について説明する。
このとき切換信号ＳＷは、これらＥＰＲＯＭ部を選択す
る状態となっている。
ータ用ＥＰＲＯＭ部３の動作の確認について説明する。
このとき切換信号ＳＷは、これらＥＰＲＯＭ部を選択す
る状態となっている。
【００１９】入出力端子ＴＭから、これらＥＰＲＯＭ部
のメモリセルの動作確認に必要なデータ（すべてのメモ
リセルの周囲には、その反転ビットが配置される様にし
たデータ，セル干渉確認のため）を、直接切換回路６を
通してデータ用ＥＰＲＯＭ部２及び補正データ用ＥＰＲ
ＯＭ部３に書込み、この書込まれたデータを切換回路６
を通して入出力端子ＴＭへ直接読出す。
のメモリセルの動作確認に必要なデータ（すべてのメモ
リセルの周囲には、その反転ビットが配置される様にし
たデータ，セル干渉確認のため）を、直接切換回路６を
通してデータ用ＥＰＲＯＭ部２及び補正データ用ＥＰＲ
ＯＭ部３に書込み、この書込まれたデータを切換回路６
を通して入出力端子ＴＭへ直接読出す。
【００２０】この結果、メモリセルの不良，セル干渉の
確認ができる。
確認ができる。
【００２１】図２は、本発明の第２の実施例を示すブロ
ック図である。
ック図である。
【００２２】この実施例が第１の実施例と相違する点
は、切換手段としての機能を、切換回路６に代えてアド
レス選択回路７に持たせた点にある。
は、切換手段としての機能を、切換回路６に代えてアド
レス選択回路７に持たせた点にある。
【００２３】すなわち、データ用ＥＰＲＯＭ部２，補正
データ用ＥＰＲＯＭ部３とデータ用高速メモリ部４，補
正データ用高速メモリ部５との選択，切換えは、アドレ
ス選択回路７がアドレス信号ＡＤに従って行うようにな
っている。これ以外の動作及び効果等は第１の実施例と
同様である。
データ用ＥＰＲＯＭ部３とデータ用高速メモリ部４，補
正データ用高速メモリ部５との選択，切換えは、アドレ
ス選択回路７がアドレス信号ＡＤに従って行うようにな
っている。これ以外の動作及び効果等は第１の実施例と
同様である。
【００２４】
【発明の効果】以上説明したように本発明は、データ及
びその補正データを書込み，読出しする電気的に書換え
可能な高速メモリ部を設け、これら高速メモリ部とＥＰ
ＲＯＭ部とに対するデータ及びその補正データの選択，
切換を行う切換手段を設けたので、組立て後でも短時間
で誤り訂正回路の機能及びＥＰＲＯＭ部の動作の確認が
できるという効果がある。
びその補正データを書込み，読出しする電気的に書換え
可能な高速メモリ部を設け、これら高速メモリ部とＥＰ
ＲＯＭ部とに対するデータ及びその補正データの選択，
切換を行う切換手段を設けたので、組立て後でも短時間
で誤り訂正回路の機能及びＥＰＲＯＭ部の動作の確認が
できるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来の半導体集積回路の第１の例のブロック図
である。
である。
【図４】従来の半導体集積回路の第２の例のブロック図
である。
である。
【符号の説明】 １ 誤り訂正回路 ２ データ用ＥＰＲＯＭ部 ３ 補正データ用ＥＰＲＯＭ部 ４ データ用高速メモリ部 ５ 補正データ用高速メモリ部 ６ 切換回路 ７ アドレス選択回路
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/10 - 11/10 330 G06F 12/16 310 - 330 G11C 29/00 303
Claims (1)
- 【請求項１】 入出力端子から入力された第１のビット
数のデータを入力してこのデータ及びこのデータと対応
する誤り訂正用の第２のビット数の補正データを出力す
る誤り訂正回路を有する半導体集積回路であって、 データ及びこのデータと対応する補正データを入力して
このデータに誤りがあるときこの誤りを訂正して前記入
出力端子へ出力する誤り訂正回路と、 供給された第１のビット数のデータを記憶しかつ記憶し
ているデータを読出すデータ用ＥＰＲＯＭ部及び電気的
に書換え可能なデータ用高速メモリ部と、 供給された第２のビット数の補正データを前記第１のビ
ット数のデータと対応して記憶しかつ記憶している補正
データを前記第１のビット数のデータと対応して読出す
補正データ用ＥＰＲＯＭ部及び電気的に書換え可能な補
正データ用高速メモリ部と、前記誤り訂正回路が補正データを生成する機能の確認時
は、前記入出力端子にデータを入力して前記誤り訂正回
路にこのデータを供給し、前記誤り訂正回路は供給され
たデータにより補正データを生成し、データ及び補正デ
ータは、前記データ用高速メモリ部及び前記補正データ
用高速メモリ部書込まれ、この読出しは、これら高速メ
モリ部に書込まれたデータ及び補正データをそのまま前
記入出力端子に伝達し、 次に、前記誤り訂正回路がビット誤りを訂正する機能の
確認時は、前記入出力端子から、ビット誤りを含んだデ
ータ及び補正データを誤り訂正回路を通さずに前記デー
タ用高速メモリ部及び前記補正データ用高速メモリ部に
書込み、このデータの読出しは、これら高速メモリ部に
書込まれたデータ及び補正データを前記誤り訂正回路に
伝達し、前記誤り訂正回路は、データ及びその補正デー
タによりビット誤りの訂正を行なって前記入出力端子に
出力し、 さらに、前記データ用ＥＰＲＯＭ部及び前記補正データ
用ＥＰＲＯＭ部の機能の確認時は、前記入出力端子から
これらＥＰＲＯＭ部のメモリセルの動作確認に必要なデ
ータを前記データ用ＥＰＲＯＭ部及び前記補正データ用
ＥＰＲＯＭ部に書込み、この書込まれたデータを前記入
出力端子へ直接読出し、 て各機能確認ができる切換回路を有する事を特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4229094A JP2978645B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4229094A JP2978645B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0675794A JPH0675794A (ja) | 1994-03-18 |
| JP2978645B2 true JP2978645B2 (ja) | 1999-11-15 |
Family
ID=16886664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4229094A Expired - Fee Related JP2978645B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2978645B2 (ja) |
-
1992
- 1992-08-28 JP JP4229094A patent/JP2978645B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0675794A (ja) | 1994-03-18 |
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