JPH0737400A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0737400A JPH0737400A JP18041193A JP18041193A JPH0737400A JP H0737400 A JPH0737400 A JP H0737400A JP 18041193 A JP18041193 A JP 18041193A JP 18041193 A JP18041193 A JP 18041193A JP H0737400 A JPH0737400 A JP H0737400A
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Abstract
(57)【要約】
【目的】 読み出しテスト時にデータの書き込みが困難
あるいは不可能な不揮発性メモリに対してもテスト時間
を削減する。 【構成】 データ出力端子３１〜３３にデータを読み出
すセンスアンプ群（２２，２４，２６）とは別に、デー
タ入力端子１〜３にデータを読み出すセンスアンプ群
（２３，２５，２７）を設け、テスト用のアドレスカウ
ンタ１９によってアドレス信号を発生して２バイト（１
６ビット）同時読み出しを行う。
あるいは不可能な不揮発性メモリに対してもテスト時間
を削減する。 【構成】 データ出力端子３１〜３３にデータを読み出
すセンスアンプ群（２２，２４，２６）とは別に、デー
タ入力端子１〜３にデータを読み出すセンスアンプ群
（２３，２５，２７）を設け、テスト用のアドレスカウ
ンタ１９によってアドレス信号を発生して２バイト（１
６ビット）同時読み出しを行う。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に半導体メモリのテスト技術において、テスト時
間の短縮を実現するためのものである。
し、特に半導体メモリのテスト技術において、テスト時
間の短縮を実現するためのものである。
【０００２】
【従来の技術】図５は従来の半導体記憶装置の例とし
て、４Ｍ・ＤＲＡＭにおけるテスト時間を短縮するため
の技術として用いられるデータ書込み／読出し機構を含
む回路図を示すものである。図において、１はデータ入
力端子、２０はメモリセルアレイ、２０ａ〜２０ｈはメ
モリサブブロックを示し、切り換えスイッチによって各
メモリサブブロック２０ａ〜２０ｈへの通常入力とテス
ト入力とが切り換えられるようになっている。３ａ，３
ｂはそれぞれ通常動作時に、上記メモリサブブロック２
０ａ〜２０ｈいずれかの正転出力Ａ〜Ｈと反転出力／Ａ
〜／Ｈとを選択してデータ出力端子３０に伝えるデータ
切り換えスイッチである。また４０は誤り検出回路であ
り、論理回路４０ａで各メモリサブブロック２０ａ〜２
０ｈの正転出力Ａ〜Ｈを受け、論理回路４０ｂで各メモ
リサブブロック２０ａ〜２０ｈの反転出力／Ａ〜／Ｈを
受けるように構成されている。また５０ａ，５０ｂは電
源電圧ＶCCと接地ＧＮＤとの間に直列接続されたゲート
であり、これらゲート５０ａ，５０ｂ間に上記データ出
力端子３０が接続されている。
て、４Ｍ・ＤＲＡＭにおけるテスト時間を短縮するため
の技術として用いられるデータ書込み／読出し機構を含
む回路図を示すものである。図において、１はデータ入
力端子、２０はメモリセルアレイ、２０ａ〜２０ｈはメ
モリサブブロックを示し、切り換えスイッチによって各
メモリサブブロック２０ａ〜２０ｈへの通常入力とテス
ト入力とが切り換えられるようになっている。３ａ，３
ｂはそれぞれ通常動作時に、上記メモリサブブロック２
０ａ〜２０ｈいずれかの正転出力Ａ〜Ｈと反転出力／Ａ
〜／Ｈとを選択してデータ出力端子３０に伝えるデータ
切り換えスイッチである。また４０は誤り検出回路であ
り、論理回路４０ａで各メモリサブブロック２０ａ〜２
０ｈの正転出力Ａ〜Ｈを受け、論理回路４０ｂで各メモ
リサブブロック２０ａ〜２０ｈの反転出力／Ａ〜／Ｈを
受けるように構成されている。また５０ａ，５０ｂは電
源電圧ＶCCと接地ＧＮＤとの間に直列接続されたゲート
であり、これらゲート５０ａ，５０ｂ間に上記データ出
力端子３０が接続されている。
【０００３】次に動作について説明する。なおここでは
テスト時の動作のみについて説明し、通常動作時の説明
については省略する。以上のような構成では、８ビット
同時に書込み／読出し動作を行うことによりテスト時間
の短縮を図ることができる。例えば、いまデータ入力端
子１に“０”を入力した場合、各メモリサブブロック２
０ａ〜２０ｈの所定の１セルに“０”が書き込まれ、こ
れを読み出すことになるが、このとき１ビットでも
“１”が出力されると、論理回路４０ａの出力は“０”
となり、論理回路４０ｂの出力は“１”となる。このた
めゲート５０ａはオフ，ゲート５０ｂはオンとなり、デ
ータ出力端子３０はＧＮＤレベル（“０”）となる。同
様にデータ入力端子１に“１”が入力された時に、読出
しデータに“０”が存在する場合には、論理回路４０ａ
の出力は“０”，論理回路４０ｂの出力は“１”とな
り、やはりデータ出力端子３０に“０”が現れることと
なる。
テスト時の動作のみについて説明し、通常動作時の説明
については省略する。以上のような構成では、８ビット
同時に書込み／読出し動作を行うことによりテスト時間
の短縮を図ることができる。例えば、いまデータ入力端
子１に“０”を入力した場合、各メモリサブブロック２
０ａ〜２０ｈの所定の１セルに“０”が書き込まれ、こ
れを読み出すことになるが、このとき１ビットでも
“１”が出力されると、論理回路４０ａの出力は“０”
となり、論理回路４０ｂの出力は“１”となる。このた
めゲート５０ａはオフ，ゲート５０ｂはオンとなり、デ
ータ出力端子３０はＧＮＤレベル（“０”）となる。同
様にデータ入力端子１に“１”が入力された時に、読出
しデータに“０”が存在する場合には、論理回路４０ａ
の出力は“０”，論理回路４０ｂの出力は“１”とな
り、やはりデータ出力端子３０に“０”が現れることと
なる。
【０００４】そして、読出しデータに誤りがない場合に
は、論理回路４０ａに“１”が出力されてゲート５０ａ
がオン，論理回路４０ｂに“０”が出力されてゲート５
０ｂがオフすることにより、データ出力端子３０はＶCC
レベル（“１”）となる。
は、論理回路４０ａに“１”が出力されてゲート５０ａ
がオン，論理回路４０ｂに“０”が出力されてゲート５
０ｂがオフすることにより、データ出力端子３０はＶCC
レベル（“１”）となる。
【０００５】以上のように、書込み動作により、８ビッ
ト同時に“０”又は“１”を書き込んだ後、８ビット同
時にデータを読み出す。このとき１ビットでも書き込ん
だデータと異なれば出力は“０”となり、全ビット正し
い場合“１”となる。
ト同時に“０”又は“１”を書き込んだ後、８ビット同
時にデータを読み出す。このとき１ビットでも書き込ん
だデータと異なれば出力は“０”となり、全ビット正し
い場合“１”となる。
【０００６】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、複数ビットを同時にテ
ストしてテスト時間を短縮するものであるが、これはＲ
ＡＭ（ＤＲＡＭ／ＳＲＡＭ）にのみ適用できる技術であ
る。つまり複数ビット（図５では８ビット）に同じデー
タ（“０”又は“１”）を書き込むことにより、読出し
動作時、並列読出しを行って不良の検出が可能となるも
のであが、ＭＲＯＭ（マスクロム），ＥＰＲＯＭ，ＥＥ
ＰＲＯＭといった不揮発性メモリにおいては、テスト時
にデータの書込みが不可能（ＭＲＯＭ）であるか、又は
書込み／消去の時間が長く実質的に困難（ＥＰＲＯＭ，
ＥＥＰＲＯＭ）であるため、上記従来例の技術ではテス
ト時間の短縮は図れない。
は以上のように構成されており、複数ビットを同時にテ
ストしてテスト時間を短縮するものであるが、これはＲ
ＡＭ（ＤＲＡＭ／ＳＲＡＭ）にのみ適用できる技術であ
る。つまり複数ビット（図５では８ビット）に同じデー
タ（“０”又は“１”）を書き込むことにより、読出し
動作時、並列読出しを行って不良の検出が可能となるも
のであが、ＭＲＯＭ（マスクロム），ＥＰＲＯＭ，ＥＥ
ＰＲＯＭといった不揮発性メモリにおいては、テスト時
にデータの書込みが不可能（ＭＲＯＭ）であるか、又は
書込み／消去の時間が長く実質的に困難（ＥＰＲＯＭ，
ＥＥＰＲＯＭ）であるため、上記従来例の技術ではテス
ト時間の短縮は図れない。
【０００７】特にＭＲＯＭの場合、メモリに記憶されて
いるデータは製造段階で決まっており、全ビットすべて
“０”又は“１”にはならないため、先の方法で読出し
のテストを行っても、出力の“１”，“０”は正常／不
良を意味するものではなく、ただ単に同時読出しを行っ
たビットの排他的論理和を出力している状態を示すにす
ぎない結果となる。
いるデータは製造段階で決まっており、全ビットすべて
“０”又は“１”にはならないため、先の方法で読出し
のテストを行っても、出力の“１”，“０”は正常／不
良を意味するものではなく、ただ単に同時読出しを行っ
たビットの排他的論理和を出力している状態を示すにす
ぎない結果となる。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、不揮発性メモリにおいても、読
出しテスト時間を短縮することができる半導体記憶装置
を得ることを目的とする。
ためになされたもので、不揮発性メモリにおいても、読
出しテスト時間を短縮することができる半導体記憶装置
を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、通常の読出し時に使用される第１のセンスア
ンプと、テスト時に該第１のセンスアンプとともに使用
される第２のセンスアンプと、テスト時に該第２のセン
スアンプの出力を入力端子に出力するデータ出力手段
と、テスト時にアドレス信号をインクリメントしながら
発生するテスト用アドレス発生手段とを備えたものであ
る。
憶装置は、通常の読出し時に使用される第１のセンスア
ンプと、テスト時に該第１のセンスアンプとともに使用
される第２のセンスアンプと、テスト時に該第２のセン
スアンプの出力を入力端子に出力するデータ出力手段
と、テスト時にアドレス信号をインクリメントしながら
発生するテスト用アドレス発生手段とを備えたものであ
る。
【００１０】
【作用】この発明においては、装置内部にテスト用のア
ドレスカウンタを設け、テスト時に通常のアドレス入力
に用いられる入力端子をデータ出力端子として用いるこ
とで、テスト時におけるデータ出力端子の数が増加し
て、より多くのビットを同時にテストできるようにな
る。
ドレスカウンタを設け、テスト時に通常のアドレス入力
に用いられる入力端子をデータ出力端子として用いるこ
とで、テスト時におけるデータ出力端子の数が増加し
て、より多くのビットを同時にテストできるようにな
る。
【００１１】
実施例１．以下、この発明の第１の実施例による半導体
記憶装置を図１に基づいて説明する。図１は、データ幅
８ビットでアドレス入力ｎビットのＲＯＭにおける構成
を示しており、通常、データ幅ｍビットのＲＯＭの場
合、メモリセルの記憶データを読み出すのに必要なセン
スアンプ（ＳＡ）は最小限ｍ個でよいが、本発明におい
てはｍ×２p 個（２p はテスト時の同時テストビット
数、構成の容易さのため２のべき乗となる。）のセンス
アンプを必要とする。図１の実施例ではデータ幅ｍ＝
８，ｐ＝１である。上記アドレス入力信号ｎは、大容量
メモリの場合、十分に大きく、 ｎ＞（２p −１）ｍ＋３ を満たすｐが存在する。例えば４Ｍビットメモリ／デー
タ幅８ビットの場合ｎ＝１９である。
記憶装置を図１に基づいて説明する。図１は、データ幅
８ビットでアドレス入力ｎビットのＲＯＭにおける構成
を示しており、通常、データ幅ｍビットのＲＯＭの場
合、メモリセルの記憶データを読み出すのに必要なセン
スアンプ（ＳＡ）は最小限ｍ個でよいが、本発明におい
てはｍ×２p 個（２p はテスト時の同時テストビット
数、構成の容易さのため２のべき乗となる。）のセンス
アンプを必要とする。図１の実施例ではデータ幅ｍ＝
８，ｐ＝１である。上記アドレス入力信号ｎは、大容量
メモリの場合、十分に大きく、 ｎ＞（２p −１）ｍ＋３ を満たすｐが存在する。例えば４Ｍビットメモリ／デー
タ幅８ビットの場合ｎ＝１９である。
【００１２】また１〜３は、通常動作時にはアドレス入
力端子（Ａ0 〜Ａ7 ）として使用され、テスト時にはデ
ータ出力端子Ｄ8 〜Ｄ15として用いられるアドレス入力
端子、４，５，６は通常動作時にはアドレス入力端子と
して使用され、テスト時にはそれぞれ、クロック信号Ｃ
ＬＫ，リセット信号ＲＳＴ，テストモード信号ＴＳＴが
入力されるアドレス入力端子、３１〜３３は通常のデー
タ出力端子（Ｄ7 〜Ｄ0 ）である。
力端子（Ａ0 〜Ａ7 ）として使用され、テスト時にはデ
ータ出力端子Ｄ8 〜Ｄ15として用いられるアドレス入力
端子、４，５，６は通常動作時にはアドレス入力端子と
して使用され、テスト時にはそれぞれ、クロック信号Ｃ
ＬＫ，リセット信号ＲＳＴ，テストモード信号ＴＳＴが
入力されるアドレス入力端子、３１〜３３は通常のデー
タ出力端子（Ｄ7 〜Ｄ0 ）である。
【００１３】また、１９は上記ＣＬＫ，ＲＳＴ，ＴＥＴ
を受け、テスト時にアドレスを順次インクリメントして
出力するテスト用のアドレスカウンタ、２１ａはアドレ
ス信号Ａ0 とテストモード信号ＴＳＴを受け、通常動作
時には、アドレス信号Ａ0 によりセンスアンプＳＡ0,Ｓ
Ａ2 ，…，ＳＡ14のバンクと、センスアンプＳＡ1,ＳＡ
3 ，…，ＳＡ15のバンクを切り換えて出力端子３１〜３
３に接続し、テスト時にはアドレス信号Ａ0 には関係な
くセンスアンプＳＡ0,ＳＡ2 ，…，ＳＡ14のバンクのセ
ンスアンプを出力端子３１〜３３に接続するＺデコーダ
である。センスアンプＳＡ1,ＳＡ3 ，…，ＳＡ15のバン
クのセンスアンプは、その出力が制御可能なデータバッ
ファ１５〜１７を介して上記アドレス入力端子１〜３に
接続される一方、上記Ｚデコーダによって上記出力端子
３１〜３３への接続が行われるよう構成されている。ま
たもう一方のバンクのセンスアンプＳＡ0,ＳＡ2 ，…，
ＳＡ14はＺデコーダによって上記出力端子３１〜３３へ
の接続が行われるよう構成されている。１８はＴＳＴを
受け、テスト時にアドレス入力端子６に入力される信号
の電圧を所定の基準値と比較することにより、テストモ
ードか否かを判定する高電圧検出回路である。
を受け、テスト時にアドレスを順次インクリメントして
出力するテスト用のアドレスカウンタ、２１ａはアドレ
ス信号Ａ0 とテストモード信号ＴＳＴを受け、通常動作
時には、アドレス信号Ａ0 によりセンスアンプＳＡ0,Ｓ
Ａ2 ，…，ＳＡ14のバンクと、センスアンプＳＡ1,ＳＡ
3 ，…，ＳＡ15のバンクを切り換えて出力端子３１〜３
３に接続し、テスト時にはアドレス信号Ａ0 には関係な
くセンスアンプＳＡ0,ＳＡ2 ，…，ＳＡ14のバンクのセ
ンスアンプを出力端子３１〜３３に接続するＺデコーダ
である。センスアンプＳＡ1,ＳＡ3 ，…，ＳＡ15のバン
クのセンスアンプは、その出力が制御可能なデータバッ
ファ１５〜１７を介して上記アドレス入力端子１〜３に
接続される一方、上記Ｚデコーダによって上記出力端子
３１〜３３への接続が行われるよう構成されている。ま
たもう一方のバンクのセンスアンプＳＡ0,ＳＡ2 ，…，
ＳＡ14はＺデコーダによって上記出力端子３１〜３３へ
の接続が行われるよう構成されている。１８はＴＳＴを
受け、テスト時にアドレス入力端子６に入力される信号
の電圧を所定の基準値と比較することにより、テストモ
ードか否かを判定する高電圧検出回路である。
【００１４】次に動作について説明する。通常動作時に
はセンスアンプ２２〜２７の出力はアドレス入力端子１
〜３に入力されたアドレス信号の一部を使ってデコード
され、一方のバンクのセンスアンプ出力である８ビット
の出力がデータ出力端子３１〜３３に現れる。
はセンスアンプ２２〜２７の出力はアドレス入力端子１
〜３に入力されたアドレス信号の一部を使ってデコード
され、一方のバンクのセンスアンプ出力である８ビット
の出力がデータ出力端子３１〜３３に現れる。
【００１５】テスト時には、データバッファ１５〜１７
を活性化してアドレス入力端子の一部１〜３（Ａ0 〜Ａ
7 の８個）をデータ出力端子（Ｄ8 〜Ｄ15）とし、セン
スアンプ２２〜２７のうちの片バンク（ＳＡ1 ，ＳＡ3
，…，ＳＡ15）のデータを出力する。このときセンス
アンプ２２〜２７のうちのもう一方のバンク（ＳＡ0 ，
ＳＡ2 ，…，ＳＡ14）は通常のデータ出力端子３１〜３
３（Ｄ7 〜Ｄ0 ）より出力する。この時センスアンプ出
力を制御するデコーダ２１ａ（Ｚ−decoder ）は、通常
のデータ出力端子３１〜３３（Ｄ7 〜Ｄ0 ）を使用する
バンク（ＳＡ0 ，ＳＡ2 ，…，ＳＡ14）側に固定されて
いる。これによりテスト時には２バイト同時読出し動作
が行われることとなり、読出し動作のテスト時間は１／
２となる。例えば従来の構成では、４Ｍ・ＭＲＯＭにお
いては、１バイト（８ビット）読出しでは５１２ｋ回の
読出し動作を行わなければならないが、上記本実施例の
ように２バイト（１６ビット）読出しを採用することで
２５６ｋ回の読出し動作ですむこととなる。
を活性化してアドレス入力端子の一部１〜３（Ａ0 〜Ａ
7 の８個）をデータ出力端子（Ｄ8 〜Ｄ15）とし、セン
スアンプ２２〜２７のうちの片バンク（ＳＡ1 ，ＳＡ3
，…，ＳＡ15）のデータを出力する。このときセンス
アンプ２２〜２７のうちのもう一方のバンク（ＳＡ0 ，
ＳＡ2 ，…，ＳＡ14）は通常のデータ出力端子３１〜３
３（Ｄ7 〜Ｄ0 ）より出力する。この時センスアンプ出
力を制御するデコーダ２１ａ（Ｚ−decoder ）は、通常
のデータ出力端子３１〜３３（Ｄ7 〜Ｄ0 ）を使用する
バンク（ＳＡ0 ，ＳＡ2 ，…，ＳＡ14）側に固定されて
いる。これによりテスト時には２バイト同時読出し動作
が行われることとなり、読出し動作のテスト時間は１／
２となる。例えば従来の構成では、４Ｍ・ＭＲＯＭにお
いては、１バイト（８ビット）読出しでは５１２ｋ回の
読出し動作を行わなければならないが、上記本実施例の
ように２バイト（１６ビット）読出しを採用することで
２５６ｋ回の読出し動作ですむこととなる。
【００１６】ところで、テスト時にはアドレス入力端子
１〜７をデータ出力や制御信号入力端子として使用する
ため、アドレス信号の入力を外部から行うことができな
い。このため本実施例では、テスト時のアドレス信号を
チップに内蔵するテスト用のアドレスカウンタ１９より
発生させるようにしている。詳述すると、カウンタ１９
のビット数は（ｎ−ｐ）となり、図１ではカウンタ１９
の制御はクロック信号（ＣＬＫ）とリセット信号（ＲＳ
Ｔ）及びテストモード信号（ＴＳＴ）で行なわれる。す
なわちテスト時、リセット（ＲＳＴ）入力によりカウン
タ１９はゼロにクリアされ、以後、制御クロック（ＣＬ
Ｋ）毎にカウントアップされてテスト用のアドレス信号
（ＣＡ1 ，…，ＣＡn-1 ）を順次発生する。
１〜７をデータ出力や制御信号入力端子として使用する
ため、アドレス信号の入力を外部から行うことができな
い。このため本実施例では、テスト時のアドレス信号を
チップに内蔵するテスト用のアドレスカウンタ１９より
発生させるようにしている。詳述すると、カウンタ１９
のビット数は（ｎ−ｐ）となり、図１ではカウンタ１９
の制御はクロック信号（ＣＬＫ）とリセット信号（ＲＳ
Ｔ）及びテストモード信号（ＴＳＴ）で行なわれる。す
なわちテスト時、リセット（ＲＳＴ）入力によりカウン
タ１９はゼロにクリアされ、以後、制御クロック（ＣＬ
Ｋ）毎にカウントアップされてテスト用のアドレス信号
（ＣＡ1 ，…，ＣＡn-1 ）を順次発生する。
【００１７】また、通常のアドレス信号と上記カウンタ
１９より発せられるテスト用のアドレス信号との切換え
は、テストモード信号（ＴＳＴ）により行う。具体的な
方法としては図２に示すような回路をアドレスデコーダ
２１ｂ，２１ｃの入力部に設け、アドレスデコーダ２１
ｂ，２１ｃの入力をトランスファゲートを使用して切換
える方法や、図３に示すような回路をアドレスデコーダ
２１ｂ，２１ｃの入力部に設け、テストモードとの論理
積をとったアドレスの論理和によって切り換える等して
容易に実現することができる。
１９より発せられるテスト用のアドレス信号との切換え
は、テストモード信号（ＴＳＴ）により行う。具体的な
方法としては図２に示すような回路をアドレスデコーダ
２１ｂ，２１ｃの入力部に設け、アドレスデコーダ２１
ｂ，２１ｃの入力をトランスファゲートを使用して切換
える方法や、図３に示すような回路をアドレスデコーダ
２１ｂ，２１ｃの入力部に設け、テストモードとの論理
積をとったアドレスの論理和によって切り換える等して
容易に実現することができる。
【００１８】ところで、テストモードと通常モードとの
切換えを行う構成とした場合、ユーザーが誤ってテスト
モードとしないような方法が求められる。本実施例で
は、アドレス端子の一つ（６）に、通常使用時には印加
されないような高電圧、例えば８Ｖ〜１０Ｖを印加し、
チップ内部に設けられた高電圧検出回路１８によりこれ
を検出することで、テストモードか否かを判別する構成
を採用している。このような方法はＥＰＲＯＭにおい
て、デバイス識別コードであるシリコンシグネチャの出
力方法として用いられているものである。
切換えを行う構成とした場合、ユーザーが誤ってテスト
モードとしないような方法が求められる。本実施例で
は、アドレス端子の一つ（６）に、通常使用時には印加
されないような高電圧、例えば８Ｖ〜１０Ｖを印加し、
チップ内部に設けられた高電圧検出回路１８によりこれ
を検出することで、テストモードか否かを判別する構成
を採用している。このような方法はＥＰＲＯＭにおい
て、デバイス識別コードであるシリコンシグネチャの出
力方法として用いられているものである。
【００１９】このように本実施例によれば、通常、読出
しに用いられる倍の数のセンスアンプ２２〜２７を設
け、テスト時に該センスアンプ２２〜２７のうちの片側
のバンク（ＳＡ1 ，ＳＡ3 ，…，ＳＡ15）の出力を通常
使用時にアドレス入力端子として用いられているアドレ
ス入力端子１〜３（Ａ0 〜Ａ7)に読み出すように構成
し、かつチップ内部にテスト時にアドレス信号をインク
リメントして順次発生することのできるテスト用のアド
レスカウンタ１９を設けたから、テスト時に２バイト同
時読出しを行うことができ、ＭＲＯＭやＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ等の不揮発性メモリに対しても、そのテスト
時間を半減させることができる。
しに用いられる倍の数のセンスアンプ２２〜２７を設
け、テスト時に該センスアンプ２２〜２７のうちの片側
のバンク（ＳＡ1 ，ＳＡ3 ，…，ＳＡ15）の出力を通常
使用時にアドレス入力端子として用いられているアドレ
ス入力端子１〜３（Ａ0 〜Ａ7)に読み出すように構成
し、かつチップ内部にテスト時にアドレス信号をインク
リメントして順次発生することのできるテスト用のアド
レスカウンタ１９を設けたから、テスト時に２バイト同
時読出しを行うことができ、ＭＲＯＭやＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ等の不揮発性メモリに対しても、そのテスト
時間を半減させることができる。
【００２０】実施例２．次に本発明の第２の実施例によ
る半導体記憶装置を図３に基づいて説明する。図におい
て、６０は通常動作時にはアドレス入力端子として用い
られている入力端子７（Ａn-1 ）とテスト用のアドレス
カウンタ１９とを接続し、上記入力端子７を介して上記
アドレスカウンタ１９に任意の値を入力するためのデー
タ入力線、６１は入力端子５（Ａ9 ）とテスト用のアド
レスカウンタ１９とを接続し、上記入力端子５を介して
上記アドレスカウンタ１９にロード信号（ＬＤ）を入力
するための信号線であり、その他の部分は上記実施例と
同一である。
る半導体記憶装置を図３に基づいて説明する。図におい
て、６０は通常動作時にはアドレス入力端子として用い
られている入力端子７（Ａn-1 ）とテスト用のアドレス
カウンタ１９とを接続し、上記入力端子７を介して上記
アドレスカウンタ１９に任意の値を入力するためのデー
タ入力線、６１は入力端子５（Ａ9 ）とテスト用のアド
レスカウンタ１９とを接続し、上記入力端子５を介して
上記アドレスカウンタ１９にロード信号（ＬＤ）を入力
するための信号線であり、その他の部分は上記実施例と
同一である。
【００２１】次に動作について説明する。テスト時のカ
ウンタ１９の初期値入力は、ロード信号（ＬＤ）を
“Ｈ”にしている間、カウンタがシフト動作し、（ｎ−
１）ビット取り込まれた時にロード信号（ＬＤ）を
“Ｌ”にすることで得られ、それ以降のデータはデータ
入力端子（ＤＩＮ）よりクロック信号（ＣＬＫ）に同期
してシリアルに入力され、これによりテスト開始時のア
ドレスを指定してこれ以降のアドレスについて順次２バ
イト同時読み出しを行うことができる。
ウンタ１９の初期値入力は、ロード信号（ＬＤ）を
“Ｈ”にしている間、カウンタがシフト動作し、（ｎ−
１）ビット取り込まれた時にロード信号（ＬＤ）を
“Ｌ”にすることで得られ、それ以降のデータはデータ
入力端子（ＤＩＮ）よりクロック信号（ＣＬＫ）に同期
してシリアルに入力され、これによりテスト開始時のア
ドレスを指定してこれ以降のアドレスについて順次２バ
イト同時読み出しを行うことができる。
【００２２】このようにテスト用のアドレスカウンタ１
９に任意の値をロードすることにより、テスト時、任意
の番地からテストすることが可能となり、全番地のテス
トだけでなく、一部分のテストをすることができるよう
になる。
９に任意の値をロードすることにより、テスト時、任意
の番地からテストすることが可能となり、全番地のテス
トだけでなく、一部分のテストをすることができるよう
になる。
【００２３】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、テスト時に、データ入力ピンにもデー
タを読み出すようにしたから、１度に読み出されるビッ
ト数が増大し、テスト時に書込みが困難あるいは不可能
な不揮発性メモリに対しても読出し動作テスト時間を削
減することができる効果がある。
憶装置によれば、テスト時に、データ入力ピンにもデー
タを読み出すようにしたから、１度に読み出されるビッ
ト数が増大し、テスト時に書込みが困難あるいは不可能
な不揮発性メモリに対しても読出し動作テスト時間を削
減することができる効果がある。
【図１】本発明の第１の実施例による半導体記憶装置を
示す回路構成図。
示す回路構成図。
【図２】本発明の第２の実施例による半導体記憶装置を
示す回路構成図。
示す回路構成図。
【図３】上記半導体記憶装置のテスト用のアドレスカウ
ンタ入力と通常のアドレス入力とを切り換えてデコーダ
に出力するための入力切換回路の一例を示す図。
ンタ入力と通常のアドレス入力とを切り換えてデコーダ
に出力するための入力切換回路の一例を示す図。
【図４】上記半導体記憶装置のテスト用のアドレスカウ
ンタ入力と通常のアドレス入力とを切り換えてデコーダ
に出力するための入力切換回路の他の例を示す図。
ンタ入力と通常のアドレス入力とを切り換えてデコーダ
に出力するための入力切換回路の他の例を示す図。
【図５】従来の半導体記憶装置を示す回路構成図。
１〜７ アドレス入力端子 ８〜１４ 入力バッファ １５〜１７ テスト用データ出力バッファ １８ 高電圧検出回路（テストモード検出用） １９ テスト用アドレス・カウンタ ２０ メモリセルアレイ ２１ａ〜２１ｃ アドレスデコーダ ２２〜２７ センスアンプ ２８〜３０ 出力バッファ ３１〜３３ データ端子 ６０，６１ 信号線
Claims (3)
- 【請求項１】 メモリ内の所定のアドレスのデータを複
数ビット同時に読み出して該データの正誤判定をする機
能を有する半導体記憶装置において、 通常の読出しモードとテスト時の読出しモードとの切換
えを行うモード切換手段と、 上記通常の読出しモード時に使用される第１のセンスア
ンプと、 上記テスト時の読出しモード時に上記第１のセンスアン
プとともに使用される第２のセンスアンプと、 上記テスト時の読出しモード時に上記第２のセンスアン
プの出力を入力端子に出力するデータ出力手段と、 上記テスト時の読出しモード時にアドレス信号をインク
リメントしながら発生するテスト用アドレス発生手段と
を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 上記テスト用アドレス発生手段は、 上記読出しモード時に使用されていない入力端子より入
力されたリセット信号によって初期化されるカウンタで
あることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置におい
て、 上記テスト用アドレス発生手段は、 上記読出しモード時に使用されていない入力端子より入
力されたデータに対応するアドレス信号を発生するもの
であることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18041193A JP3169749B2 (ja) | 1993-07-21 | 1993-07-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18041193A JP3169749B2 (ja) | 1993-07-21 | 1993-07-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0737400A true JPH0737400A (ja) | 1995-02-07 |
| JP3169749B2 JP3169749B2 (ja) | 2001-05-28 |
Family
ID=16082787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18041193A Expired - Lifetime JP3169749B2 (ja) | 1993-07-21 | 1993-07-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3169749B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317176A (ja) * | 2004-04-28 | 2005-11-10 | Hynix Semiconductor Inc | 識別情報を有するメモリ装置 |
| JP2009181627A (ja) * | 2008-01-30 | 2009-08-13 | Fujitsu Microelectronics Ltd | 半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102119960B1 (ko) * | 2018-10-01 | 2020-06-08 | 충청북도 (관리부서:충청북도 농업기술원) | 와인 부산물이 첨가된 쌀쿠키 제조용 조성물 및 그 제조방법 |
-
1993
- 1993-07-21 JP JP18041193A patent/JP3169749B2/ja not_active Expired - Lifetime
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| JP2005317176A (ja) * | 2004-04-28 | 2005-11-10 | Hynix Semiconductor Inc | 識別情報を有するメモリ装置 |
| JP2009181627A (ja) * | 2008-01-30 | 2009-08-13 | Fujitsu Microelectronics Ltd | 半導体記憶装置 |
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| Publication number | Publication date |
|---|---|
| JP3169749B2 (ja) | 2001-05-28 |
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