JP2009181627A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2009181627A
JP2009181627A JP2008019316A JP2008019316A JP2009181627A JP 2009181627 A JP2009181627 A JP 2009181627A JP 2008019316 A JP2008019316 A JP 2008019316A JP 2008019316 A JP2008019316 A JP 2008019316A JP 2009181627 A JP2009181627 A JP 2009181627A
Authority
JP
Japan
Prior art keywords
signal
test
control signal
semiconductor memory
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008019316A
Other languages
English (en)
Other versions
JP5629962B2 (ja
Inventor
Kota Hara
浩太 原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2008019316A priority Critical patent/JP5629962B2/ja
Priority to KR1020090004624A priority patent/KR20090083858A/ko
Priority to US12/360,621 priority patent/US8107314B2/en
Publication of JP2009181627A publication Critical patent/JP2009181627A/ja
Priority to US13/330,456 priority patent/US8274854B2/en
Application granted granted Critical
Publication of JP5629962B2 publication Critical patent/JP5629962B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

【課題】本発明は、従来の半導体記憶装置よりも、テスト動作時にテスタに接続するパッド数を更に削減した半導体記憶装置を提供することを目的とする。
【解決手段】半導体記憶装置は、データの読み出し又はデータの書き込みを制御する信号を生成するタイミング制御回路と、入力信号パッドと、複数の制御信号パッドと、前記複数の制御信号パッドの少なくとも一つに接続されるスイッチ回路とを備え、前記スイッチ回路は、第１モード時において、前記入力信号パッドからの信号に基づいて前記タイミング制御回路に供給する第１制御信号を生成することを特徴とする。
【選択図】図１

Description

本発明は、一般に半導体記憶装置に関し、詳しくはテスト機能を備えた半導体記憶装置に関する。
半導体装置メーカは、工場からの出荷前に半導体装置の動作テストを行なうことにより、その半導体装置が正常に機能するかどうかをチェックする必要がある。この動作テストにおいては、テスタのプローブの複数の針を半導体装置の複数のパッドに同時に接触させることで、必要なテスト信号の入力及び出力信号の検出を行う。この出力信号の観測結果に基づいて、半導体装置の動作が不良であるか否かを判定する。
テスト・コストを削減するためには、テスタにより同時に測定可能なチップ数を増やして、試験時間を短縮することが望ましい。テスタのプローブの針数は固定であるので、テスタに同時接続するチップ数を増やそうとすると、１チップあたりのパッドの接続数を減らさざるを得ない。このため、チップに備えられた全てのパッドにテスタを接続するのではなく、一部のパッドにのみテスタを接続してテスト動作を実行可能なように構成されたチップがある。このようなチップでは、未接続のパッドに対応する内部信号については、内部スイッチ回路の切り替えにより他の接続パッドを介して入出力したり、内部で信号を発生させたりしている。これにより、テスト動作時に接続するパッドの数を減らし、同時に測定可能なチップ数を増やすことができる。
従来、半導体記憶装置のテストにおいて、制御信号を入力する制御信号パッドについては全てのパッドをテスタに接続し、アドレスを入力するアドレスパッドについては一部のパッドのみをテスタに接続することにより、試験動作時の接続パッド数を削減している。非接続のアドレスパッドに対応する内部信号のレベルを確定させる方法の一例としては、ｎビットのアドレスをｎ／２ビットずつ２回に分けて接続パッドから時分割に取り込み、内部でｎビットのアドレスに展開する等が行われる。
この際、アドレスパッドには試験モードエントリ時の試験コードを入力する等の必要があり、アドレスパッドのテスタ接続数の削減には限度がある。また制御信号パッドについては、入力制御信号の組み合わせや時間的変化等に基づいて内部タイミング制御信号を発生させるという必要性のために、時分割な信号取り込みが困難であり、テスタ接続数を削減することは行なわれていない。
特開２００３−１５１２９９号公報 特開２０００−１６３９９７号公報 特開平１１−３０６７９６号公報
以上を鑑みて本発明は、従来の半導体記憶装置よりも、テスト動作時にテスタに接続するパッド数を更に削減した半導体記憶装置を提供することを目的とする。
半導体記憶装置は、データの読み出し又はデータの書き込みを制御する信号を生成するタイミング制御回路と、入力信号パッドと、複数の制御信号パッドと、前記複数の制御信号パッドの少なくとも一つに接続されるスイッチ回路とを備え、前記スイッチ回路は、第１モード時において、前記入力信号パッドからの信号に基づいて前記タイミング制御回路に供給する第１制御信号を生成することを特徴とする。
本発明による少なくとも１つの実施例によれば、従来の構成において半導体記憶装置の全ての制御信号パッドがテスタに接続される必要があったのに対して、半導体記憶装置の制御信号パッドのうちの一部のパッドにのみテスタを接続すればよい。従って、テスト動作時にテスタに接続する半導体記憶装置のパッドの数を、従来の構成に比較して削減することができる。
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図１は、本発明による半導体記憶装置の第１の実施例の構成を示す図である。図１の半導体記憶装置１０は、タイミングコントロールユニット１１、アドレスラッチ＆バッファ１２Ａ、アドレスラッチ＆バッファ１２Ｂ、入出力バッファ１３、メモリセル配列１４、ローデコーダ１５、センスアンプ＆スイッチ１６、コラムデコーダ１７、入力データラッチ＆コントロールユニット１８、出力データコントロールユニット１９、パワーコントロールユニット２０、テストモードコントロールユニット２１、スイッチ回路２２−１乃至２２−３、入力バッファ２３−１乃至２３−７、及び複数の制御信号パッド２４−１乃至２４−７を含む。この半導体記憶装置１０としては、ＳＲＡＭ（Static Random Access Memory）と互換のインターフェースを備えたＤＲＡＭ（Dynamic Random Access Memory）である疑似ＳＲＡＭを想定している。しかし本発明は疑似ＳＲＡＭに限定されるものではなく、任意の半導体記憶装置に適用することができる。
タイミングコントロールユニット１１は、半導体記憶装置１０のチップ外部から、コントロール信号であるチップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、データバイトコントロール信号／ＵＢ、データバイトコントロール信号／ＬＢ、アウトプットイネーブル信号／ＯＥ、及びクロック信号ＣＬＫを受け取る。これらコントロール信号の受信及びパワーコントロールユニット２０の活性化及び非活性化がチップイネーブル信号ＣＥ２により制御される。具体的には、チップイネーブル信号ＣＥ２が活性化状態（ＨＩＧＨ）になると、入力バッファ２３−２乃至２３−７が活性化され、制御信号パッド２４−２乃至２４−７に印加される信号／ＣＥ１、／ＷＥ、／ＵＢ、／ＬＢ、／ＯＥ、及びＣＬＫが、各入力バッファから半導体記憶装置１０内部に供給される。またパワーコントロールユニット２０が、チップイネーブル信号ＣＥ２に応じて、タイミングコントロールユニット１１、アドレスラッチ＆バッファ１２Ａ、及び入出力バッファ１３を活性化する。
半導体記憶装置１０には、従来のＳＲＡＭと互換のインターフェースとして、入力データの上位バイトをマスクする機能及び下位バイトをマスクする機能が設けられている。メモリセルに対して、データの上位バイトを書き込み又は読み出しするためにはデータバイトコントロール信号／ＵＢをＬＯＷにしておく必要がある。データバイトコントロール信号／ＵＢがＨＩＧＨの場合、マスク機能により、メモリセルに対するデータの上位バイトの書き込み及び読み出しは実行されない。同様に、メモリセルに対して、データの下位バイトを書き込み又は読み出しするためにはデータバイトコントロール信号／ＬＢをＬＯＷにしておく必要がある。データバイトコントロール信号／ＬＢがＨＩＧＨの場合、マスク機能により、メモリセルに対するデータの下位バイトの書き込み及び読み出しは実行されない。
タイミングコントロールユニット１１は、上記コントロール信号に基づいて、コントロール信号のデコード結果が指定する動作（データ読出し動作／データ書込み動作等）に対応する種々の制御信号及びタイミング信号を生成する。これらの制御信号及びタイミング信号は、アドレスラッチ＆バッファ１２Ａ、アドレスラッチ＆バッファ１２Ｂ、入出力バッファ１３、入力データラッチ＆コントロールユニット１８、出力データコントロールユニット１９、パワーコントロールユニット２０等の各回路部分に供給される。この制御信号及びタイミング信号に従って、各回路部分の動作が実行される。
アドレスラッチ＆バッファ１２Ａは、半導体記憶装置１０の外部からローアドレスを示すアドレス信号を受け取る。受け取られたローアドレスはローデコーダ１５に供給される。アドレスラッチ＆バッファ１２Ｂは、半導体記憶装置１０の外部からコラムアドレスを示すアドレス信号を受け取る。受け取られたコラムアドレスはコラムデコーダ１７に供給される。
メモリセル配列１４には、複数のメモリセルがロー方向及びコラム方向にマトリクス状に配列されてセルアレイを構成し、各メモリセルにデータが格納される。メモリセル配列１４には、複数のローアドレスに対応して複数のワード線が配置され、各ワード線に複数のメモリセルが接続される。またコラムアドレスが並ぶ方向には複数のビット線が並べられ、それぞれのビット線にセンスアンプ＆スイッチ１６が接続される。
ローデコーダ１５は、アドレスラッチ＆バッファ１２Ａから供給されるローアドレスをデコードし、ローアドレスで指定されるワード線を選択し活性化する。コラムデコーダ１７は、アドレスラッチ＆バッファ１２Ｂから供給されるコラムアドレスをデコードし、コラムアドレスで指定されるコラム選択線を活性化する。
活性化されたワード線に接続されるメモリセルのデータは、ビット線に読み出されセンスアンプ＆スイッチ１６で増幅される。読み出し動作の場合、センスアンプ＆スイッチ１６で増幅されたデータは、活性化されたコラム選択線により選択され、出力データコントロールユニット１９及び入出力バッファ１３を介して半導体記憶装置１０外部に出力される。書き込み動作の場合、半導体記憶装置１０外部から入出力バッファ１３及び入力データラッチ＆コントロールユニット１８を介して供給される書き込みデータが、活性化されたコラム選択線により選択されるコラムアドレスのセンスアンプ＆スイッチ１６に書き込まれる。この書き込みデータとメモリセルから読み出され再書き込みされるべきデータとが、活性化されたワード線に接続されるメモリセルに書き込まれる。
テストモードコントロールユニット２１は、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、及びアウトプットイネーブル信号／ＯＥに対応する内部信号と、外部から印加されるアドレス信号の一部と、ＩＦパッド２５に印加される信号とを受け取る。これらの信号に基づいて、テストモードコントロールユニット２１はテストモードへのエントリ動作及びテスト動作の各モードを制御する。
半導体記憶装置１０は、メモリ装置として使用する際には通常モードで動作するようにモード設定され、内部機能のテストをする際にはテストモードで動作するようモード設定される。これら通常モード／テストモードの設定は、外部コマンド（テストコマンド）又は外部信号（例えばアドレス信号）に基づいてテストモードコントロールユニット２１により制御される。
図１に示す半導体記憶装置１０では、スイッチ回路２２−１乃至２２−３がデータバイトコントロール信号／ＵＢ、データバイトコントロール信号／ＬＢ、及びクロック信号ＣＬＫに対応して設けられている。即ち、スイッチ回路２２−１乃至２２−３は、それぞれ入力バッファ２３−４、２３−５、及び２３−７を介して制御信号パッド２４−４、２４−５、及び２４−７に接続される。またスイッチ回路２２−１乃至２２−３は、アドレス信号パッドの１つからアドレス信号Ａ０９（１ビット）を受け取るとともに、テストモードコントロールユニット２１からテスト制御信号を受け取る。
通常モードにおいて、スイッチ回路２２−１乃至２２−３は、制御信号パッド２４−４、２４−５、及び２４−７からの信号に基づいて、その出力信号を生成する。スイッチ回路２２−１乃至２２−３が生成した出力信号は、タイミングコントロールユニット１１に供給される。また制御信号パッド２４−２、２４−３、及び２４−６に印加される信号は、そのまま入力バッファを介してタイミングコントロールユニット１１に供給される。従って通常モードにおいて、タイミングコントロールユニット１１は、コントロールパッド２４−２乃至２４−７に印加される信号／ＣＥ１、／ＷＥ、／ＵＢ、／ＬＢ、／ＯＥ、及びＣＬＫに応じて、内部制御信号及びタイミング信号を生成し、半導体記憶装置１０のメモリ動作を制御することになる。
テストモードにおいて、スイッチ回路２２−１乃至２２−３は、テストモードコントロールユニット２１からのテスト制御信号に応じたスイッチ動作により、所望のレベル（ＨＩＧＨ又はＬＯＷ）の信号を出力信号として生成したり、他の入力信号パッド（Ａ０９のアドレス信号パッド）からの信号に基づいて所望の制御信号（第１制御信号）を出力信号として生成したりする。この場合、テストモードコントロールユニット２１からのテスト制御信号は、スイッチ回路による第１制御信号の生成動作を制御するための第２制御信号として機能する。
テストモードにおいて、制御信号パッド２４−４、２４−５、及び２４−７の電圧レベルは、スイッチ回路２２−１乃至２２−３の出力に何ら影響を与えない。即ち、スイッチ回路２２−１乃至２２−３の出力信号は、制御信号パッド２４−４、２４−５、及び２４−７の電圧レベルとは完全に独立である。スイッチ回路２２−１乃至２２−３が生成した信号は、タイミングコントロールユニット１１に供給される。また制御信号パッド２４−２、２４−３、及び２４−６に印加される信号は、そのまま入力バッファを介してタイミングコントロールユニット１１に供給される。従ってテストモードにおいて、タイミングコントロールユニット１１は、制御信号パッド２４−４、２４−５、及び２４−７の電圧とは独立にスイッチ回路２２−１乃至２２−３が生成した信号と、制御信号パッド２４−２、２４−３、及び２４−６に印加される信号／ＣＥ１、／ＷＥ、及び／ＯＥとに基づいて、内部制御信号及びタイミング信号を生成し、半導体記憶装置１０のテスト動作を制御することになる。即ち、テストモードにおいては、制御信号パッド２４−４、２４−５、及び２４−７には外部テスタのプローブの針を接触させる必要がない。
以上の構成により、テスト動作時にテスタに接続する半導体記憶装置のパッドの数を、従来の構成に比較して削減することができる。即ち、従来の構成では半導体記憶装置の全ての制御信号パッドがテスタに接続される必要があったのに対して、図１に示す実施例の半導体記憶装置１０の構成では、制御信号パッドのうちの一部のパッドにのみテスタを接続すればよい。なおスイッチ回路を設けることによりテスタ接触の必要が無くなる制御信号パッドの数は複数ｎであることが好ましい。またこの複数ｎの制御信号パッドに対応する内部信号を、ｎよりも少ない数の他の入力信号パッドに印加される信号に基づいて生成することが好ましい。また他の入力信号パッドに印加される信号に基づいてスイッチ回路が生成する制御信号は、時間的に変化する信号であってよい。このように時間的に変化する信号は、例えば半導体記憶装置１０の同期読み出し動作や同期書き込み動作を制御するための同期信号であってよい。
また上記のようにテスト動作を実行することにより、半導体装置メーカは、テストにより不良品と判断された半導体記憶装置を排除して、テストにより良品と判断された半導体記憶装置のみを工場から出荷することができる。即ち、テスト動作により半導体記憶装置の製造工程を完了して、半導体記憶装置をユーザに提供することができる。このように、テスト動作を実行する方法は半導体記憶装置の製造方法の一環である。
図２は、半導体記憶装置１０のスイッチ回路２２−１乃至２２−３及びその周辺回路の構成の一例を示す回路図である。図２には、アドレス信号Ａ０９に関連する回路部分も参考のために示してある。通常モードでは、アドレス信号パッド３２に入力されたアドレス信号Ａ０９は、アドレス信号Ａ０９用のスイッチ回路を介し、内部アドレス信号Ａ０９ｉｎｔとしてアドレスラッチ＆バッファ１２Ａ（図１参照）に供給される。テストモードでは、テスト回路３０の出力信号が、アドレス信号Ａ０９用のスイッチ回路を介し、内部アドレス信号Ａ０９ｉｎｔとしてアドレスラッチ＆バッファ１２Ａに供給される。
なお図１に示す半導体記憶装置１０では、アドレス信号Ａ００乃至Ａ０７に対応する８つのアドレス信号パッドにテスタのプローブの針を接触させて、これら８つのアドレス信号パッドを介して１６ビットのアドレス信号Ａ００乃至Ａ１５を半導体記憶装置１０に供給する構成を想定している。具体的には、第１のタイミングでアドレス信号Ａ０８乃至Ａ１５の８ビットを上記８つのアドレス信号パッドを介して入力し、次に第２のタイミングでアドレス信号Ａ００乃至Ａ０７の８ビットを上記８つのアドレス信号パッドを介して入力する。半導体記憶装置１０の内部でこれら２つの８ビットデータを展開して１６ビットのアドレス信号を生成する。図２に示すテスト回路３０は、このようにして内部で生成されたアドレス信号を出力する回路である。本実施例では、アドレス信号入力に使用していないアドレス信号パッド３２（アドレス信号Ａ０９用のパッド）を利用して、テスタのプローブの針を接触させない制御信号パッド２４−４、２４−５、及び２４−７に対応する内部の制御信号を生成する構成となっている。
インバータ４１乃至４９、ＮＡＮＤ回路５０乃至５５、及びトランスファーゲート５６乃至６１がスイッチ回路を構成する。トランスファーゲート５６乃至６１の各々は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接続で構成される。インバータ４１乃至４３及びトランスファーゲート５６及び５７が、アドレス信号Ａ０９用のスイッチ回路を構成する。データバイトコントロール信号／ＵＢ用のスイッチ回路２２−１は、インバータ４４乃至４６、ＮＡＮＤ回路５０及び５１、及びトランスファーゲート５８及び５９を含む。データバイトコントロール信号／ＬＢ用のスイッチ回路２２−２は、インバータ４７乃至４９、ＮＡＮＤ回路５２及び５３、及びトランスファーゲート６０及び６１を含む。クロック信号ＣＬＫ用のスイッチ回路２２−３は、ＮＡＮＤ回路５４及び５５を含む。
図２において、テスト制御信号ＴＥＳＴ１乃至ＴＥＳＴ６は、図１に示すテストモードコントロールユニット２１から供給される信号である。テスト制御信号ＴＥＳＴ１は、入力バッファ２３−４、２３−５、及び２３−７に印加される。なお図１に示されるように各入力バッファにはチップイネーブル信号ＣＥ２が供給されるが、図２ではＣＥ２供給の図示が省略されている。このテスト制御信号ＴＥＳＴ１に基づいて、入力バッファ２３−４、２３−５、及び２３−７は、それぞれ対応する制御信号パッドからの信号を内部回路に供給するか否かを制御する。具体的には、テスト制御信号ＴＥＳＴ１がＨＩＧＨのとき、入力バッファ２３−４、２３−５、及び２３−７の出力はＨＩＧＨに固定される。
図２に示す回路により、データバイトコントロール信号／ＵＢ、データバイトコントロール信号／ＬＢ、及びクロック信号ＣＬＫにそれぞれ対応する内部信号ＵＢｉｎｔ、ＬＢｉｎｔ、及びＣＬＫｉｎｔが生成される。内部信号ＵＢｉｎｔ、ＬＢｉｎｔ、及びＣＬＫｉｎｔは、図１に示されるようにタイミングコントロールユニット１１に供給される。半導体記憶装置１０の通常モードでは、内部信号ＵＢｉｎｔ、ＬＢｉｎｔ、及びＣＬＫｉｎｔは、外部から印加されるデータバイトコントロール信号／ＵＢ、データバイトコントロール信号／ＬＢ、及びクロック信号ＣＬＫに一致する。半導体記憶装置１０のテストモードでは、内部信号ＵＢｉｎｔ、ＬＢｉｎｔ、及びＣＬＫｉｎｔは、所望の固定レベル（ＨＩＧＨ又はＬＯＷ）の信号若しくはアドレス信号パッド３２から供給された信号になる。動作の詳細については後ほど説明する。
図３は、入力バッファの回路構成の一例を示す図である。この構成の入力バッファを、入力バッファ２３−４、２３−５、及び２３−７として用いることができる。図３の入力バッファは、ＰＭＯＳトランジスタ６５−１乃至６５−４、ＮＭＯＳトランジスタ６６−１乃至６６−４、インバータ６７、及びＮＯＲ回路６８を含む。テスト制御信号ＴＥＳＴ１がＨＩＧＨであるか又はチップイネーブル信号ＣＥ２がＬＯＷであると、ＰＭＯＳトランジスタ６５−４が導通して出力がＨＩＧＨに固定される。テスト制御信号ＴＥＳＴ１がＬＯＷであり且つチップイネーブル信号ＣＥ２がＨＩＧＨであると、入力バッファの出力信号はパッドに印加される入力信号と同一になる。
なお図１に示す他の入力バッファ２３−２、２３−３、及び２３−６にはテスト制御信号ＴＥＳＴ１が入力されない。これらの入力バッファ２３−２、２３−３、及び２３−６を構成するためには、図３に示す回路構成からインバータ６７及びＮＯＲ回路６８を削除して、ＮＯＲ回路６８の出力をチップイネーブル信号ＣＥ２で置き換えればよい。そのような構成の入力バッファでは、チップイネーブル信号ＣＥ２がＬＯＷであると出力信号がＨＩＧＨに固定され、チップイネーブル信号ＣＥ２がＨＩＧＨであると出力信号はパッドに印加される入力信号と同一になる。
図４は、テストモードコントロールユニット２１の構成の一例を示す回路図である。図４のテストモードコントロールユニット２１は、ＮＡＮＤ回路７０−１乃至７０−８、インバータ７１−１乃至７１−１７、トランスファーゲート７２−１乃至７２−１７、遅延回路７３、及びＮＯＲ回路７４を含む。トランスファーゲートの各々は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接続で構成される。
信号ｃｅｌｚ、ｗｅｚ、及びｏｅｚは、制御信号パッド２４−２、２４−３、及び２４−６に印加される信号／ＣＥ１、／ＷＥ、及び／ＯＥに応じて、入力バッファ２３−２、２３−３、及び２３−６から出力される信号である。信号ｃｅｌｚ、ｗｅｚ、及びｏｅｚの論理値は、信号／ＣＥ１、／ＷＥ、及び／ＯＥの論理値に等しい。信号／ＣＥ１、／ＷＥ、及び／ＯＥが全てＬＯＷになると、ＮＯＲ回路７４の出力がＬＯＷからＨＩＧＨに変化する。この変化の直後、暫くは遅延回路７３の出力がＨＩＧＨに留まっている。従ってＮＡＮＤ回路７０−８の出力ｓｅｔｐｘが所定の期間ＬＯＷになる。またインバータ７１−１７の出力が当該所定の期間ＨＩＧＨになる。その結果、この所定の期間トランスファーゲート７２−１乃至７２−７が導通状態となり、アドレス信号Ａ００乃至Ａ０６がテストモードコントロールユニット２１の内部のラッチに取り込まれる。ＮＡＮＤ回路とインバータとが、互いの出力を入力とすることでラッチを構成している。例えばアドレス信号Ａ００は、ＮＡＮＤ回路７０−１とインバータ７１−１とにより構成されるラッチに格納される。他のアドレス信号についても同様である。なお信号ｓｔｔｘは、電源スイッチオン時にＬＯＷとなり、その後ＨＩＧＨに固定される信号である。この信号ｓｔｔｘにより電源スイッチオン時に各ラッチの内容を初期化している。
信号／ＣＥ１、／ＷＥ、及び／ＯＥを全てＬＯＷに設定することにより、テストモードにエントリする。またテストモードエントリ時のアドレス信号Ａ００乃至Ａ０６が、テストモードコントロールユニット２１内部のラッチに取り込まれる。ラッチされたアドレス信号Ａ００がＨＩＧＨの場合、テストモードコントロールユニット２１の出力であるテスト制御信号ＴＥＳＴ１乃至ＴＥＳＴ６は、ラッチされたアドレス信号Ａ０１乃至Ａ０６の信号レベルに一致する。ラッチされたアドレス信号Ａ００がＬＯＷの場合、テストモードコントロールユニット２１の出力であるテスト制御信号ＴＥＳＴ１乃至ＴＥＳＴ６は、ＩＦパッド２５に印加される電圧となる。
図５は、テストモードコントロールユニット２１により設定されるテスト動作の各モードと入力信号との対応関係を示す図である。図５に示されるように、チップイネーブル信号ＣＥ２をＨＩＧＨに設定し、信号／ＣＥ１、／ＷＥ、及び／ＯＥを全てＬＯＷに設定することにより、テストモードにエントリする。テストモードへのエントリ時にラッチされるアドレス信号Ａ００がＨＩＧＨであれば、テストモードへのエントリ時にラッチされるアドレス信号Ａ０１乃至Ａ０６に応じてテスト動作のモードが決定される。例えば、アドレス信号Ａ０１乃至Ａ０６が全てＬＯＷであれば、テスト動作ＴＥＳＴ−Ａが指定される。また例えばアドレス信号Ａ０１、Ａ０２、Ａ０３、Ａ０４、Ａ０５、及びＡ０６がそれぞれＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、及びＨＩＧＨであれば、テスト動作ＴＥＳＴ−Ｅが指定される。また例えばアドレス信号Ａ０１、Ａ０２、Ａ０３、Ａ０４、Ａ０５、及びＡ０６がそれぞれＨＩＧＨ、ＨＩＧＨ、ＨＩＧＨ、ＬＯＷ、ＬＯＷ、及びＨＩＧＨであれば、テスト動作ＴＥＳＴ−Ｇが指定される。図５に示されるように、テストモードコントロールユニット２１が指定するテスト動作は、データバイトコントロール信号／ＵＢ、データバイトコントロール信号／ＬＢ、及びクロック信号ＣＬＫの信号レベルに依存しない。
図６は、テスト動作の各モードにおけるテスト制御信号の値と内部信号ＵＢｉｎｔ、ＬＢｉｎｔ、及びＣＬＫｉｎｔの値とを示す図である。例えばテスト動作ＴＥＳＴ−Ｂの場合、テスト制御信号ＴＥＳＴ１乃至ＴＥＳＴ５がＨＩＧＨでありテスト制御信号ＴＥＳＴ６がＬＯＷとなる。図２を再び参照し、テスト制御信号ＴＥＳＴ１乃至ＴＥＳＴ３がＨＩＧＨであると、アドレス信号パッド３２に印加される信号Ａ０９が、トランスファーゲート５８を介して信号ＵＢｉｎｔとして出力される。またテスト制御信号ＴＥＳＴ１、ＴＥＳＴ４、ＴＥＳＴ５がＨＩＧＨであると、アドレス信号パッド３２に印加される信号Ａ０９が、トランスファーゲート６０を介して信号ＬＢｉｎｔとして出力される。またテスト制御信号ＴＥＳＴ１がＨＩＧＨ且つテスト制御信号ＴＥＳＴ６がＬＯＷであると、ＮＡＮＤ回路５４からＬＯＷ信号が信号ＣＬＫｉｎｔとして出力される。従ってテスト動作ＴＥＳＴ−Ｂの場合、図６に示すように、信号ＵＢｉｎｔがＡ０９、信号ＬＢｉｎｔがＡ０９、信号ＣＬＫｉｎｔがＬＯＷ固定（ディスエーブル状態）となる。
また例えば、テスト動作ＴＥＳＴ−Ｅの場合、テスト制御信号ＴＥＳＴ１、ＴＥＳＴ２、ＴＥＳＴ３、ＴＥＳＴ４、ＴＥＳＴ５、及びＴＥＳＴ６がそれぞれＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、及びＨＩＧＨとなる。図２を再び参照し、テスト制御信号ＴＥＳＴ１、ＴＥＳＴ２、及びＴＥＳＴ３がそれぞれＨＩＧＨ、ＬＯＷ、及びＨＩＧＨであると、ＮＡＮＤ回路５０のＨＩＧＨ固定出力が、トランスファーゲート５８を介してＬＯＷ固定の信号ＵＢｉｎｔとして出力される。またテスト制御信号ＴＥＳＴ１、ＴＥＳＴ４、ＴＥＳＴ５がそれぞれＨＩＧＨ、ＬＯＷ、ＨＩＧＨであると、ＮＡＮＤ回路５２のＨＩＧＨ固定出力が、トランスファーゲート６０を介してＬＯＷ固定の信号ＬＢｉｎｔとして出力される。またテスト制御信号ＴＥＳＴ１がＨＩＧＨ且つテスト制御信号ＴＥＳＴ６がＨＩＧＨであると、アドレス信号パッド３２に印加される信号Ａ０９が、ＮＡＮＤ回路５５及び５４を介して信号ＣＬＫｉｎｔとして出力される。従ってテスト動作ＴＥＳＴ−Ｅの場合、図６に示すように、信号ＵＢｉｎｔがＬＯＷ固定、信号ＬＢｉｎｔがＬＯＷ固定、信号ＣＬＫｉｎｔがＡ０９となる。
なおテスト動作ＴＥＳＴ−Ｂ乃至ＴＥＳＴ−Ｄでは、ＵＢｉｎｔ及び／又はＬＢｉｎｔが信号Ａ０９に設定されている。この場合、ＨＩＧＨとＬＯＷとを交互に繰り返すような時間的に変化する信号として信号Ａ０９を印加することにより、信号Ａ０９を同期書き込み／同期読み出し動作のための同期信号（クロック信号）とすることができる。なお同期書き込み／同期読み出し動作は、後述するように、信号ＣＬＫｉｎｔをＨＩＧＨとＬＯＷとを交互に繰り返すような時間的に変化する同期信号（クロック信号）とすることによっても実行することができる。
図７は、テストモードにおいてテスト動作を切り替えていく動作の一例を示す図である。図８は、テストモードにおいてテスト動作を切り替えていく場合に図４に示すテストモードコントロールユニット２１の各信号の波形の変化を示す図である。図９Ａ乃至９Ｃは、テストモードにおいてテスト動作を切り替えていく場合に各テスト動作での制御信号波形を示す図である。図７から図９Ａ乃至９Ｃを用いて、半導体記憶装置１０の動作の一例を説明する。
この半導体記憶装置１０の動作例では、ＩＦパッド２５（図４参照）をＨＩＧＨにした状態で半導体記憶装置１０に電源を投入した場合を想定している。この場合、図８に示す電源投入直後の信号ｓｔｔｘのＬＯＷパルスにより、図４に示すＮＡＮＤ回路７０−１及びインバータ７１−１から構成されるラッチがリセットされ、図４に示す信号ｎ００ｚがＬＯＷ、信号ｎ００ｘがＨＩＧＨとなる。この結果、ＩＦパッド２５に印加されたＨＩＧＨ信号がテスト制御信号ＴＥＳＴ１乃至ＴＥＳＴ５としてテストモードコントロールユニット２１から出力されることになる。またテスト制御信号ＴＥＳＴ６は、対応するラッチのリセットによりＬＯＷとなる。これらの信号波形が図８に示されている。この場合、図６に示すようにテスト動作ＴＥＳＴ−Ｂのモードとなる。
テスト動作ＴＥＳＴ−Ｂでは、図７に示すように非同期の書き込み及び読み出し動作を実行することができる。なお非同期動作では、外部からクロック信号が入力されることはなく、内部のオシレータが発生するクロック信号に基づいて書き込み及び読み出し動作が実行される。具体的には、図９Ａに示すように、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、及びアウトプットイネーブル信号／ＯＥを、それぞれＬＯＷ、ＬＯＷ、及びＨＩＧＨに設定する。また外部から印加する信号Ａ０９をＬＯＷに設定する。テスト動作ＴＥＳＴ−Ｂであるので、図６に示すように信号ＵＢｉｎｔがＡ０９、信号ＬＢｉｎｔがＡ０９、信号ＣＬＫｉｎｔがＬＯＷ固定となる。信号Ａ０９がＬＯＷに設定されているので、図９Ａに示すように、信号ＵＢｉｎｔ、ＬＢｉｎｔ、及びＣＬＫｉｎｔは、全てＬＯＷとなる。この制御信号状態に応答して、図１に示すタイミングコントロールユニット１１は、指定アドレスに対する入力データの書き込み動作を実行する。その後、図９Ａに示すように、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、及びアウトプットイネーブル信号／ＯＥを、それぞれＬＯＷ、ＨＩＧＨ、及びＬＯＷに設定する。この制御信号状態に応答して、図１に示すタイミングコントロールユニット１１は、指定アドレスに対するデータの読み出し動作を実行する。
テスト動作ＴＥＳＴ−Ｂの次は、図７に示すようにテスト動作ＴＥＳＴ−Ｃが実行される。まずテスト動作を切り替えるためにテストモードへのエントリが実行される。図８に示すようにチップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、及びアウトプットイネーブル信号／ＯＥを全てＬＯＷに設定する。これによりテストモードへのエントリ状態となり、アドレス信号Ａ００乃至Ａ０６が図４に示すテストモードコントロールユニット２１のラッチに読み込まれる。図８に示すように、テスト動作ＴＥＳＴ−Ｃにモード切り替えするためには、アドレス信号Ａ００、Ａ０１、Ａ０２、Ａ０３、Ａ０４、Ａ０５、Ａ０６を、それぞれＨＩＧＨ、ＨＩＧＨ、ＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、ＨＩＧＨ、及びＬＯＷに設定する。テストモードコントロールユニット２１のラッチ出力信号ｎ００ｚ及びｎ０１乃至ｎ０５は、これらのアドレス信号に対応する信号値となる。この結果、テスト制御信号ＴＥＳＴ１、ＴＥＳＴ２、ＴＥＳＴ３、ＴＥＳＴ４、ＴＥＳＴ５、及びＴＥＳＴ６は、それぞれＨＩＧＨ、ＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、ＨＩＧＨ、及びＬＯＷとなる。この場合、図６に示すようにテスト動作ＴＥＳＴ−Ｃのモードとなる。図９Ａには、テスト動作ＴＥＳＴ−Ｂからテスト動作ＴＥＳＴ−Ｃへの移行時の制御信号状態が示されている。
テスト動作ＴＥＳＴ−Ｃでは、図７に示すように上位バイトをマスクして非同期の書き込み及び読み出し動作を実行することができる。具体的には、図９Ａに示すように、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、及びアウトプットイネーブル信号／ＯＥを、それぞれＬＯＷ、ＬＯＷ、及びＨＩＧＨに設定する。また外部から印加する信号Ａ０９をＬＯＷに設定する。テスト動作ＴＥＳＴ−Ｃであるので、図６に示すように信号ＵＢｉｎｔがＨＩＧＨ、信号ＬＢｉｎｔがＡ０９、信号ＣＬＫｉｎｔがＬＯＷ固定となる。信号Ａ０９がＬＯＷに設定されているので、図９Ａに示すように、信号ＵＢｉｎｔ、ＬＢｉｎｔ、及びＣＬＫｉｎｔは、それぞれＨＩＧＨ、ＬＯＷ、及びＬＯＷとなる。この制御信号状態に応答して、図１に示すタイミングコントロールユニット１１は、上位バイトをマスクしながら、指定アドレスに対する入力データの書き込み動作を実行する。その後、図９Ａに示すように、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、及びアウトプットイネーブル信号／ＯＥを、それぞれＬＯＷ、ＨＩＧＨ、及びＬＯＷに設定する。この制御信号状態に応答して、図１に示すタイミングコントロールユニット１１は、上位バイトをマスクしながら、指定アドレスに対するデータの読み出し動作を実行する。
テスト動作ＴＥＳＴ−Ｃの次は、図７に示すようにテスト動作ＴＥＳＴ−Ｄが実行される。テスト動作ＴＥＳＴ−Ｄでは、下位バイトをマスクして非同期の書き込み及び読み出し動作を実行することができる。動作のモード切り替え、書き込み動作、及び読み出し動作については、テスト動作ＴＥＳＴ−Ｃの場合と比較して、上位バイトをマスクするか下位バイトをマスクするかの違いだけであるので、説明を省略する。
テスト動作ＴＥＳＴ−Ｄの次は、図７に示すようにテスト動作ＴＥＳＴ−Ｅが実行される。図８に示すようにチップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、及びアウトプットイネーブル信号／ＯＥを全てＬＯＷに設定する。これによりテストモードへのエントリ状態となり、アドレス信号Ａ００乃至Ａ０６が図４に示すテストモードコントロールユニット２１のラッチに読み込まれる。図８に示すように、テスト動作ＴＥＳＴ−Ｅにモード切り替えするためには、アドレス信号Ａ００、Ａ０１、Ａ０２、Ａ０３、Ａ０４、Ａ０５、Ａ０６を、それぞれＨＩＧＨ、ＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、及びＨＩＧＨとする。テストモードコントロールユニット２１のラッチ出力信号ｎ００ｚ及びｎ０１乃至ｎ０５は、これらのアドレス信号に対応する信号値となる。この結果、テスト制御信号ＴＥＳＴ１、ＴＥＳＴ２、ＴＥＳＴ３、ＴＥＳＴ４、ＴＥＳＴ５、及びＴＥＳＴ６は、それぞれＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、及びＨＩＧＨとなる。この場合、図６に示すようにテスト動作ＴＥＳＴ−Ｅのモードとなる。図９Ｂには、テスト動作ＴＥＳＴ−Ｄからテスト動作ＴＥＳＴ−Ｅへの移行時の制御信号状態が示されている。
テスト動作ＴＥＳＴ−Ｅでは、図７に示すように同期書き込み及び同期読み出し動作を実行することができる。具体的には、図９Ｂに示すように、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、及びアウトプットイネーブル信号／ＯＥを、それぞれＬＯＷ、ＬＯＷ、及びＨＩＧＨに設定する。また外部から印加する信号Ａ０９をＨＩＧＨとＬＯＷとを交互に繰り返すクロック信号（パルス列信号）とする。テスト動作ＴＥＳＴ−Ｅであるので、図６に示すように信号ＵＢｉｎｔがＬＯＷ、信号ＬＢｉｎｔがＬＯＷ、信号ＣＬＫｉｎｔがＡ０９となる。信号Ａ０９がクロック信号に設定されているので、図９Ｂに示すように、信号ＵＢｉｎｔ、ＬＢｉｎｔ、及びＣＬＫｉｎｔは、それぞれＬＯＷ、ＬＯＷ、及びクロック信号となる。この制御信号状態に応答して、図１に示すタイミングコントロールユニット１１は、指定アドレスに対する入力データの同期書き込み動作を実行する。その後、図９Ｂに示すように、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、及びアウトプットイネーブル信号／ＯＥを、それぞれＬＯＷ、ＨＩＧＨ、及びＬＯＷに設定する。この制御信号状態に応答して、図１に示すタイミングコントロールユニット１１は、指定アドレスに対するデータの同期読み出し動作を実行する。
テスト動作ＴＥＳＴ−Ｅの次は、図７に示すようにテスト動作ＴＥＳＴ−Ｆが実行される。テスト動作ＴＥＳＴ−Ｅからテスト動作ＴＥＳＴ−Ｆへの動作のモード切り替えは、前述の切り替え動作と同様である。図９Ｂには、テスト動作ＴＥＳＴ−Ｅからテスト動作ＴＥＳＴ−Ｆへの移行時の制御信号状態が示されている。
テスト動作ＴＥＳＴ−Ｆでは、図７に示すように上位バイトをマスクして同期書き込み及び同期読み出し動作を実行することができる。具体的には、図９Ｃに示すように、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、及びアウトプットイネーブル信号／ＯＥを、それぞれＬＯＷ、ＬＯＷ、及びＨＩＧＨに設定する。また外部から印加する信号Ａ０９をＨＩＧＨとＬＯＷとを交互に繰り返すクロック信号（パルス列信号）とする。テスト動作ＴＥＳＴ−Ｆであるので、図６に示すように信号ＵＢｉｎｔがＨＩＧＨ、信号ＬＢｉｎｔがＬＯＷ、信号ＣＬＫｉｎｔがＡ０９となる。信号Ａ０９がクロック信号に設定されているので、図９Ｃに示すように、信号ＵＢｉｎｔ、ＬＢｉｎｔ、及びＣＬＫｉｎｔは、それぞれＨＩＧＨ、ＬＯＷ、及びクロック信号となる。この制御信号状態に応答して、図１に示すタイミングコントロールユニット１１は、上位バイトをマスクしながら、指定アドレスに対する入力データの同期書き込み動作を実行する。その後、図９Ｃに示すように、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、及びアウトプットイネーブル信号／ＯＥを、それぞれＬＯＷ、ＨＩＧＨ、及びＬＯＷに設定する。この制御信号状態に応答して、図１に示すタイミングコントロールユニット１１は、上位バイトをマスクしながら、指定アドレスに対するデータの同期読み出し動作を実行する。
テスト動作ＴＥＳＴ−Ｆの次は、図７に示すようにテスト動作ＴＥＳＴ−Ｇが実行される。テスト動作ＴＥＳＴ−Ｇでは、下位バイトをマスクして同期書き込み及び同期読み出し動作を実行することができる。動作のモード切り替え、同期書き込み動作、及び同期読み出し動作については、テスト動作ＴＥＳＴ−Ｆの場合と比較して、上位バイトをマスクするか下位バイトをマスクするかの違いだけであるので、説明を省略する。
以上のようにして、図１に示す半導体記憶装置１０では、テストモードにおいて各種の書き込み動作及び読み出し動作を実行して、半導体記憶装置１０の種々の機能をテストすることができる。即ち、同期書き込み／読み出し機能、非同期書き込み／読み出し機能、マスク機能等の種々の機能をテストすることができる。
図１０は、本発明による半導体記憶装置の第２の実施例の構成を示す図である。図１０において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１０の半導体記憶装置１０Ａでは、図１のスイッチ回路２２−１及び２２−２の代りにスイッチ回路２２Ａが設けられ、図１の入力バッファ２３−３乃至２３−５の代りに入力バッファ２３−３Ａ乃至２３−５Ａが設けられる。またテストモードコントロールユニット２１の代りにテストモードコントロールユニット８１が設けられる。
図１の半導体記憶装置１０では、データバイトコントロール信号／ＵＢ、データバイトコントロール信号／ＬＢ、及びクロック信号ＣＬＫに対してスイッチ回路を設け、これらの信号に対応する制御信号パッド２４−４、２４−５、及び２４−７へのテスタの接触を不要な構成としていた。それに対して図１０の半導体記憶装置１０Ａでは、ライトイネーブル信号／ＷＥ及びクロック信号ＣＬＫに対してスイッチ回路を設け、これらの信号に対応する制御信号パッド２４−３及び２４−７へのテスタの接触を不要な構成としている。なお、入力バッファ２３−３Ａ乃至２３−５Ａについては、スイッチ回路の位置の変更に応じて、テスト制御信号ＴＥＳＴ１を入力する入力バッファの位置が、第１の実施例の入力バッファ２３−３乃至２３−５と比較して変更されている。テスト制御信号ＴＥＳＴ１を受け取る入力バッファの回路構成とテスト制御信号ＴＥＳＴ１を受け取らない入力バッファの回路構成とは、図３を参照して説明した第１の実施例の場合のそれぞれの入力バッファの回路構成と同一である。
図１１は、半導体記憶装置１０Ａのスイッチ回路２２Ａ及び２２−３及びその周辺回路の構成の一例を示す回路図である。図１１において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
インバータ１３１乃至１３３、ＮＡＮＤ回路１３４及び１３５、及びトランスファーゲート１３８及び１３９がスイッチ回路２２Ａを構成する。図１１において、テスト制御信号ＴＥＳＴ１乃至ＴＥＳＴ４は、図１０に示すテストモードコントロールユニット８１から供給される信号である。テスト制御信号ＴＥＳＴ１は、入力バッファ２３−３Ａ及び２３−７に印加される。なお図１０に示されるように各入力バッファにはチップイネーブル信号ＣＥ２が供給されるが、図１１ではＣＥ２供給の図示が省略されている。入力バッファ２３−３Ａは、入力バッファ８２と入力バッファ８３とを含む。テスト制御信号ＴＥＳＴ１がＨＩＧＨのとき、入力バッファ８２及び２３−７の出力はＨＩＧＨに固定される。
図１１に示す回路により、ライトイネーブル信号／ＷＥ及びクロック信号ＣＬＫにそれぞれ対応する内部信号ＷＥｉｎｔ及びＣＬＫｉｎｔが生成される。内部信号ＷＥｉｎｔ及びＣＬＫｉｎｔは、図１０に示されるようにタイミングコントロールユニット１１に供給される。半導体記憶装置１０Ａの通常モードでは、内部信号ＷＥｉｎｔ及びＣＬＫｉｎｔは、外部から印加されるライトイネーブル信号／ＷＥ及びクロック信号ＣＬＫに一致する。半導体記憶装置１０Ａのテストモードでは、内部信号ＷＥｉｎｔ及びＣＬＫｉｎｔは、所望の固定レベル（ＨＩＧＨ又はＬＯＷ）の信号若しくはアドレス信号パッド３２から供給された信号になる。動作の詳細については後ほど説明する。
図１２は、テストモードコントロールユニット８１の構成の一例を示す回路図である。図１２において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。図４のテストモードコントロールユニット２１がアドレス信号Ａ００乃至Ａ０６に基づいてテスト制御信号ＴＥＳＴ１乃至ＴＥＳＴ６を生成する構成だったのに対して、図１２のテストモードコントロールユニット８１は、アドレス信号Ａ００乃至Ａ０４に基づいてテスト制御信号ＴＥＳＴ１乃至ＴＥＳＴ４を生成する構成となっている。ビット数が６から４に削減され、削減ビットに対応する回路部分が削除されているのみであり、残りの部分の回路構成については同様である。
図１３は、テストモードコントロールユニット８１により設定されるテスト動作の各モードと入力信号との対応関係を示す図である。図１３に示されるように、チップイネーブル信号ＣＥ２をＨＩＧＨに設定し、信号／ＣＥ１、／ＷＥ、及び／ＯＥを全てＬＯＷに設定することにより、テストモードにエントリする。テストモードへのエントリ時にラッチされるアドレス信号Ａ００がＨＩＧＨであれば、テストモードへのエントリ時にラッチされるアドレス信号Ａ０１乃至Ａ０４に応じてテスト動作のモードが決定される。
図１４は、テスト動作の各モードにおけるテスト制御信号の値と内部信号ＷＥｉｎｔ及びＣＬＫｉｎｔの値とを示す図である。例えばテスト動作ＴＥＳＴ−Ｂの場合、テスト制御信号ＴＥＳＴ１乃至ＴＥＳＴ３がＨＩＧＨでありテスト制御信号ＴＥＳＴ４がＬＯＷとなる。この設定では、図１４に示すように、信号ＷＥｉｎｔがＡ０９であり、信号ＣＬＫｉｎｔがＬＯＷ固定（ディスエーブル状態）である。
また例えば、テスト動作ＴＥＳＴ−Ｄの場合、テスト制御信号ＴＥＳＴ１、ＴＥＳＴ２、ＴＥＳＴ３、及びＴＥＳＴ４がそれぞれＨＩＧＨ、ＬＯＷ、ＬＯＷ、及びＨＩＧＨとなる。この設定では、図１４に示すように、信号ＷＥｉｎｔがＨＩＧＨ固定であり、信号ＣＬＫｉｎｔがＡ０９である。
図１５は、テストモードにおいてテスト動作を切り替えていく動作の一例を示す図である。図１６は、テストモードにおいてテスト動作を切り替えていく場合に図１２に示すテストモードコントロールユニット８１の各信号の波形の変化を示す図である。図１７Ａ乃至１７Ｃは、テストモードにおいてテスト動作を切り替えていく場合に各テスト動作での制御信号波形を示す図である。図１５から図１７Ａ乃至１７Ｃを用いて、半導体記憶装置１０の動作の一例を説明する。
この半導体記憶装置１０Ａの動作例では、第１の実施例の場合と同様に、ＩＦパッド２５（図１２参照）をＨＩＧＨにした状態で半導体記憶装置１０Ａに電源を投入した場合を想定している。第１の実施例の場合と同様に、ＩＦパッド２５に印加されたＨＩＧＨ信号がテスト制御信号ＴＥＳＴ１乃至ＴＥＳＴ３としてテストモードコントロールユニット８１から出力される。またテスト制御信号ＴＥＳＴ４は、対応するラッチのリセットによりＬＯＷとなる。これらの信号波形が図１６に示されている。この場合、図１４に示すようにテスト動作ＴＥＳＴ−Ｂのモードとなる。
テスト動作ＴＥＳＴ−Ｂでは、図１５に示すように非同期の書き込み及び読み出し動作、上位バイトをマスクした状態での非同期の書き込み及び読み出し動作、及び下位バイトをマスクした状態での非同期の書き込み及び読み出し動作を実行することができる。具体的な動作は、図１７Ａに示されている。書き込み動作では、チップイネーブル信号／ＣＥ１、信号ＷＥｉｎｔ（＝Ａ０９）、及びアウトプットイネーブル信号／ＯＥを、それぞれＬＯＷ、ＬＯＷ、及びＨＩＧＨに設定する。また読み出し動作では、チップイネーブル信号／ＣＥ１、信号ＷＥｉｎｔ（＝Ａ０９）、及びアウトプットイネーブル信号／ＯＥを、それぞれＬＯＷ、ＨＩＧＨ、及びＬＯＷに設定する。マスク無しの場合には、データバイトコントロール信号／ＵＢ及び／ＬＢを共にＬＯＷに設定する。上位バイトのみをマスクする場合には、データバイトコントロール信号／ＵＢ及び／ＬＢをそれぞれＨＩＧＨ及びＬＯＷに設定する。下位バイトのみをマスクする場合には、データバイトコントロール信号／ＵＢ及び／ＬＢをそれぞれＬＯＷ及びＨＩＧＨに設定する。これらの制御信号状態に応答して、図１０に示すタイミングコントロールユニット１１は、指定アドレスに対するデータの書き込み動作及び読み出し動作を実行する。
テスト動作ＴＥＳＴ−Ｂの次は、図１５に示すようにテスト動作ＴＥＳＴ−Ｃが実行される。まずテスト動作を切り替えるためにテストモードへのエントリが実行される。図１６に示すようにチップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、及びアウトプットイネーブル信号／ＯＥを全てＬＯＷに設定する。これによりテストモードへのエントリ状態となり、アドレス信号Ａ００乃至Ａ０４が図１２に示すテストモードコントロールユニット８１のラッチに読み込まれる。図１６に示すように、テスト動作ＴＥＳＴ−Ｃにモード切り替えするためには、アドレス信号Ａ００、Ａ０１、Ａ０２、Ａ０３、Ａ０４を、それぞれＨＩＧＨ、ＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、及びＨＩＧＨにする。テストモードコントロールユニット８１のラッチ出力信号ｎ００ｚ及びｎ０１乃至ｎ０３は、これらのアドレス信号に対応する信号値となる。この結果、テスト制御信号ＴＥＳＴ１、ＴＥＳＴ２、ＴＥＳＴ３、及びＴＥＳＴ４は、それぞれＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、及びＨＩＧＨとなる。この場合、図１４に示すようにテスト動作ＴＥＳＴ−Ｃのモードとなる。図１７Ｂには、テスト動作ＴＥＳＴ−Ｂからテスト動作ＴＥＳＴ−Ｃへの移行時の制御信号状態が示されている。
図１５に示すように、テスト動作ＴＥＳＴ−Ｂの次のテスト動作ＴＥＳＴ−Ｃでは、同期書き込みを実行している。具体的には、図１７Ｂに示すように、チップイネーブル信号／ＣＥ１及びアウトプットイネーブル信号／ＯＥを、それぞれＬＯＷ及びＨＩＧＨに設定する。テスト動作ＴＥＳＴ−Ｃでは、信号ＷＥｉｎｔはスイッチ回路の機能によりＬＯＷ固定である。また外部から印加する信号Ａ０９をＨＩＧＨとＬＯＷとを交互に繰り返すクロック信号（パルス列信号）とする。この結果、図１７Ｂに示すようにＣＬＫｉｎｔがクロック信号となる。この制御信号状態に応答して、図１０に示すタイミングコントロールユニット１１は、指定アドレスに対する入力データの同期書き込み動作を実行する。
図１５に示すように、次のテスト動作ＴＥＳＴ−Ｄでは、同期読み出しを実行している。具体的には、図１７Ｂに示すように、チップイネーブル信号／ＣＥ１及びアウトプットイネーブル信号／ＯＥを、それぞれＬＯＷ及びＬＯＷに設定する。テスト動作ＴＥＳＴ−Ｄでは、信号ＷＥｉｎｔはスイッチ回路の機能によりＨＩＧＨ固定である。また外部から印加する信号Ａ０９をＨＩＧＨとＬＯＷとを交互に繰り返すクロック信号（パルス列信号）とする。この結果、図１７Ｂに示すようにＣＬＫｉｎｔがクロック信号となる。この制御信号状態に応答して、図１０に示すタイミングコントロールユニット１１は、指定アドレスに対する入力データの同期読み出し動作を実行する。
図１５に示す例では、その後、テスト動作ＴＥＳＴ−Ｃ及びテスト動作ＴＥＳＴ−Ｄを交互に繰り返しながら、上位バイトをマスクしての同期書き込み、上位バイトをマスクしての同期読み出し、下位バイトをマスクしての同期書き込み、及び下位バイトをマスクしての同期読み出しが実行されている。この様子が、図１７Ｂから図１７Ｃに示されている。図示されているように、上位バイトのみをマスクする場合には、データバイトコントロール信号／ＵＢ及び／ＬＢをそれぞれＨＩＧＨ及びＬＯＷに設定する。また下位バイトのみをマスクする場合には、データバイトコントロール信号／ＵＢ及び／ＬＢをそれぞれＬＯＷ及びＨＩＧＨに設定する。
以上のようにして、図１０に示す半導体記憶装置１０Ａでは、テストモードにおいて各種の書き込み動作及び読み出し動作を実行して、半導体記憶装置１０の種々の機能をテストすることができる。即ち、同期書き込み／読み出し機能、非同期書き込み／読み出し機能、マスク機能等の種々の機能をテストすることができる。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
なお本発明は以下の内容を含むものである。
（付記１）
データの読み出し又はデータの書き込みを制御する信号を生成するタイミング制御回路と、
入力信号パッドと、
複数の制御信号パッドと、
前記複数の制御信号パッドの少なくとも一つに接続されるスイッチ回路と
を備え、
前記スイッチ回路は、第１モード時において、前記入力信号パッドからの信号に基づいて前記タイミング制御回路に供給する第１制御信号を生成すること
を特徴とする半導体記憶装置。
（付記２）
第２制御信号を生成する制御回路を備え、前記スイッチ回路は、前記第２制御信号に基づいて前記第１制御信号を生成することを特徴とする付記１に記載の半導体記憶装置。
（付記３）
前記制御信号パッドは、ＤＱマスク信号パッド、クロック信号パッド、チップイネーブル信号パッド、ライトイネーブル信号パッド、及び、アウトプットイネーブル信号パッドの少なくとも何れか一つであることを特徴とする付記１又は付記２に記載の半導体記憶装置。
（付記４）
前記ＤＱマスク信号パッドは、上位ビット側のＤＱマスク信号パッドと下位ビット側のＤＱマスク信号パッドとを含むことを特徴とする付記３に記載の半導体記憶装置。
（付記５）
前記スイッチ回路は、第２モード時において、前記制御信号パッドからの信号に基づいて前記第１制御信号を生成することを特徴とする付記１、付記２又は付記３に記載の半導体記憶装置。
（付記６）
外部コマンド又は外部信号に基づいて第２制御信号を生成する制御回路を備え、
第２制御信号が第１状態である場合には、前記入力信号パッドからの信号に基づいて前記第１制御信号を生成し、
第２制御信号が第２状態である場合には、前記制御信号パッドからの信号に基づいて前記第１制御信号を生成すること
を特徴とする付記１、付記３、付記４又は付記５に記載の半導体記憶装置。
（付記７）
前記入力信号パッドは、アドレス信号パッドであることを特徴とする付記１、付記２、付記３、付記４、付記５又は付記６に記載の半導体記憶装置。
（付記８）
前記第２制御信号に基づいて、前記制御信号パッドからの信号を内部回路に供給するか否かを決定する入力バッファを備えることを特徴とする付記２に記載の半導体記憶装置。
（付記９）
前記スイッチ回路が接続される前記制御信号パッドはクロック信号パッドであり、前記半導体記憶装置は、前記入力信号パッドに供給されるクロック信号に基づいて動作することを特徴とする付記１、付記２、付記３、付記４、付記５、付記６、付記７又は付記８に記載の半導体記憶装置。
（付記１０）
前記複数の制御信号パッド内の、前記スイッチ回路に接続される少なくとも一つの制御信号パッド以外の制御信号パッドに接続される回路を有し、前記回路は制御信号パッドからの信号に基づいて前記第１制御信号を生成し前記タイミング制御回路に供給することを特徴とする付記１、付記２、付記３、付記４、付記５、付記６、付記７、付記８又は付記９に記載の半導体記憶装置。
（付記１１）
制御信号パッドからの信号に基づいて、データの読み出し又はデータの書き込みを制御する複数の制御信号を生成する半導体記憶装置において、
前記複数の制御信号内の第１の制御信号は、
第１モードにおいては、入力信号パッドから供給される信号に基づいて生成され、
第２モードにおいては、前記第１の制御信号に対応する制御信号パッドから供給される信号に基づいて生成され、
前記第１の制御信号は、ＤＱマスク信号、クロック信号、チップイネーブル信号、ライトイネーブル信号、及び、アウトプットイネーブル信号の少なくとも何れか一つであること
を特徴とする半導体記憶装置。
（付記１２）
前記第１モードは試験モードであり、前記第２モードは通常モードであることを特徴とする付記１１に記載の半導体記憶装置。
（付記１３）
前記第１の制御信号は、ＤＱマスク信号であり、前記入力信号パッドから供給される信号に基づいてデータ信号のマスク動作を行うことを特徴とする付記１１又は付記１２に記載の半導体記憶装置。
（付記１４）
前記第１の制御信号はクロック信号であり、前記入力信号パッドから供給されるクロック信号に基づいてクロック同期動作を行うことを特徴とする付記１１、付記１２又は付記１３に記載の半導体記憶装置。
（付記１５）
前記第１の制御信号はクロック信号であり、前記入力信号パッドから供給される固定信号に基づいてクロック非同期動作を行うことを特徴とする付記１１、付記１２又は付記１３に記載の半導体記憶装置。
（付記１６）
前記入力信号パッドは、アドレス信号パッドであることを特徴とする付記１１、付記１２、付記１３、付記１４又は付記１５に記載の半導体記憶装置。
（付記１７）
テストコマンド又はテスト信号に基づいてテスト制御信号を生成し、
前記テスト制御信号と入力信号パッドからの第１信号とに基づいて半導体記憶装置を制御する第１の制御信号を生成し、
制御信号パッドからの第２信号に基づいて前記半導体記憶装置を制御する第２の制御信号を生成し
前記第１の制御信号と前記第２の制御信号とに基づいて前記半導体記憶装置の試験を行い、半導体記憶装置を生成すること
を特徴とする半導体記憶装置の製造方法。
（付記１８）
前記制御信号パッドは、ＤＱマスク信号パッド、クロック信号パッド、チップイネーブル信号パッド、ライトイネーブル信号パッド、及び、アウトプットイネーブル信号パッドの少なくとも何れか一つであることを特徴とする付記１７に記載の半導体記憶装置の製造方法。
（付記１９）
前記第１信号に基づいてデータ信号のビット列の所定領域をマスクして前記データ信号の書き込み又は読み込みを行うことを特徴とする付記１７又は付記１８に記載の半導体記憶装置の製造方法。
（付記２０）
前記第１信号としてクロック信号を供給されることによるクロック同期試験、又は、前記第２信号として固定信号を供給されることによるクロック非同期試験を行うことを特徴とする付記１７、付記１８又は付記１９に記載の半導体記憶装置の製造方法。
本発明による半導体記憶装置の第１の実施例の構成を示す図である。 半導体記憶装置のスイッチ回路及びその周辺回路の構成の一例を示す回路図である。 入力バッファの回路構成の一例を示す図である。 テストモードコントロールユニットの構成の一例を示す回路図である。 テストモードコントロールユニットにより設定されるテスト動作の各モードと入力信号との対応関係を示す図である。 テスト動作の各モードにおけるテスト制御信号の値と内部信号の値とを示す図である。 テストモードにおいてテスト動作を切り替えていく動作の一例を示す図である。 テストモードにおいてテスト動作を切り替えていく場合に図４に示すテストモードコントロールユニットの各信号の波形の変化を示す図である。 テストモードにおいてテスト動作を切り替えていく場合に各テスト動作での制御信号波形を示す図である。 テストモードにおいてテスト動作を切り替えていく場合に各テスト動作での制御信号波形を示す図である。 テストモードにおいてテスト動作を切り替えていく場合に各テスト動作での制御信号波形を示す図である。 本発明による半導体記憶装置の第２の実施例の構成を示す図である。 半導体記憶装置のスイッチ回路及びその周辺回路の構成の一例を示す回路図である。 テストモードコントロールユニットの構成の一例を示す回路図である。 テストモードコントロールユニットにより設定されるテスト動作の各モードと入力信号との対応関係を示す図である。 テスト動作の各モードにおけるテスト制御信号の値と内部信号の値とを示す図である。 テストモードにおいてテスト動作を切り替えていく動作の一例を示す図である。 テストモードにおいてテスト動作を切り替えていく場合に図１２に示すテストモードコントロールユニットの各信号の波形の変化を示す図である。 テストモードにおいてテスト動作を切り替えていく場合に各テスト動作での制御信号波形を示す図である。 テストモードにおいてテスト動作を切り替えていく場合に各テスト動作での制御信号波形を示す図である。 テストモードにおいてテスト動作を切り替えていく場合に各テスト動作での制御信号波形を示す図である。
符号の説明
１０ 半導体記憶装置
１１ タイミングコントロールユニット
１２Ａ、１２Ｂ アドレスラッチ＆バッファ
１３ 入出力バッファ
１４ メモリセル配列
１５ ローデコーダ
１６ センスアンプ＆スイッチ
１７ コラムデコーダ
１８ 入力データラッチ＆コントロールユニット
１９ 出力データコントロールユニット
２０ パワーコントロールユニット
２１ テストモードコントロールユニット
２２−１〜２２−３ スイッチ回路
２３−１〜２３−７ 入力バッファ
２４−１〜２４−７ 制御信号パッド

Claims (10)

  1. データの読み出し又はデータの書き込みを制御する信号を生成するタイミング制御回路と、
    入力信号パッドと、
    複数の制御信号パッドと、
    前記複数の制御信号パッドの少なくとも一つに接続されるスイッチ回路と
    を備え、
    前記スイッチ回路は、第１モード時において、前記入力信号パッドからの信号に基づいて前記タイミング制御回路に供給する第１制御信号を生成すること
    を特徴とする半導体記憶装置。
  2. 第２制御信号を生成する制御回路を備え、前記スイッチ回路は、前記第２制御信号に基づいて前記第１制御信号を生成することを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記制御信号パッドは、ＤＱマスク信号パッド、クロック信号パッド、チップイネーブル信号パッド、ライトイネーブル信号パッド、及び、アウトプットイネーブル信号パッドの少なくとも何れか一つであることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
  4. 前記ＤＱマスク信号パッドは、上位ビット側のＤＱマスク信号パッドと下位ビット側のＤＱマスク信号パッドとを含むことを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記スイッチ回路は、第２モード時において、前記制御信号パッドからの信号に基づいて前記第１制御信号を生成することを特徴とする請求項１、請求項２又は請求項３に記載の半導体記憶装置。
  6. 外部コマンド又は外部信号に基づいて第２制御信号を生成する制御回路を備え、
    第２制御信号が第１状態である場合には、前記入力信号パッドからの信号に基づいて前記第１制御信号を生成し、
    第２制御信号が第２状態である場合には、前記制御信号パッドからの信号に基づいて前記第１制御信号を生成すること
    を特徴とする請求項１、請求項３、請求項４又は請求項５に記載の半導体記憶装置。
  7. 前記入力信号パッドは、アドレス信号パッドであることを特徴とする請求項１、請求項２、請求項３、請求項４、請求項５又は請求項６に記載の半導体記憶装置。
  8. 前記第２制御信号に基づいて、前記制御信号パッドからの信号を内部回路に供給するか否かを決定する入力バッファを備えることを特徴とする請求項２に記載の半導体記憶装置。
  9. 前記スイッチ回路が接続される前記制御信号パッドはクロック信号パッドであり、前記半導体記憶装置は、前記入力信号パッドに供給されるクロック信号に基づいて動作することを特徴とする請求項１、請求項２、請求項３、請求項４、請求項５、請求項６、請求項７又は請求項８に記載の半導体記憶装置。
  10. 前記複数の制御信号パッド内の、前記スイッチ回路に接続される少なくとも一つの制御信号パッド以外の制御信号パッドに接続される回路を有し、前記回路は制御信号パッドからの信号に基づいて前記第１制御信号を生成し前記タイミング制御回路に供給することを特徴とする請求項１、請求項２、請求項３、請求項４、請求項５、請求項６、請求項７、請求項８又は請求項９に記載の半導体記憶装置。
JP2008019316A 2008-01-30 2008-01-30 半導体記憶装置 Expired - Fee Related JP5629962B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2008019316A JP5629962B2 (ja) 2008-01-30 2008-01-30 半導体記憶装置
KR1020090004624A KR20090083858A (ko) 2008-01-30 2009-01-20 반도체 기억 장치
US12/360,621 US8107314B2 (en) 2008-01-30 2009-01-27 Semiconductor storage device and method for producing semiconductor storage device
US13/330,456 US8274854B2 (en) 2008-01-30 2011-12-19 Semiconductor storage device and method for producing semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008019316A JP5629962B2 (ja) 2008-01-30 2008-01-30 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2009181627A true JP2009181627A (ja) 2009-08-13
JP5629962B2 JP5629962B2 (ja) 2014-11-26

Family

ID=40899070

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008019316A Expired - Fee Related JP5629962B2 (ja) 2008-01-30 2008-01-30 半導体記憶装置

Country Status (3)

Country Link
US (2) US8107314B2 (ja)
JP (1) JP5629962B2 (ja)
KR (1) KR20090083858A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142562A (ja) * 2010-12-17 2012-07-26 Semiconductor Energy Lab Co Ltd 半導体記憶装置
US20140164323A1 (en) * 2012-12-10 2014-06-12 Transparent Io, Inc. Synchronous/Asynchronous Storage System
KR20150008707A (ko) 2013-07-15 2015-01-23 삼성전자주식회사 독출 데이터를 마스킹하는 메모리 장치 및 이의 테스트 방법
KR102032230B1 (ko) * 2013-08-01 2019-10-16 에스케이하이닉스 주식회사 반도체 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0737400A (ja) * 1993-07-21 1995-02-07 Mega Chips:Kk 半導体記憶装置
JPH11306796A (ja) * 1998-04-20 1999-11-05 Hitachi Ltd 半導体記憶装置
JP2000195298A (ja) * 1998-12-25 2000-07-14 Nec Corp 半導体装置
JP2004146827A (ja) * 2002-10-21 2004-05-20 Samsung Electronics Co Ltd 集積回路装置及びそれに用いる異種信号の同一ピン印加方法
JP2004281001A (ja) * 2003-03-18 2004-10-07 Fujitsu Ltd 半導体記憶装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3797810B2 (ja) * 1998-11-30 2006-07-19 松下電器産業株式会社 半導体装置
JP4315552B2 (ja) * 1999-12-24 2009-08-19 株式会社ルネサステクノロジ 半導体集積回路装置
JP3964593B2 (ja) * 2000-02-24 2007-08-22 富士通株式会社 半導体記憶装置
JP2002033363A (ja) * 2000-07-19 2002-01-31 Hitachi Ltd 半導体ウエハ、半導体チップ、および半導体装置の製造方法
JP2003151299A (ja) 2001-11-14 2003-05-23 Seiko Epson Corp 半導体装置およびその検査方法ならびに電子機器
JP4623355B2 (ja) * 2003-04-01 2011-02-02 ソニー株式会社 半導体記憶装置及び半導体記憶装置の記憶再生方法
JP4381750B2 (ja) * 2003-08-28 2009-12-09 株式会社ルネサステクノロジ 半導体集積回路
JP2005141845A (ja) * 2003-11-07 2005-06-02 Fujitsu Ltd 半導体装置
JP4261515B2 (ja) * 2005-06-27 2009-04-30 富士通マイクロエレクトロニクス株式会社 半導体メモリのバーンイン試験方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0737400A (ja) * 1993-07-21 1995-02-07 Mega Chips:Kk 半導体記憶装置
JPH11306796A (ja) * 1998-04-20 1999-11-05 Hitachi Ltd 半導体記憶装置
JP2000195298A (ja) * 1998-12-25 2000-07-14 Nec Corp 半導体装置
JP2004146827A (ja) * 2002-10-21 2004-05-20 Samsung Electronics Co Ltd 集積回路装置及びそれに用いる異種信号の同一ピン印加方法
JP2004281001A (ja) * 2003-03-18 2004-10-07 Fujitsu Ltd 半導体記憶装置

Also Published As

Publication number Publication date
US8107314B2 (en) 2012-01-31
JP5629962B2 (ja) 2014-11-26
US20120087195A1 (en) 2012-04-12
US8274854B2 (en) 2012-09-25
US20090190416A1 (en) 2009-07-30
KR20090083858A (ko) 2009-08-04

Similar Documents

Publication Publication Date Title
JP6702560B2 (ja) 半導体集積回路
US20020031025A1 (en) Semiconductor memory device performing redundancy repair based on operation test and semiconductor integrated circuit device having the same
KR100718518B1 (ko) 반도체 기억 장치
US8089817B2 (en) Precise tRCD measurement in a semiconductor memory device
JP3792602B2 (ja) 半導体記憶装置
US7047461B2 (en) Semiconductor integrated circuit device with test data output nodes for parallel test results output
KR100557517B1 (ko) 반도체 기억 장치의 테스트 방법 및 반도체 기억 장치의테스트 회로
JP5629962B2 (ja) 半導体記憶装置
JP2004055030A (ja) 半導体回路装置
US9618575B2 (en) Semiconductor device having plural data input/output terminals configured for write test and read test operations
KR100310715B1 (ko) 동기형반도체기억장치
KR100543449B1 (ko) 상대 어드레스 방식으로 모든 메모리 셀들의 액세스가가능하게 하는 반도체 메모리 장치
JP4327482B2 (ja) 同期型半導体記憶装置
JP2007179731A (ja) メモリロジック複合半導体装置及びメモリテスト方法
JP2001243797A (ja) 半導体装置及びその試験方法
JP5031393B2 (ja) 半導体記憶装置
KR102221417B1 (ko) 반도체 장치의 빌트 인 테스트 회로
JP2005129174A (ja) メモリ自己検査機能を有する半導体装置
JP2008065862A (ja) 半導体記憶装置
KR20010065910A (ko) 모드 레지스터 세팅장치
JP2007018710A (ja) 半導体装置及びその試験方法
JP3702389B2 (ja) 半導体装置の試験回路
JP2001242226A (ja) 半導体装置及びその試験方法
JP2006317178A (ja) ＳｉＰ形態の半導体装置
KR20070075083A (ko) 어드레스 핀을 이용하여 테스트 모드를 설정하는 반도체메모리 테스트 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101117

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120827

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120911

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121109

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130902

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140401

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140627

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140707

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140909

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140922

R150 Certificate of patent or registration of utility model

Ref document number: 5629962

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees