JP5031393B2

JP5031393B2 - 半導体記憶装置

Info

Publication number: JP5031393B2
Application number: JP2007033638A
Authority: JP
Inventors: 裕司中岡
Original assignee: Liquid Design Systems Inc
Current assignee: Liquid Design Systems Inc
Priority date: 2007-02-14
Filing date: 2007-02-14
Publication date: 2012-09-19
Anticipated expiration: 2027-02-14
Also published as: JP2008198297A

Description

本発明は、自己診断テストを行う半導体記憶装置に関する。

従来、テスタを使用することなくメモリ内部の不良ビットの検出を行うために、メモリデバイス内部に自己診断用の試験回路（ＢＩＳＴ：Built In Self Test）を内蔵させることが提案されている（特許文献１参照。）。

特許文献１には、メモリデバイスであるＳＤＲＡＭ（Synchronous DRAM）に内蔵され、外部からの試験活性化信号に応答して活性化する自己試験回路が開示されている。この自己試験回路は、外部からの試験活性化信号WBIZに応答して活性化し、試験動作コマンドWBI-CMDを発生し、試験アドレスWBI-ADDを発生し、試験データWBI-DATAを発生する。自己試験回路は、更に、試験データをメモリセルに書き込んだ後に、そのメモリセルから読み出した読み出しデータが、書き込んだ試験データと同じか否かを比較し、その比較結果を蓄積する。そして、その比較結果情報を外部に出力する。
特開２００１−２３６７９７号公報

ところで、近年、複数のメモリバンクを備え、動作モードに応じて使用するメモリバンクを切り換えるメモリデバイスが提案されている。このようなメモリデバイスの場合、自己診断回路は１つの動作モードしか診断することができないので、複数の動作モードのうちの１つしか診断できない問題がある。また、すべての動作モードについて自己診断できるようにすると、動作モードの数に応じた数の自己診断回路を設ける必要があり、回路規模が大きくなってしまう問題がある。

本発明は、上述した課題を解決するために提案されたものであり、回路規模を拡大させることなく、各動作モードで自己診断テストを行うことができる半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、５１２ビット以上の所定ビットずつデータを入力するデータ入力手段と、前記データ入力手段に入力されたデータを記憶する１つ以上のメモリバンクと、前記メモリバンクから読み出されたデータを前記所定ビットずつ出力するデータ出力手段と、自己診断テスト時に、テストデータ、テストデータ期待値、アドレス信号を発生して前記１つ以上のメモリバンクに供給する自己診断テスト手段と、を備え、前記自己診断テスト手段は、データの記憶対象となるメモリバンクの数が異なる動作モードに応じた周波数の自己診断テスト用クロックを発生する自己診断テストクロック発生手段と、前記自己診断テスト用クロックに基づいてテストデータ、テストデータ期待値、アドレス信号を発生する制御器と、を備え、前記動作モードに応じて、アドレス空間の異なるアドレス信号を発生する。

本発明の半導体記憶装置によれば、自己診断テスト手段がデータの記憶対象となるメモリバンクの数が異なる動作モードに応じて、アドレス空間の異なるアドレス信号を発生することにより、回路規模を拡大させることなく、各動作モードで自己診断テストを行うことができる。

本発明は、回路規模を拡大させることなく、各動作モードで自己診断テストを行う。

以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。図１は、本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。

半導体記憶装置は、所定の入力ピンを介して５１２ビット以上の所定ビットずつのデータを入力する入力バッファ１０と、入力バッファ１０に入力されたデータを記憶するメモリバンク２１、２２、２３、２４を配置したメモリコア２０と、メモリコア２０から読み出されたデータを外部に対して、前記所定ビットずつのデータを出力する出力バッファ３０と、自己診断テスト（ＢＩＳＴ：Built In Self Test）時にコマンド、アドレス信号等を発生するＢＩＳＴ回路４０と、を備えている。なお、本実施の形態では、所定ビットとして５１２ビットを例に挙げて説明する。すなわち、５１２ビットずつデータが入力又は出力されるものとする。

上記半導体記憶装置は、所定の入力ピンとして、クロックピンＣＬＫＰ、通常ピンＰＩＮ、ダイレクトアクセスピンＴＤＡＰ、ＢＩＳＴ活性化ピンＴＢＩＳＴＰ、ＢＩＳＴリセットピンＴＲＳＴＰ、２バンクモードピンＴ×２Ｐ、４バンクモードピンＴ×４Ｐを有する。

クロックピンＣＬＫＰには、内部クロックが入力される。通常ピンＰＩＮには、テストデータとは異なる、記憶対象である通常のデータが入力される。ダイレクトアクセスピンＴＤＡＰには、ダイレクトアクセステストモード信号が入力される。ＢＩＳＴ活性化ピンＴＢＩＳＴＰには、ＢＩＳＴ活性化信号が入力される。ＢＩＳＴリセットピンＴＲＳＴＰには、ＢＩＳＴ動作時リセット信号が入力される。２バンクモードピンＴ×２Ｐには、２バンクモードを選択するときに２バンクモード選択信号が入力される。４バンクモードピンＴ×４Ｐには、４バンクモードを選択するときに４バンクモード選択信号が入力される。

入力バッファ１０は、各ピンに入力された信号のうち、通常のデータをメモリコア２０に供給し、ＢＩＳＴ動作時リセット信号ＴＲＳＴをＢＩＳＴ回路４０に供給し、その他の信号をメモリコア２０及びＢＩＳＴ回路４０に供給する。

メモリコア２０は、メモリバンク２１、２２、２３、２４の４つのバンクと、図示しないデータコントロール回路と、を備えている。ただし、１バンクモードのときはメモリバンク２１に、２バンクモードのときはメモリバンク２１、２２に、４バンクモードのときはメモリバンク２１〜２４に対してデータの書き込み及び読み出しが行われる。なお、各バンクモードの移行は可能であるのは勿論である。

１バンクモードの場合、メモリバンク２１に対して所定ビットのデータが書き込まれ、メモリバンク２１から所定ビットのデータが読み出される。

２バンクモードの場合、書込み時では、所定ビットずつ入力バッファ１０に入力されたデータが、入力された順にメモリバンク２１、２２にそれぞれ分配され書き込まれる。また読出し時では、メモリバンク２１、２２から読み出された所定ビットずつのデータは、メモリバンク２１のデータ、メモリバンク２２のデータの順に外部に出力される。

４バンクモードの場合、書込み時では、所定ビットずつ入力されたデータが、入力された順にメモリバンク２１、２２にそれぞれ分配され書き込まれる。更に、続いて所定ビットずつ入力されたデータが、入力された順にメモリバンク２３、２４にそれぞれ分配され書き込まれる。また、読出し時では、メモリバンク２１、２２から読み出された所定ビットずつのデータは、メモリバンク２１のデータ、メモリバンク２２のデータの順に外部に出力される。メモリバンク２３、２４から読み出された所定ビットずつのデータは、メモリバンク２３のデータ、メモリバンク２２のデータの順に外部に出力される。

メモリコア２０は、１バンク、２バンク、４バンクモードのいずれのモードであっても、自己診断テスト（ＢＩＳＴ）モードになると、テストデータを書き込んだ後メモリバンクからテストデータを読み出し、読み出されたテストデータと期待値信号との比較結果を示すＢＩＳＴ結果出力信号を出力する。そして、出力バッファ３０は、メモリコア２０又はＢＩＳＴ回路４０から供給された信号を外部に出力する。

この自己診断テストモードでは、具体的には、メモリコア２０のデータコントロール回路が、６４ビット分のデータを１ビットに圧縮することによって、５１２ビットずつのデータを８ビットずつのテストデータに圧縮する。このテストデータは、各メモリバンクに書き込まれる。また、データコントロール回路は、各メモリバンクから読み出されたテストデータとその期待値信号とを比較して、一致しているときに“ＰＡＳＳ”を表す信号（例えばＨレベルの信号）、一致していないときに“ＦＡＩＬ”を表す信号（例えばＬレベルの信号）を出力する。このような自己診断テストモードでは、一度でもＦＡＩＬすると、その結果をパターン終了時まで保持する必要がある。このため、一度ＦＡＩＬすると例えばＬレベルとなったとしたら、Ｌレベルがラッチされ。その後、ＰＡＳＳしてもＨレベルにならないようになっている。なお、“ＰＡＳＳ”を表す信号としてＬレベルの信号を用い、“ＦＡＩＬ”を表す信号としてＨレベルの信号を用いてもよい。

ＢＩＳＴ回路４０は、各種コマンド信号、アドレス信号、書込みデータ（テストデータ）及び読出し期待値信号（期待値）を生成する。ここで、ＢＩＳＴ回路４０は、ＢＩＳＴ時クロックＢＣＬＫ及びＢＩＳＴ時アクティブ信号を発生するクロック／アクティブ信号発生回路４１と、ＢＩＳＴ時に所定の信号等を発生するＢＩＳＴパターンシーケンサ４２と、を備えている。

クロック／アクティブ信号発生回路４１は、内部クロックＩＣＬＫ、ダイレクトアクセステストモード信号ＴＤＡ、ＢＩＳＴ活性化信号ＴＢＩＳＴ、ＢＩＳＴ動作時リセット信号ＴＲＳＴ、必要に応じて２バンクモード選択信号又は４バンクモード選択信号に基づいて、ＢＩＳＴクロックＢＣＬＫと、ＢＩＳＴアクティブ信号ＢＡＣＴＢと、を発生する。そして、クロック／アクティブ信号発生回路４１は、ＢＣＬＫをＢＩＳＴパターンシーケンサ４２に供給し、ＢＡＣＴＢをメモリコア２０に供給する。

ＢＩＳＴパターンシーケンサ４２は、内部クロックＩＣＬＫ、ＢＩＳＴクロックＢＣＬＫ、ＢＩＳＴ動作時リセット信号ＴＲＳＴ、必要に応じて２バンクモード選択信号又は４バンクモード選択信号に基づいて、チップセレクト信号ＢＣＳＢ、ＢＩＳＴ時アクティブ信号ＢＡＣＴＢ、アドレス信号を構成する内部信号ＢＡ、書込み活性化信号ＢＷＥＢ、リフレッシュ信号ＢＲＥＦ、テストデータ、読み出されたテストデータの期待値を発生する。

図２は、クロック／アクティブ信号発生回路４１の構成を示す回路図である。クロック／アクティブ信号発生回路４１は、同図に示すように、否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ７と、否定回路ＮＯＴ１〜ＮＯＴ２６と、ＮＭＯＳトランジスタＮＴＲ１〜ＮＴＲ７と、ＰＭＯＳトランジスタＰＴＲ１〜ＰＴＲ６と、を備えている。そして、自己診断テスト時になると、ＴＢＩＳＴ端子には、Ｌ（Ｌｏｗ）レベルのＢＩＳＴ活性化信号ＴＢＩＳＴが入力され、更に、ＴＲＳＴ端子には、Ｈ（Ｈｉｇｈ）レベルのＢＩＳＴ動作時リセット信号が入力される。

１バンクモードのときは、Ｔ×２端子及びＴ×４端子には、共にＬレベルの信号が入力される。このとき、ＢＣＬＫ端子からは、ＩＣＬＫがそのまま出力される。また、ＢＡＣＴＢ端子からは、Ｌレベルの信号が出力される。

２バンクモードのときは、Ｔ×２端子にはＨレベルの信号が入力され、Ｔ×４端子にはＬレベルの信号が入力される。このとき、ＢＣＬＫ端子からは、２クロックＩＣＬＫ期間を１周期とし、かつ、１クロックＩＣＬＫ期間だけクロックＩＣＬＫと同じレベルで変化し、残りの１クロックＩＣＬＫ期間はＬレベルになるＢＣＬＫが出力される。また、ＢＡＣＴＢ端子からは、２クロックＩＣＬＫを１周期とする信号が出力される。

４バンクモードのときは、Ｔ×２端子にはＬレベルの信号が入力され、Ｔ×４端子にはＨレベルの信号が入力される。このとき、ＢＣＬＫ端子からは、４クロックＩＣＬＫ期間を１周期とし、かつ、１クロックＩＣＬＫ期間だけクロックＩＣＬＫと同じレベルで変化し、残りの３クロックＩＣＬＫ期間はＬレベルになるＢＣＬＫが出力される。また、ＢＡＣＴＢ端子からは、１クロックＩＣＬＫ期間Ｌレベルであって３クロックＩＣＬＫ期間Ｈレベルの信号が出力される。

図３は、ＢＩＳＴパターンシーケンサ４２のアドレス信号を発生する部分の回路構成を示す図である。ＢＩＳＴパターンシーケンサ４２は、ＢＩＳＴ時内部信号ＢＡｉ（ｉ＝０，１，・・・，１５）等を発生するアドレス発生回路５１と、ＢＩＳＴ時内部信号ＢＡ１６を発生するアドレス発生回路５２と、ＢＩＳＴ時内部信号ＢＡ１７を発生するアドレス発生回路５３と、ＭＯＳトランジスタ等の論理回路と、を備えている。なお、ＢＩＳＴ時のアドレス信号は、１８ビットの内部信号ＢＡｉ（ｉ＝０，１，・・・，１７）で構成される。

アドレス発生回路５１は、ＢＣＬＫ及びＴＲＳＴに基づいて、ＢＡ０，ＢＡ１，・・・，ＢＡ１５で構成される１６ビットのＢＩＳＴ時内部信号と、アドレスカウントアップ検知信号ＣＮＴＡ０−１５を発生する。ここで、アドレスカウントアップ検知信号ＣＮＴＡ０−１５とは、ＢＡ０，ＢＡ１，・・・，ＢＡ１５のすべてが“１（Ｈレベル）”のときにＨレベルになり、ＢＡ０，ＢＡ１，・・・，ＢＡ１５のいずれか１つでも“０（Ｌレベル）”のときにＬレベルになる信号である。

なお、アドレス発生回路５１により発生された内部信号ＢＡ０は、否定回路ＮＯＴ０１、ＮＯＴ０２を介して、ＢＡ０端子に供給される。同様に、内部信号ＢＡ１，ＢＡ２，・・・，ＢＡ１４は、図示しない２つの否定回路を介して、図示しないＢＡ１，ＢＡ２，・・・，ＢＡ１４端子に供給される。内部信号ＢＡ１５は、否定回路ＮＯＴ１５Ａ，ＮＯＴ１５Ｂを介して、ＢＡ１５端子に供給される。

アドレス発生回路５２は、ＢＣＬＫ、ＴＲＳＴの各端子からの信号、アドレス発生回路５１により発生されたアドレスカウントアップ検知信号ＣＮＴＡ０−１５に基づいて、ＢＩＳＴ時内部信号ＢＡ１６を発生する。ここで、アドレス発生回路５２の出力端子は、ＮＭＯＳトランジスタＮＴＲ１１のドレイン及びＰＭＯＳトランジスタＰＴＲ１１のソースに接続されている。ＮＭＯＳトランジスタＮＴＲ１１のソース及びＰＭＯＳトランジスタＰＴＲ１１のドレインは、共に、２つの反転回路ＮＯＴ５１、ＮＯＴ５２を介してＢＡ１６出力端子に接続され、更にＰＭＯＳトランジスタＰＴＲ１２のドレインに接続されている。ＰＭＯＳトランジスタＰＴＲ１２のソースには所定の電圧が印加され、そのゲートはＮＭＯＳトランジスタＮＴＲ１１のゲートに接続されている。

アドレス発生回路５３は、ＢＣＬＫ、ＴＲＳＴ及びＢＡ１６の各端子からの信号、アドレス発生回路５１により発生されたアドレスカウントアップ検知信号ＣＮＴＡ０−１５に基づいて、１ビットのＢＩＳＴ時内部信号ＢＡ１７を発生する。ここで、アドレス発生回路５３の出力端子は、ＮＭＯＳトランジスタＮＴＲ１２のドレイン及びＰＭＯＳトランジスタＰＴＲ１３のソースに接続されている。ＮＭＯＳトランジスタＮＴＲ１２のソース及びＰＭＯＳトランジスタＰＴＲ１３のドレインは、共に、２つの反転回路ＮＯＴ６５、ＮＯＴ６６を介してＢＡ１７出力端子に接続され、更にＰＭＯＳトランジスタＰＴＲ１４のドレインに接続されている。ＰＭＯＳトランジスタＰＴＲ１４のソースには所定の電圧が印加され、そのゲートはＮＭＯＳトランジスタＮＴＲ１２のゲートに接続されている。

２バンクモード選択端子（Ｔ×２）は、否定回路ＮＯＴ６１を介して、否定論理積回路ＮＡＮＤ１１の一方の入力端子に接続されている。４バンクモード選択端子（Ｔ×４）は、否定回路ＮＯＴ６２を介して、否定論理積回路ＮＡＮＤ１１の他方の入力端子に接続されている。否定回路ＮＯＴ６２の出力端子は、ＮＭＯＳトランジスタＮＴＲ１１のベースに接続されていると共に、否定回路ＮＯＴ６８を介してＰＭＯＳトランジスタＰＴＲ１１のベースに接続されている。

否定論理積回路ＮＡＮＤ１１の出力端子は、否定回路ＮＯＴ６３の入力端子に接続されている。否定回路ＮＯＴ６３の出力端子は、ＮＭＯＳトランジスタＮＴＲ１２のベースに接続されていると共に、否定回路ＮＯＴ６４を介してＰＭＯＳトランジスタＰＴＲ１３のベースに接続されている。

否定論理積回路ＮＡＮＤ１２は、アドレス発生回路５１からのアドレスカウントアップ検知信号出力端子、内部信号ＢＡ１６、ＢＡ１７の否定的論理積を出力する。否定論理積回路ＮＡＮＤ１２の出力端子は、否定回路ＮＯＴ６７を介して、ＣＮＴＡ端子に接続されている。よって、ＣＮＴＡ端子から出力される全アドレスカウントアップ検知信号ＣＮＴＡは、ＢＡ０，ＢＡ１，・・・，ＢＡ１７のすべてが“１（Ｈレベル）”のときにＨレベルになり、ＢＡ０，ＢＡ１，・・・，ＢＡ１７のいずれか１つでも“０（Ｌレベル）”のときにＬレベルになる。

以上のように構成されたＢＩＳＴパターンシーケンサ４２は、ＢＩＳＴ時になると、バンク１、２、４のいずれかのモードに応じて、アドレス信号及びアドレスカウントアップ検知信号ＣＡＴＡを出力する。

バンク１モードの場合、２バンク選択端子及び４バンク選択端子には、Ｌレベルの信号が入力される。このとき、ＮＭＯＳトランジスタＮＴＲ１１、ＰＭＯＳトランジスタＰＴＲ１１がオンになる。よって、アドレス発生回路５２は、否定回路ＮＯＴ５１，ＮＯＴ５２を介して、ＢＡ１６端子に内部信号ＢＡ１６を出力する。

また、ＮＭＯＳトランジスタＮＴＲ１２、ＰＭＯＳトランジスタＰＴＲ１３がオンになる。よって、アドレス発生回路５３は、否定回路ＮＯＴ６５，ＮＯＴ６６を介して、ＢＡ１７端子に内部信号ＢＡ１７を出力する。

なお、アドレス発生回路５１は、否定回路ＮＯＴを介して、内部信号ＢＡ０，ＢＡ１，・・・，ＢＡ１５を、ＢＡ０，ＢＡ１，・・・，ＢＡ１５の各端子に出力する。よって、ＢＩＳＴパターンシーケンサ４２は、バンク１モードの場合、内部信号ＢＡｉ（ｉ＝０，１，・・・，１７）で構成されるアドレス信号を発生する。

バンク２モードの場合、２バンク選択端子にはＨレベルの信号が入力され、４バンク選択端子にはＬレベルの信号が入力される。このとき、ＮＭＯＳトランジスタＮＴＲ１１、ＰＭＯＳトランジスタＰＴＲ１１がオンになる。よって、アドレス発生回路５２は、否定回路ＮＯＴ５１，ＮＯＴ５２を介して、ＢＡ１６端子に内部信号ＢＡ１６を出力する。

一方、ＮＭＯＳトランジスタＮＴＲ１２、ＰＭＯＳトランジスタＰＴＲ１３はオフになる。このため、アドレス発生回路５３は、内部信号ＢＡ５３をＢＡ１７端子に出力できない。また、ＰＭＯＳトランジスタＰＴＲ１４はオンになる。このため、否定回路ＮＯＴ６５の入力端子にＨレベルの電圧が印加され、ＢＡ１７端子はＨレベルに固定される。

なお、アドレス発生回路５１は、否定回路ＮＯＴを介して、内部信号ＢＡ０，ＢＡ１，・・・，ＢＡ１５を、ＢＡ０，ＢＡ１，・・・，ＢＡ１５の各端子に出力する。よって、ＢＩＳＴパターンシーケンサ４２は、バンク２モードの場合、内部信号ＢＡｉ（ｉ＝０，１，・・・，１６）で構成されるアドレス信号を発生する。なお、内部ＢＡ１７はＨレベルに固定されている。

４バンクモードの場合、２バンク選択端子にはＬレベルの信号が入力され、４バンク選択端子にはＨレベルの信号が入力される。このとき、ＮＭＯＳトランジスタＮＴＲ１１、ＰＭＯＳトランジスタＰＴＲ１１がオフになる。よって、アドレス発生回路５２は、ＢＡ１６端子に内部信号ＢＡ１６を出力できない。また、ＰＭＯＳトランジスタＰＴＲ１２はオンになる。このため、否定回路ＮＯＴ５１の入力端子にＨレベルの電圧が印加され、ＢＡ１６端子はＨレベルに固定される。

なお、アドレス発生回路５１は、否定回路ＮＯＴを介して、内部信号ＢＡ０，ＢＡ１，・・・，ＢＡ１５を、ＢＡ０，ＢＡ１，・・・，ＢＡ１５の各端子に出力する。よって、ＢＩＳＴパターンシーケンサ４２は、バンク４モードの場合、内部信号ＢＡｉ（ｉ＝０，１，・・・，１５）で構成されるアドレス信号を発生する。なお、内部ＢＡ１６，ＢＡ１７はＨレベルに固定されている。

図４は、メモリコア２０の入力回路２５を示す図である。メモリコア２０の入力回路２５は、通常入力信号（データ）、ＢＩＳＴ活性化信号ＴＢＩＳＴ、ＢＩＳＴ回路４０から入力信号に基づいて、内部信号を生成する。

通常入力信号（データ）が入力される端子は、否定回路ＮＯＴ７１を介して、否定論理積回路ＮＡＮＤ２１の一方の入力端子に接続されている。ＢＩＳＴ活性化信号ＴＢＩＳＴが入力される端子は、否定回路ＮＯＴ７２を介して否定論理積回路ＮＡＮＤ２１の他方の入力端子に接続され、更に、否定回路ＮＯＴ７２及びＮＯＴ７４を介して否定論理積回路ＮＡＮＤ２２の一方の入力端子に接続されている。ＢＩＳＴ回路４０からの入力信号が入力される端子は、否定回路ＮＯＴ７３を介して、否定論理積回路ＮＡＮＤ２２の他方の入力端子に接続されている。

否定論理積回路ＮＡＮＤ２３の一方の入力端子は否定論理積回路ＮＡＮＤ２１の出力端子に接続され、否定論理積回路ＮＡＮＤ２３の他方の入力端子は否定論理積回路ＮＡＮＤ２２の出力端子に接続されている。否定論理積回路ＮＡＮＤ２３の出力端子は、否定回路ＮＯＴ７５を介して、内部信号を出力する。

このような構成の入力回路２５は、ＢＩＳＴ活性化信号ＴＢＩＳＴがＬレベルの場合、すなわちデータの書込み／読出しを行う場合、通常入力信号を内部信号として出力する。また、入力回路２５は、ＢＩＳＴ活性化信号ＴＢＩＳＴがＨレベルの場合、すなわちＢＩＳＴ実行時の場合、ＢＩＳＴ回路４０からの入力信号を内部信号として出力する。

以上のように構成された半導体記憶装置は、１バンクモード、２バンクモード、４バンクモードのそれぞれの自己診断テスト時において、以下のように動作する。

図５は、１バンクモードでＢＩＳＴ実行時の半導体記憶装置で使用される信号のタイムチャートである。なお、ＣＬＫは図１に示すクロックピンＣＬＫＰに供給されるクロックを示しているので、ＣＬＫとＩＣＬＫは同じクロックとなる。また、ＢＩＳＴ動作時リセット信号ＴＲＳＴはＨレベルである。１バンクモードでは、書込み周期及び読出し周期は、それぞれ１クロックである。

チップセレクト信号ＢＣＳＢがＬレベルになると、次のクロックＩＣＬＫ＊がＨレベルのときに、ＢＣＬＫもＨレベルになる。その後、ＢＣＬＫは、ＩＣＬＫと同一周期かつ同位相で変化する。ＢＡＣＴＢは、常にＬレベルである。

１８ビットの内部信号ＢＡｉ（ｉ＝０，１，・・・，１７）で構成されるアドレス信号は、ＢＣＬＫに同期して、ＢＣＬＫと同一周期で発生する。ここで、ＢＡｉ（０）、ＢＡｉ（２）は書込み時のアドレス信号、ＢＡｉ（１）は読出し時のアドレス信号である。

ＢＷＥＢは、Ｌレベルで活性化を示す書込み活性化信号である。ＢＷＥＢは、書込み時のアドレス信号に同期してＬレベルになり、２クロックＩＣＬＫを１周期として変化する。

ＢＴＤｊ（ｊ＝０，１，・・・，７）は、テストデータ、及びテストデータを読み出したときの期待値を示している。なお、ＢＴＤｊ（Ｘ）の“Ｘ”は０以上の整数であり、“Ｘ”が偶数のときはテストデータ、奇数のときは期待値を示している。

よって、８ビットのテストデータＢＴＤｊと８ビットの期待値ＢＴＤｊは、ＢＷＥＢに同期して、１クロックＩＣＬＫ毎に交互に、メモリコア２０へ供給される。そして、テストデータと期待値とが比較され、これら一致する場合はＢＩＳＴ結果出力信号ＴＲＳＬＴがＨレベル（ＰＡＳＳ）になり、一致しない場合はＢＩＳＴ結果出力信号ＴＲＳＬＴがＬレベル（ＦＡＩＬ）になる。

ここで、各メモリバンクが１２８Ｍビット（＝２５６ｋ×５１２ビット）で構成されている場合、ＢＩＳＴ実行時では５１２ビットのデータが８ビットのデータに圧縮されるので、メモリ空間は２５６ｋ×８ビットになる。よって、１バンクモードでは、メモリ空間は２５６ｋ×８ビットである。

図６は、２バンクモードのときに半導体記憶装置で使用される信号のタイムチャートである。２バンクモードでは、書込み周期及び読出し周期は、それぞれ２クロックＩＣＬＫである。なお、ＩＣＬＫの周波数は、１バンクモードのときのＩＣＬＫの周波数の２倍である。

チップセレクト信号ＢＣＳＢがＬレベルになると、次のクロックＩＣＬＫ＊がＨレベルのときに、ＢＣＬＫもＨレベルになる。その後、ＢＣＬＫは、２クロックＩＣＬＫ周期毎に、クロックＩＣＬＫがＨレベルのときに同時にＨレベルになる。

ＢＡＣＴＢは、ＢＣＫＬがＬレベルになったときにＨレベルになり、２クロックＩＣＬＫを１周期として変化する。

１８ビットの内部信号ＢＡｉ（ｉ＝０，１，・・・，１７）で構成されるアドレス信号は、ＢＡＣＴＢがＨレベルになる毎に、すなわち２クロックＩＣＬＫ周期毎に、発生する。ここで、ＢＡｉ（０）、ＢＡｉ（２）は書込み時のアドレス信号、ＢＡｉ（１）は読出し時のアドレス信号である。なお、ＢＡ１７はＨレベルで固定されている。

ＢＷＥＢは、ＢＡＣＴＢがＨレベルになる毎にレベルが反転し、４クロックＩＣＬＫで変化する。

ＢＴＤｊ（ｊ＝０，１，・・・，７）は、テストデータ、及びテストデータを読み出したときの期待値を示している。なお、ＢＴＤｊ（ＸＹ）の“Ｘ”は０以上の整数であり、“Ｘ”が偶数のときはテストデータ、奇数のときは期待値を示している。また、“Ｙ”が“Ａ”であるときはメモリバンク２１に対するデータであることを示し、“Ｂ”であるときはメモリバンク２２に対するデータであることを示している。

よって、８ビットのテストデータＢＴＤｊが、２クロックＩＣＬＫ期間メモリコア２０に供給された後に、８ビットの期待値ＢＴＤｊが、２クロックＩＣＬＫ期間メモリコア２０に供給される。

そして、テストデータと期待値とが比較され、これら一致する場合はＢＩＳＴ結果出力信号ＴＲＳＬＴがＨレベル（ＰＡＳＳ）になり、一致しない場合はＢＩＳＴ結果出力信号ＴＲＳＬＴがＬレベル（ＦＡＩＬ）になる。

ここで、２バンクモードであっても、メモリ空間は１バンクモードと同じである。そして、上記メモリ空間において、メモリバンク２１、２２に対するデータの入出力の順番が固定された状態で、８ビットずつ２回（８ビット×２）のデータの書き込み／読出しが行われる。このため、上記メモリ空間は１２８ｋ×８ビット×２となる。よって、アドレス空間は、１バンクモードの２５６ｋに対して、アドレスが１つ減って（ＢＡ１７が固定されて）１２８ｋとなる。

図７は、４バンクモードのときに半導体記憶装置で使用される信号のタイムチャートである。４バンクモードでは、書込み周期及び読出し周期は、それぞれ４クロックＩＣＬＫである。なお、ＩＣＬＫの周波数は、１バンクモードのときのＩＣＬＫの周波数の４倍である。

チップセレクト信号ＢＣＳＢがＬレベルになると、次のクロックＩＣＬＫ＊がＨレベルのときに、ＢＣＬＫもＨレベルになる。その後、ＢＣＬＫは、４クロックＩＣＬＫ周期毎に、クロックＩＣＬＫがＨレベルのときに同時にＨレベルになる。

ＢＡＣＴＢは、ＢＣＫＬがＬレベルになったときにＨレベルになり、３クロックＩＣＬＫ期間Ｌレベルになり、その後１クロックＩＣＬＫ期間だけＬレベルになることを繰り返す。すなわち、ＢＡＣＴＢは、４クロックＩＣＬＫを１周期として変化する。

１８ビットの内部信号ＢＡｉ（ｉ＝０，１，・・・，１７）で構成されるアドレス信号は、ＢＡＣＴＢがＨレベルになる毎に、すなわち４クロックＩＣＬＫ周期毎に、発生する。ここで、ＢＡｉ（０）、ＢＡｉ（２）は書込み時のアドレス信号、ＢＡｉ（１）は読出し時のアドレス信号である。なお、ＢＡ１６、ＢＡ１７はＨレベルで固定されている。

ＢＷＥＢは、ＢＡＣＴＢがＨレベルになる毎にレベルが反転し、８クロックＩＣＬＫを１周期として変化する。

ＢＴＤｊ（ｊ＝０，１，・・・，７）は、テストデータ、及びテストデータを読み出したときの期待値を示している。なお、ＢＴＤｊ（ＸＹ）の“Ｘ”は０以上の整数であり、“Ｘ”が偶数のときはテストデータ、奇数のときは期待値を示している。また、“Ｙ”が“Ａ”であるときはメモリバンク２１に対するデータであることを示し、“Ｂ”であるときはメモリバンク２２に対するデータであることを示している。同様に、“Ｙ”が“Ｃ”であるときはメモリバンク２３に対するデータであることを示し、“Ｄ”であるときはメモリバンク２４に対するデータであることを示している。

よって、８ビットのテストデータＢＴＤｊが、４クロックＩＣＬＫ期間メモリコア２０に供給された後に、８ビットの期待値ＢＴＤｊが、４クロックＩＣＬＫ期間メモリコア２０に供給される。

また４バンクモードであっても、メモリ空間は１及び２バンクモードと同じである。そして、上記メモリ空間において、メモリバンク２１、２２、２３、２４に対するデータの入出力の順番が固定された状態で、８ビットずつ４回（８ビット×４）のデータの書き込み／読出しが行われる。このため、上記メモリ空間は６４ｋ×８ビット×４となる。よって、アドレス空間は、１バンクモードの２５６ｋに対して、アドレスが２つ減って（ＢＡ１６、ＢＡ１７が固定されて）６４ｋとなる。

以上のように、本実施の形態に係る半導体記憶装置は、動作モードに応じて使用するメモリバンクの数及び動作周波数が変わる場合であっても、自己診断テスト時には、各動作モードに対応するＢＩＳＴクロックＢＣＬＫ及びＢＩＳＴアクティブ信号を発生することにより、各動作モードに対応する複数のＢＩＳＴ回路を設けることなく、単一のＢＩＳＴ回路４０によって正常に自己診断テストを行うことができる。

上記半導体記憶装置は、特に、１バンクモードに比べて２バンクモードのアドレス空間が半分になるので、自己診断テスト時には、アドレス信号Ａ０−Ａ１７のうちのＡ１７をＨレベルに固定する。また、半導体記憶装置は、１バンクモードに比べて４バンクモードのアドレス空間が１／４になるので、自己診断テスト時には、アドレス信号Ａ０−Ａ１７のうちのＡ１６、Ａ１７をＨレベルに固定する。これにより、上記半導体記憶装置は、動作モードに応じてアドレス空間が異なる場合であっても、それに対応して自己診断テストを行うことができる。

なお、本発明は、上述した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で設計上の変更をされたものにも適用可能であるのは勿論である。

本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。クロック／アクティブ信号発生回路の構成を示す回路図である。ＢＩＳＴパターンシーケンサのアドレス信号を発生する部分の回路構成を示す図である。メモリコアの入力回路を示す図である。１バンクモードでＢＩＳＴ実行時の半導体記憶装置で使用される信号のタイムチャートである。２バンクモードのときに半導体記憶装置で使用される信号のタイムチャートである。４バンクモードのときに半導体記憶装置で使用される信号のタイムチャートである。

符号の説明

１０入力バッファ
２０メモリコア
２１、２２、２３、２４メモリバンク
３０出力バッファ
４０ＢＩＳＴ回路
４１クロック／アクティブ信号発生回路
４２ＢＩＳＴパターンシーケンサ

Claims

５１２ビット以上の所定ビットずつデータを入力するデータ入力手段と、
前記データ入力手段に入力されたデータを記憶する１つ以上のメモリバンクと、
前記メモリバンクから読み出されたデータを前記所定ビットずつ出力するデータ出力手段と、
自己診断テスト時に、テストデータ、テストデータ期待値、アドレス信号を発生して前記１つ以上のメモリバンクに供給する自己診断テスト手段と、を備え、
前記自己診断テスト手段は、データの記憶対象となるメモリバンクの数が異なる動作モードに応じた周波数の自己診断テスト用クロックを発生する自己診断テストクロック発生手段と、前記自己診断テスト用クロックに基づいてテストデータ、テストデータ期待値、アドレス信号を発生する制御器と、を備え、前記動作モードに応じて、アドレス空間の異なるアドレス信号を発生する
半導体記憶装置。
前記自己診断テスト手段は、データの記憶対象となるメモリバンクの数が多くなる動作モードに移行するとアドレス空間を狭くしたアドレス信号を発生し、データの記憶対象となるメモリバンクの数が少なくなる動作モードに移行するとアドレス空間を広くしたアドレス信号を発生する
請求項１に記載の半導体記憶装置。
データの記憶対象となるメモリバンクの数が複数の場合、各メモリバンクにデータが書き込まれる順番、及び各メモリバンクからデータが読み出される順番が固定されている
請求項１に記載の半導体記憶装置。