KR100609671B1 - 자기 시험 회로 및 이 자기 시험 회로를 내장한 메모리디바이스 - Google Patents

Abstract

본 발명은 용장 셀을 이용한 불량품의 구제에 적합한 자기 시험 회로를 제공하는 것을 목적으로 한다.

상기 목적을 해결하기 위해, 본 발명은 메모리 디바이스내에 내장되어 외부로부터 시험 활성화 신호에 응답하여 활성화하는 자기 시험 회로(BIST)이다. 이 자기 시험 회로는 외부로부터의 시험 활성화 신호(WBIZ)에 응답하여 활성화하고, 시험 동작 명령(WBI-CMD)을 발생하며, 시험 어드레스(WBI-ADD)를 발생하여, 시험 데이터(WBI-DATA)를 발생한다. 또한, 자기 시험 회로는 시험 데이터를 메모리 셀에 기록한 후에, 그 메모리 셀로부터 독출한 독출 데이터가, 기록한 시험 데이터와 동일한지의 여부를 비교하여, 그 비교 결과를 저장한다. 그리고, 그 비교 결과 정보가 외부로 출력된다.

Description

자기 시험 회로 및 이 자기 시험 회로를 내장한 메모리 디바이스{SELF-TEST CIRCUIT AND MEMORY DEVICE INCORPORATING IT}

도 1은 종래 실시예의 메모리 디바이스의 구성도.

도 2는 본 발명의 실시예에 있어서의 메모리 디바이스의 구성도.

도 3은 WBI 활성화 회로, WBI 입력 버퍼 및 WBI 모드 선택 회로를 나타내는 회로도.

도 4는 자기 시험 공정에 엔트리(entry)할 때의 동작 타이밍 차트도.

도 5는 시험 결과 정보의 출력시의 동작 타이밍 차트도.

도 6은 시험 패턴의 일 실시예인 진행 동작을 나타낸 진행도.

도 7은 시험 동작 모드(MODE1)의 동작 타이밍 차트도.

도 8은 시험 동작 모드(MODE2)의 동작 타이밍 차트도.

도 9는 시험 동작 모드(MODE3)의 동작 타이밍 차트도.

도 10은 시험 동작 모드(MODE4)의 동작 타이밍 차트도.

도 11은 시험 동작 모드(OUTPUT)의 동작 타이밍 차트도.

도 12는 WBI 제어 회로의 회로도.

도 13은 WBI 명령 발생 회로의 회로도.

도 14는 시험 어드레스·데이터 발생 회로의 회로도.

도 15a 내지 도 15c는 시험 어드레스·데이터 발생 회로의 동작 타이밍 차트도.

도 16은 데이터 비교부, 카운터, 병렬/직렬 변환부 및 시험 출력 버퍼의 구성도.

도 17은 데이터 비교부의 동작 타이밍 차트도.

도 18은 제2 실시예에 있어서의 메모리 디바이스의 구성도.

도 19는 제3 실시예에 있어서의 자기 시험 회로를 내장하는 메모리 디바이스의 구성도.

도 20은 제4 실시예에 있어서의 WBI 활성화 회로와 WBI 모드 선택 회로의 구성도.

도 21a 및 도 21b는 제5 실시예에 있어서의 시험 결과 정보의 출력부의 예를 나타내는 도면.

도 22는 제6 실시예에 있어서의 메모리 디바이스의 구성도.

도 23은 제7 실시예에 있어서의 입력 회로의 구성을 나타낸 도면.

도 24는 시험 어드레스 등의 발생과 저장의 관계를 나타내는 타이밍 차트도.

도 25는 어셈블리 후의 자기 시험 모드의 엔트리와 해제를 나타내는 타이밍 차트도.

도 26은 제7 실시예에 있어서의 WBI 활성화 회로의 회로도.

도 27은 제7 실시예에 있어서의 또 다른 입력 회로 구성도.

도 28은 도 27의 경우에 있어서의, 어셈블리 후의 자기 시험 모드의 엔트리 와 해제를 나타내는 타이밍 차트도.

도 29a 내지 도 29c는 제8 실시예에 있어서의 리셋 기능을 설명하는 도면.

도 30은 제8 실시예에 있어서의 WBI 모드 선택 회로를 나타낸 도면.

<도면의 주요부분에 대한 부호의 설명>

BIST : 자기 시험 회로

20 : WBI 활성화 회로

22 : 시험 동작 모드 선택 회로

24 : WBI 제어 회로

26 : WBI 명령 발생 회로

28 : WBI 어드레스/데이터 발생 회로

30 : 데이터 비교부

32 : 오류 비트 카운터

34 : 병렬/직렬 변환 회로

36 : WBI 출력 버퍼

WBIZ : 활성화 신호

φWBI : WBI 활성화 신호

BISTZ : 모드 입력 신호

φSTART : 스타트 신호

END1, END2 : 종료 신호

WBI-CLK1 : 제1 시험 클럭(WBI 명령 발생 회로용)

WBI-CLK2 : 제2 시험 클럭(WBI 어드레스·데이터 발생 회로용)

WBI-CLK3 : 제3 시험 클럭(WBI 출력 버퍼용)

본 발명은 메모리 디바이스에 내장되는 자기 진단용의 자기 시험 회로에 관한 것으로, 특히, 비교적 적은 입출력 단자를 이용하여 자기 시험을 할 수 있는 자기 시험 회로에 관한 것이다. 본 발명은, 예컨대, 웨이퍼 프로세스 단계에서의 번인(burn-in) 시험에 적합한 자기 시험 회로에 관한 것이다.

최근의 동적 RAM(DRAM) 등의 메모리 디바이스는 대용량화, 대규모화되고 있다. 그것에 따라, LSI 테스터를 이용하여 메모리 내부의 불량 비트를 검출하는 시험 공정의 비용이 증가되어, 메모리 디바이스의 비용 상승으로 이어진다.

도 1은 종래의 메모리 디바이스의 일반적 구성도이다. 도 1에서는 동기형 DRAM(SDRAM)을 예로 들어, 일반적 구성이 나타내어져 있다. 도 1의 예에서는 외부로부터 클럭(CLK)이 클럭 입력 버퍼(10)에 공급되고, 내부 클럭(I-CLK)이 각 회로 블록에 공급된다. 또한, 외부로부터 명령 입력(CMD)이 명령 디코더(12)에 공급되어, 디코딩된 외부 명령(CMD)이 명령 래치 회로(16)에 유지되고, 그 유지된 외부 명령에 따라서, 제어 회로(18)가 메모리 코어인 메모리 뱅크(MBNK) 내의 회로를 제어한다. 또한, 외부로부터 어드레스(A0∼An)가 어드레스 버퍼(14)에 공급되어, 그 어드레스(EXADD)가 메모리 뱅크(MBNX)에 공급된다.

메모리 뱅크(MBNK) 내는 예컨대, 복수의 메모리 블록(BLK)으로 분할되어, 각 메모리 블록 내에는 로우 디코더(RDEC), 메모리 셀 어레이(MCA), 센스 앰프(SA), 컬럼 디코더(CDEC) 등이 설치된다. 또한, 메모리 블록에는 데이터 버스(DB)를 통해 감지 버퍼/쓰기 앰프(SB/WA)가 접속되고, 또, 데이터 입출력 회로(DI/O)를 통해 입출력 단자(DQ)에 접속된다.

또한, 메모리 뱅크(MBNK) 내에는 도시하지 않지만, 불량 비트와 치환 가능한 용장 셀을 갖는다. 따라서, 동작 시험에 의해 검출된 불량 비트가 이 용장 셀과 치환되어, 양품(良品)의 칩으로서 출하된다.

종래의 불량 비트를 검출하는 출하전의 시험 공정에서는, LSI 테스터가, 시험에 필요한 동작 명령, 어드레스, 기록 데이터 등을, 명령 입력 단자(CMD), 어드레스 단자(A0∼An), 입출력 단자(DQ)로부터 공급하여, 입출력 단자(DQ)에서 출력되는 독출 데이터가 기대와 같은 데이터인지의 여부를 체크한다. 따라서, 예컨대 데이터 1을 기록하여, 데이터 1을 독출할 수 있는지의 여부를 시험하는 경우는 LSI 테스터가, 액티브 명령, 쓰기 명령, 리셋 명령, 비선택 명령 등을 이용하여 기록을 행하고, 액티브 명령, 읽기 명령, 리셋 명령, 비선택 명령 등을 이용하여 독출을 행한다.

상기한 LSI 테스터를 이용한 시험 공정은 통상, 후속 공정인 어셈블리 공정에서 LSI 칩이 패키지 내에 수납된 후에 행해진다.

그러나, 상기한 불량 시험 공정은 LSI 테스터를 이용할 필요가 있고, 또한, 메모리의 대용량화에 따라 장시간이 필요하다. 그래서, LSI 테스터를 사용하지 않고서 상기 불량 시험을 하기 위해서, 메모리 디바이스 내부에 자기 진단용의 시험 회로를 내장시키는 것이 제안되어 있다. 이 자기 시험 회로는 Built In Self Test(BIST) 회로라 불린다(이하 단순히 BIST 회로).

단지, 이러한 BIST 회로를 어떠한 구성으로 하는 것이 가장 적절한가에 대해서는 아직 의견 일치를 보지 못한 상태이다. 예컨대, 메모리 디바이스 내에 BIST 회로를 탑재하여, 단순히 시험의 패스(합격), 오류(불합격)만을 출력할 뿐인 경우는, 불량 비트의 수를 알 수 없고, 용장 셀을 이용한 구제 기능이 이용 가능한지의 여부를 판별할 수 없다. 혹은, BIST 회로가 불량 비트의 어드레스를 전부 기억해 두는 경우는 BIST 회로 자체가 대규모가 되어 현실적이지 않다.

한편으로, 제조 공정의 후속 공정(어셈블리 공정) 후에 진단 시험을 하여, 용장 셀로 구제할 수 없는 불량품을 제거한다고 하는 종래의 방법으로는 디바이스의 저비용화에 충분히 기여하지 못는다. 용장 셀을 이용하여 불량품을 구제하는 것은 불량품을 양품으로 바꿀 수 있어, 어느 정도의 저비용화에 기여한다. 그러나, 불량 시험을 어셈블리 공정후에 수행하면, 최종적으로 불량품이 되는 디바이스의 어셈블리 공정의 비용만큼이 낭비되고 만다.

이러한 문제를 해결하기 위해서, 제조 공정의 전공정(웨이퍼 레벨)에서, 번인 시험(가속 시험)을 행하는 것이 제안되어 있다. 그러나, 웨이퍼 단계에서의 가속 시험용의 테스터는 이용할 수 있는 프로브수가 적기 때문에, 종래의 LSI 테스터와 같은 복잡한 기능 시험을 하는 것은 곤란하다. 따라서, 웨이퍼 레벨에서의 번 인 시험에 있어서도 이용할 수 있는 자기 시험 회로를 메모리 디바이스 내에 내장시킬 것이 요구된다.

그래서, 본 발명의 하나의 목적은 메모리 디바이스에 내장되어, 용장 셀을 이용한 불량품의 구제에 알맞은 자기 시험 회로를 제공하는 데에 있다.

또한, 본 발명의 다른 목적은 메모리 디바이스에 내장되어, 적은 외부 단자에 의해서 동작 가능한 자기 시험 회로를 제공하는 데에 있다.

또한, 본 발명의 다른 목적은 메모리 디바이스에 내장되어, 웨이퍼 단계에서의 번인 시험에 이용 가능한 자기 시험 회로를 제공하는 데에 있다.

또, 본 발명의 다른 목적은 상기한 자기 시험 회로를 내장하는 메모리 디바이스를 제공하는 데에 있다.

상기한 목적을 달성하기 위해서, 본 발명의 하나의 측면은, 메모리 디바이스 내에 내장되어, 외부로부터의 시험 활성화 신호에 응답하여 활성화하는 자기 시험 회로이다. 이 자기 시험 회로는 외부로부터의 시험 활성화 신호에 응답하여 활성화하여, 시험 동작 명령을 발생하여, 시험 어드레스를 발생하고, 시험 데이터를 발생한다. 또한, 자기 시험 회로는 시험 데이터를 메모리 셀에 기록한 후에, 그 메모리 셀로부터 독출한 독출 데이터가 기록한 시험 데이터와 동일한지의 여부를 비교하여, 그 비교 결과를 저장한다. 그리고, 그 비교 결과 정보가 외부로 출력된다.

자기 시험 회로를 내장하는 메모리 디바이스에는 바람직하게는, 자기 시험용 외부 단자가 설치된다. 이 자기 시험용외부 단자로부터 시험 활성화 신호를 공급하여, 시험용의 명령을 공급하여, 비교 결과 정보를 출력할 수 있다.

불량 시험에는 예컨대, (1) 어드레스를 증가시키면서 소정의 시험 데이터를 모든 메모리 셀에 기록하고, 그 후 모든 메모리 셀을 독출하여, 독출 데이터가 시험 데이터와 같음을 체크하는 스캔 패턴이나, (2) 어드레스를 증가시키면서 소정의 시험 데이터를 모든 메모리 셀에 기록하고, 그 후 모든 메모리 셀을 독출하면서 반전 시험 데이터를 기록하고, 이어서 어드레스를 감소시키면서 모든 메모리 셀을 독출하면서 재차 반전 시험 데이터를 기록하고, 마지막으로 어드레스를 증가시키면서 모든 메모리 셀을 독출하는 진행 패턴 등이 있다.

이들 불량 검출용 시험의 패턴은 기본적으로는 독출과 기록을 반복하는 동작이다. 이들 시험 패턴을 자동적으로 수행하기 위해서, 상기한 자기 시험 회로는 기록이나 독출의 시험 동작 명령을 발생하는 기능과, 시험 어드레스를 발생하는 기능과, 시험 데이터를 발생하는 기능과, 독출 데이터가 시험 데이터와 일치하는지 여부의 비교 기능을 갖는다. 이에 따라, 이 내장된 자기 시험 회로는 외부로부터 한정된 입출력 단자를 이용하여, 한정된 신호를 부여함으로써, 내부에서 자동적으로 자기 시험을 행한다.

이 자기 시험 회로는 바람직하게는, 메모리 디바이스 내의 용장 셀을 이용하여 수율을 향상시킬 수 있도록, 비교 결과 정보로서, 용장 셀에 의해 구제 가능한지 여부의 정보를 출력할 수 있다. 예컨대, 비교 결과를 축적하는 회로는 불량 비트의 수를 카운트하는 기능을 갖는 것이 바람직하다. 혹은, 비교 결과를 축적하는 회로는 불량 비트의 수가 용장 셀로 구제할 수 있는 수를 넘고 있는지 여부의 정보를 출력하는 기능을 갖는 것이 바람직하다.

또한, 이 자기 시험 회로는, 바람직하게는 시험의 동작 모드를 어느 정도 외부에서 지정할 수 있도록 동작 모드 선택 회로를 갖는 것이 바람직하다. 이 시험 동작 모드를 조합시킴으로써, 상기한 매치 패턴이나 스캔 패턴의 시험을 실현할 수 있다. 그 경우는 시험 동작 모드에 따라서, 액티브 명령, 읽기 명령, 프리차지 명령, 디세이블 명령(비선택 명령) 등이 내부에서 생성되어, 메모리 코어의 동작이 제어된다.

혹은, 다른 예로서는, 자기 시험 회로는 활성화에 응답하여, 자동적으로 여러 가지 시험 동작 모드로 순차 이행할 수 있는 동작 모드 선택 회로를 갖는 것이 바람직하다. 이 경우는 외부에서 시험 동작 모드를 지정하는 신호를 부여할 필요도 없다. 이 실시예의 경우는 외부로부터는 스캔 패턴이나 진행 패턴 등의 시험 패턴을 부여할 뿐이며, 그 시험 패턴에 필요한 시험용 동작 모드가 순차로 선택된다.

바람직한 실시예에서는 자기 시험 모드에 있어서, 자기 시험 회로가 시험 어드레스, 시험 데이터 및 시험 동작 명령을 발생하여, 자기 시험을 실행한다. 따라서, 외부로부터의 어드레스, 기록 데이터 및 동작 명령과, 상기 내부 발생한 시험 어드레스, 시험 데이터, 시험 동작 명령을 전환하는 선택기가 설치된다. 적어도 일부의 선택기는 외부 어드레스, 기록 데이터, 동작 명령을 입력하는 입력 회로 내에 설치되는 것이 바람직하다. 이러한 구성으로 함으로써 번인 시험시 보다 많은 내부 회로를 시험 대상으로 할 수 있기 때문이다.

전술한 바와 같이 선택기 회로를 입력 회로 내에 설치하는 경우, 입력 회로는 제1 클럭에 동기하여 선택기에 의해 전환된 입력 신호를 받아들이고, 자기 시험 회로는 상기 제1 클럭보다 위상이 앞선 제2 클럭에 동기하여, 시험 명령, 시험 어드레스, 시험 데이터 신호를 선택기에 공급한다. 이에 따라, 입력 회로는 내부에서 발생한 시험 명령, 시험 어드레스, 시험 데이터 신호를 확실하게 받아들일 수 있다.

또한, 상기한 바와 같이 선택기 회로를 입력 회로 내에 설치하면, 통상의 외부 명령에 의해 자기 시험 모드로 전환된 경우, 선택기가 자기 시험 신호측으로 전환되어 자기 시험 해제 명령을 입력할 수 없게 된다. 그래서, 바람직한 실시예에서는 자기 시험 모드에 있어서, 소정의 외부 단자의 상태에 응답하여, 선택기의 적어도 일부가 외부 입력 단자측으로 전환되는 구성을 갖는다.

또한, 다른 실시예에서는 자기 시험용 입력 단자로부터 공급되는 리셋 명령에 응답하여, 적어도 메모리 코어나 메모리 제어 회로를 포함하는 내부 회로에 리셋 신호가 공급되어, 내부 회로가 리셋되는 구성을 갖는다. 웨이퍼 레벨에서의 번인 시험을 행할 때, 시험용의 단자로서 설치된 자기 시험용 입력 단자로부터의 리셋 명령에 의해 내부 회로를 리셋할 필요가 있다. 그 경우, 자기 시험 회로 자체는 리셋되지 않는다.

이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 이러한 실시예가 본 발명의 기술적 범위를 한정하는 것은 아니다.

도 2는 본 실시예에 있어서의 메모리 디바이스의 구성도이다. 도 2에 나타내어진 메모리 디바이스는 도 1의 종래 실시예와 같은 메모리 회로의 구성에 더하여, 자기 시험 회로(BIST)(Built In Self Test)가 내장된다. 본 실시예에 있어서의 자기 시험 회로(BIST)는 웨이퍼 레벨 번인(이하 단순히 WBI) 공정에서 사용하는 것을 하나의 전제로 한다. 웨이퍼 레벨 번인 공정에서는 칩당 이용할 수 있는 프로브수에 제한이 있기 때문에, 이러한 프로브수에 제한이 있더라도, 불량 비트의 수를 검출하는 자기 진단할 수 있는 자기 시험 회로(BIST)을 설명한다. 단지, 이 자기 시험 회로(BIST)는 웨이퍼 레벨 번인 공정에 한하지 않고, 어셈블리 공정 후의 시험 공정에서도 이용할 수 있다.

또한, 자기 시험에 있어서의 시험 동작 모드에는, 예컨대 4종류가 있다. 첫째, 어드레스를 증가시키면서 데이터를 기록하는 모드(MODE1), 둘째, 어드레스를 감소시키면서 데이터를 메모리 셀로부터 독출하는 동시에 그것과 반대 데이터를 기록하는 모드(MODE2), 셋째, 어드레스를 감소시키면서 데이터를 메모리 셀로부터 독출하는 동시에 그것과 반대 데이터를 기록하는 모드(MODE3), 넷째, 어드레스를 증가키시면서 메모리 셀로부터 데이터를 독출하는 모드(MODE4)이다. 그 이외에, 시험 결과를 외부로 출력하는 모드도 자기 시험에는 필요하다. 상기한 4개의 시험 동작 모드를 조합시킴으로써, 여러 가지 시험 패턴을 실현할 수 있다. 상세한 것은 후술한다.

각 시험 동작 모드를 실현하기 위해서는, 메모리 디바이스의 독출이나 기록에 관한 동작 명령을 생성하여, 메모리 디바이스에 부여할 필요가 있다. 예컨대, SDRAM(Synchronous DRAM)를 예로 들어 설명하면, 제1 모드(MODE1)에서는 각 어드레스에 있어서, 액티브 명령, 쓰기 명령, 프리차지 명령, 및 선택취소 명령(deselect command)을 연속하여 메모리 디바이스에 부여할 필요가 있다. 또한, FCRAM(Fast Cycle RAM)의 경우는 액티브 쓰기, 액티브 읽기 등의 동작 명령을 부여할 필요가 있다. 메모리 디바이스에서 통상 동작에 이용되는 동작 명령이 자기 시험 회로에서 생성되어, 메모리의 제어 회로에 공급된다.

도 2의 메모리 회로의 부분은 도 1의 종래 실시예와 동일하며, 동일한 인용 번호를 붙이고 있다. 메모리 코어인 메모리 뱅크(MBNK)에는 도시하지 않지만 불량 비트와 치환되는 용장 메모리 셀 어레이가 통상의 메모리 셀 어레이에 인접하여 설치된다.

도 2에 나타내어진 본 실시예의 자기 시험 회로(BIST)에서는 (1) 외부로부터의 활성화 신호(WBIZ)에 응답하여, 자기 시험 회로(BIST)를 활성화하기 위한 WBI 활성화 회로(20), (2) 외부로부터의 동작 모드 입력 신호(BISTZ)에 따라서, 시험 동작 모드를 선택하는 시험 동작 모드 선택 회로(22), (3) 시험 동작 모드 신호(φMODE)에 따라서, 제어 신호나 타이밍 신호인 시험 클럭 등을 생성하는 WBI 제어 회로(24), (4) 시험 동작 모드에 대응하는 시험 동작 명령(WBI-CMD)을 발생하는 WBI 명령 발생 회로(26), (5) 시험 동작 모드에 대응하는 시험 어드레스(WBI-ADD)와 시험 데이터(WBI-DATA)를 발생하는 WBI 어드레스·데이터 발생 회로(28), (6) 메모리 셀로부터 독출한 출력 데이터(DOUT)와 시험 데이터(WBI-DATA)를 비교하여, 다른 경우에 오류 신호(φF)를 생성하는 데이터 비교부(30), (7) 오류 신호(φF)의 발생 횟수를 시험 결과 정보로서 카운트하는 오류 비트 카운터(32), (8) 병렬/직렬 변환 회로(34), 및 (9) 그 직렬 데이터를 출력하는 WBI 출력 버퍼(36)를 갖는다.

상기한 시험 동작 명령(WBI-CMD)은 선택기(40)를 통해, 메모리 디바이스 내의 제어 회로(18)에 공급된다. 같은 방식으로, 시험 어드레스(WBI-ADD)는 선택기(41)를 통해, 메모리 디바이스 내의 메모리 코어(메모리 뱅크)(MBNK)에 공급되고, 시험 데이터(WBI-DATA)는 선택기(42)를 통해 쓰기 앰프(WA)에 공급된다. 이들 선택기(40, 41, 42)는 시험 제어 회로(24)가 각 시험 동작 모드시에 발생하는 스타트 신호(φSTART)에 의해, 자기 시험 회로(BIST)측으로부터의 각 신호로 전환된다. 통상 동작시에는 명령 래치(16)로부터의 외부 명령(CMD), 어드레스 버퍼(14)로부터의 외부 어드레스(EXADD), 데이터 입출력 회로(DI/O)로부터의 입력 데이터(DIN)가, 각각 선택되어 메모리 코어 등에 공급된다.

따라서, 통상의 동작시에는 각 선택기에서는 신호 a측이 선택되어, 통상의 동작이 외부 동작 명령(CMD), 외부 어드레스(EXADD), 입력 데이터(DIN)에 따라서 행해진다.

그리고, 예컨대 웨이퍼 레벨 번인 시험에 있어서는, 활성화 신호(WBIZ)의 공급에 의해, WBI 활성화 회로(20)가 활성화 신호(φWBI)를 생성하여, 시험 동작 모드 선택 회로(22)와 WBI 제어 회로(24)를 활성화한다. 시험 동작 모드 선택 회로(22)는 외부로부터 직렬로 입력되어 WBI 입력 버퍼(21)를 통해 주어지는 모드 입력 신호(BISTZ)를 디코딩하여, 시험 동작 모드를 선택한다. 즉, 시험 동작 모드 선택 회로(22)는 시험 동작 모드 신호(φMODE)를 생성한다. 이 시험 동작 모드 신호(φMODE)에 응답하여, WBI 제어 회로(24)는 시험 동작용의 제1 시험 클럭(WBI-CLK1)과 제2 시험 클럭(WBI-CLK2)을, WBI 명령 발생 회로(26)와 WBI 어드레스·데이터 발생 회로(28)에 각각 공급하는 동시에, 각 시험 동작 모드의 스타트 신호(φSTART)를 발생한다.

이 스타트 신호(φSTART)에 의해, 각 선택기(40, 41, 42)는 신호 b측을 선택한다. 그리고, WBI 명령 발생 회로(26)는 제1 시험 클럭(WBI-CLK1)의 타이밍에, 시험 동작 모드에 따른 시험 동작 명령(WBI-CMD)을 발생시킨다. 또, WBI 어드레스/데이터 발생 회로(28)는 제2 시험 클럭(WBI-CLK2)의 타이밍에, 시험 동작 모드에 따른 시험 어드레스(WBI-ADD)와 시험 데이터(WBI-DATA)를 발생시킨다. 이들 시험 동작 명령, 시험 어드레스, 시험 데이터의 공급에 응답하여, 메모리 회로측은 시험 동작 모드에 따른 독출 동작이나 기록 동작을 실행한다. 데이터 비교부(30)에서는 메모리 셀로부터 독출된 출력 데이터(DOUT)가 기록한 시험 데이터(WBI-DATA)와 비교되어, 일치하지 않을 때의 오류 신호(φF)가 카운터(32)에 의해 카운트된다. 그 카운트 값은 병렬/직렬 변환되어, 시험 출력 버퍼(36)에 의해, 신호 단자(BISTZ)에서 직렬로 출력된다.

상기한 활성화 신호(WBIZ)가 공급되는 외부 단자와, 신호 단자(BISTZ)는 예컨대, 웨이퍼 레벨 번인 시험시에만 이용되는 특별한 외부 단자이다. 이들 단자(WBI, BISTZ)와 클럭 단자(CLK)와 전원 단자만이 WBI 시험시에 필요한 단자이며, 자기 시험 회로(BIST)는 프로브수의 제한에 부응할 수 있는 구성이다.

이어서, 자기 시험 공정의 엔트리와 시험 결과 정보의 출력에 대해 설명한다. 도 3은 WBI 활성화 회로, WBI 입력 버퍼 및 WBI 모드 선택 회로를 나타내는 회로도이다. 또한, 도 4는 자기 시험 공정에의 엔트리시의 동작 타이밍 차트도이며, 도 5는 시험 결과 정보의 출력시의 동작 타이밍 차트도이다.

WBI 활성화 회로(20)는, 활성화 신호가 공급되는 단자(WBIZ)를 접지(Vss)에 접속하는 저항(45)과, 인버터(46, 47)를 갖는다. 따라서, 단자(WBIZ)가 오픈 상태일 때는 저항(45)에 의해 WBI 활성화 신호(φWBI)는 L 레벨로 되고 있어, WBI 입력 버퍼(21) 내의 NAND 게이트(48, 49)는 닫히고 있다. H 레벨의 활성화 신호(WBIZ)가 주어지면, 내부의 WBI 활성화 신호(φWBI)는 H 레벨이 되어, WBI 입력 버퍼(21) 내의 NAND 게이트(48, 49)가 열린 상태가 되어, 클럭(I-CLK)과 모드 입력 신호(BISTZ)를 각각 통과시킨다. 따라서, 자기 시험중일 때는 외부로부터의 활성화 신호(WBIZ)가 H 레벨로 유지된다.

WBI 모드 선택 회로(22)는 클럭(I-CLK)에 동기하여, 모드 입력 신호(BISTZ)를 직렬로 입력하고, 디코딩하여, 대응하는 WBI 모드 신호(φMODE)를 생성한다. 이를 위해, WBI 모드 선택 회로(22)는 WBI 입력 버퍼(21)를 경유하여 직렬 전송되는 모드 입력 신호(BISTZ)가 공급되는 쉬프트 레지스터(52)와, 그 복수 비트의 모드 입력 신호(BISTZ)를 전송하는 전송 게이트(54)와, 래치 회로(56)와, 디코더(58)를 갖는다.

모드 입력 신호(BISTZ)는 도 4에 나타난 바와 같이, 1 비트의 엔트리 코드(69)와 5 비트의 모드 코드(70)로 구성된다. 자기 시험 공정의 각 시험 모드 에 엔트리하기 위해서, 엔트리 코드(69)를 '1'로 하고, 그 이후에 모드 코드(70)가 직렬로 공급된다. 모드 코드(70)는 도 4의 표에 나타나는 바과 같이, 복수의 시험 동작 모드에 대응하여 설정된다. 예컨대, 제2 시험 동작 모드(MODE2)의 경우는 모드 입력 신호(BISTZ)로서, '110001'이 쉬프트 레지스터(52)에 입력된다. 따라서, 6 비트 모두가 쉬프트 레지스터(52)에 공급되면, 전송 펄스 발생부(62)가 전송 신호(S62)를 발생하여, 전송 게이트(54)가 쉬프트 레지스터(52) 내의 모드 입력 신호(BISTZ)의 모드 코드(70)를 래치 회로(56)에 전송한다. 그 후, 전송 신호(S62)에 응답하고, 리셋 펄스 발생부(60)가 리셋 신호(S60)를 발생하여, 쉬프트 레지스터(52)는 리셋된다. 래치 회로(56)에 래치된 모드 코드는 디코더(58)에 의해 디코딩되어, 도 4의 표에 나타내는 것과 같이, 대응하는 시험 동작 모드 신호(φMODE) 중 어느 것을 H 레벨로 한다.

각 시험 동작 모드가 실행되면, 종료 신호(END1, END2) 중 어느 것이 H 레벨의 펄스가 되어, 리셋 신호(S65)에 의해 래치 회로(56)의 상태가 래치되어, 시험 동작 모드 신호(φMODE)는 모두 L 레벨이 된다.

도 5는 시험 결과 정보의 출력시의 동작 타이밍 차트도이다. 기간 t0에 있어서, 모드 입력 신호(BISTZ)로서 '110010'이 공급되면, 도 4의 대응표에 있는 것과 같이, 모드 코드 '10010'에 대응하는 출력 모드(OUTPUT)가 H 레벨이 된다. 시험 동작 모드 신호(OUTPUT)는 3 클럭 지연 회로(66)와 NOR 게이트(67)에도 공급되어, 모드 입력 제어 신호(S68)가 H 레벨이 된다. 이 신호(S68)의 H 레벨에 의해, NOR 게이트(50)가 닫힌 상태가 되어, 모드 입력 신호(BISTZ)의 입력을 금지한다. 즉, 기간 t3에 있어서, 모드 입력 신호(BISTZ)의 입력은 불능(disable)이 된다. 기간 t3은 출력 모드 신호(OUTPUT)가 L 레벨이 된 후의 3 클럭의 기간 t2에 있어서도 입력 금지 상태를 계속한다.

또한, 자기 시험 공정에 있어서, 입력 단자(BISTZ)는 출력 단자로서도 사용된다. 따라서, 기간 t3 중, 최초의 3 클럭 기간(t1)과 최후의 3 클럭 기간(t2)은 입력도 출력도 금지되는 기간이 되어, 단자(BISTZ)에서의 입력과 출력의 충돌을 피하게 된다. 즉, 기간 t1, t2에서는 입력과 출력과의 전환을 위해서, 단자(BISTZ)는 하이 임피던스 상태로 된다.

도 5에 나타내는 것과 같이, WBI 출력 버퍼 회로(36)는 단자(BISTZ)로부터, 출력 인식용의 H 레벨 신호 '1'과, 그 후에 이어지는 오류 비트 카운터(32)의 카운트 값을 직렬로 출력한다. 병렬/직렬 변환 회로(34)로부터의 종료 신호(END2)가 공급되면, WBI 모드 선택 회로(22) 내에서는 NOR 게이트(64)와 인버터(65)를 통해 리셋 신호(S65)가 래치 회로(56)에 주어져, 래치 상태가 리셋된다. 이에 따라, 출력 모드 신호(OUTPUT)가 L 레벨이 되고, 모드 입력 제어 신호(S68)는 3 클럭 기간(t2) 후에 L 레벨이 되어, 모드 입력 신호(BISTZ)의 입력이 허가된다.

이어서, 시험 패턴과, 시험 동작 모드와, 그것에 따른 시험 동작 명령에 관해서 설명한다. 도 6은 시험 패턴의 일 실시예인 진행 동작을 나타낸 도면이다. 진행도는 전술한 4개의 시험 동작 모드(MODE1,2,3,4)와, 출력 모드(OUTPUT)를 순서대로 실행하는 시험 패턴이다.

즉, 진행도에서는 도 6에 나타내는 것과 같이, 맨처음에, 어드레스를 증가시 키면서 데이터를 기록하는 제1 모드(MODE1)를 실행하고, 이어서, 어드레스를 증가시키면서 데이터를 메모리 셀로부터 독출하는 동시에 그것과 반전 데이터를 기록하는 제2 모드(MODE2)를 실행하고, 이어서, 어드레스를 감소시키면서 데이터를 메모리 셀로부터 독출하는 동시에 그것과 반전 데이터를 기록하는 제3 모드(MODE3)를 실행하고, 다음에, 어드레스를 감소시키면서 메모리 셀로부터 데이터를 독출하는 제4 모드(MODE4)를 실행한다. 그리고, 마지막으로, 출력 모드(OUTPUT)에서, 오류 비트 카운터(32)에 저장한 불량 비트 정보를 출력한다.

도 6에는 각 시험 동작 모드에서의 시험 데이터(WBI-DATA)의 예가 나타내어진다. (1)이 표(表) 패턴이라고 하면, (2)은 그 반전인 이(裏) 패턴이다. 표 패턴(1)의 경우는 예컨대 도시되는 것 같은 '0'과 '1'의 채킹된 패턴이, 인접하는 메모리 셀에 기록되거나(도면 중 W), 또는 독출된다(도면 중 R). 제1 모드(MODE1)에서 기록된 시험 데이터(WBI-DATA)는 제2 모드(MODE2)에서 독출되어, 그 반전 데이터가 기록된다. 더욱이, 제3 모드(MODE3)에서는 제2 모드(MODE2)에서 기록된 반전 데이터가 독출되어, 그 반전 데이터가 기록된다. 그리고, 마지막 제4 모드(MODE4)에서는 그 반전 데이터가 독출된다. 각 모드에서의 시험 어드레스(WBI-ADD)는 도 6에 나타내는 것과 같이, 순서대로 증가, 증가, 감소, 증가이다.

매치 패턴에서는 상기한 표 패턴만으로 4개의 모드(MODE1∼4)를 실행하는 경우와, 상기 표패턴 및 이패턴으로 각각 4개의 모드(MODE1∼4)를 실행하는 경우가 있다. 따라서, 표패턴만으로 시험이 행하여지면, 메모리 코어 내에 1 비트의 불량이 있는 경우는 4회의 시험 동작 모드의 중 3회의 읽기시에 1회씩 불량이 검출되 어, 합계 3회의 오류 신호(φF)가 생성된다. 표 패턴과 이 패턴의 양방에 관해서 각각 4회의 시험 동작 모드를 실행하면, 합계 6회 오류 신호(φF)가 생성된다.

도 7 내지 도 10은 4개의 시험 동작 모드의 동작 타이밍 차트도이다. 도 7에 나타내어진 제1 모드(MODE1)에서는 시험 어드레스(WBI-ADD)를 증가시키면서, 메모리 셀에 데이터(WBI-DATA)를 기록한다. 그 때문에, 클럭(I-CLK)에 동기한 제1 시험 클럭(WBI-CLK1)에 동기하여, 시험 동작 명령의 액티브(ACTV), 쓰기(WR), 프리차지(PRE), 비선택(DSEL)이 순서대로 생성된다. 동시에, 클럭(I-CLK)을 1/4 분주한 제2 시험 클럭(WBI-CLK2)에 동기하여, 시험 어드레스(WBI-ADD)가 A0에서부터 순차로 증가된다. 또한, 시험 데이터(WBI-DATA)에 대하여 도 6에 나타낸 소정의 데이터가 생성된다. 제1 모드(MODE1)에서는 독출 동작은 행해지지 않기 때문에, 리드 인에이블 신호(φRENB)는 L 레벨 그대로이고, 직렬·병렬 변환 회로(34)와 WBI 출력 버퍼(36)에 공급되는 제3 시험 클럭(WBI-CLK3)도 L 레벨 그대로이다.

도 8에 나타내어진 제2 모드(MODE2)에서는 시험 어드레스(WBI-ADD)를 증가시키면서, 메모리 셀로부터 데이터(WBI-DATA)를 독출하는 동시에, 그 메모리 셀에 반전 데이터(WBI-DATA)를 기록한다. 그 때문에, 클럭(I-CLK)에 동기한 제1 시험 클럭(WBI-CLK1)에 동기하여, 시험 동작 명령의 액티브(ACTV), 읽기(RD), 프리차지(PRE), 비선택(DSEL)이 순서대로 생성되어 독출이 행해지고, 또한, 액티브(ACTV), 쓰기(WR), 프리차지(PRE), 비선택(DSEL)이 순서대로 생성되어 기록이 행해진다.

상기한 독출과 기록이, 클럭(I-CLK)을 1/8로 분주한 제2 시험 클럭(WBI- CLK2)에 동기하여 교대로 반복된다. 그것에 따라, 리드 인에이블 신호(φRENB)도, 제2 시험 클럭(WBI-CLK2)에 동기하여, 교대로 H 레벨(독출 가능)과 L 레벨(독출 금지)을 반복한다. 또한, 시험 어드레스(WBI-ADD)는 제2 시험 클럭(WBI-CLK2)에 동기하여, A0에서부터 순서대로 증가된다. 그리고, 시험 데이터(WBI-DATA)는 독출 가능 상태(φRENB=H)에서는 기대치로서 제1 데이터 '0'으로, 기록 상태(φRENB=L)에서는 기록 데이터로서 그 반전인 제2 데이터 '1'로 된다. 또한, 제1 데이터, 제2 데이터는 예컨대, 도 6에 있어서 나타내어진 각각 반전하는 체킹된 패턴이다.

도 9에 나타내어진 제3 모드(MODE3)에서는 시험 어드레스(WBI-ADD)를 감소시키면서, 메모리 셀로부터 데이터(WBI-DATA)를 독출하는 동시에, 그 메모리 셀에 반전 데이터(WBI-DATA)를 기록한다. 따라서, 제2 모드(MODE2)와 다른 곳은, 제2 시험 클럭(WBI-CLK2)에 동기하여 시험 어드레스(WBI-ADD)가 An에서부터 감소되는 것과, 시험 데이터(WBI-DATA)가, 독출 가능 상태(φRENB=H)에서는 기대치로서 제2 데이터 '1'로, 기록 상태(φRENB= L)에서는 기록 데이터로서 그 반전인 제1 데이터 '0'로 되는 것에 있다.

도 10에 나타낸 제4 모드(MODE4)에서는 시험 어드레스(WBI-ADD)를 증가시키면서, 메모리 셀로부터 데이터(WBI-DATA)를 독출한다. 따라서, 제1 시험 클럭(WBI-CLK1)에 동기하여, 액티브(ACTV), 읽기(RD), 프리차지(PRE), 비선택(DSEL)이 순서대로 생성되어 독출이 수행된다. 그와 함께, 클럭(I-CLK)을 1/4 분주한 제2 시험 클럭(WBI-CLK2)에 동기하여, 시험 어드레스(WBI-ADD)가 A0에서부터 순차로 증가된다. 또한, 시험 데이터(WBI-DATA)는 제3 모드(MODE3)에서 기 록한 데이터가 기대치로서 생성된다. 제4 모드(MODE4)에서는 독출 동작만이 행해지기 때문에, 리드 인에이블 신호(φRENB)는 H 레벨 그대로이고, 직렬/병렬 변환 회로(34)와 WBI 출력 버퍼(36)에 공급되는 제3 시험 클럭(WBI-CLK3)은 L 레벨 그대로이다.

도 11에 나타내어지는 출력 모드(OUTPUT)에서는 클럭(I-CLK)에 동기한 제3 시험 클럭(WBI-CLK3)이, 출력 모드 신호(OUTPUT)가 H 레벨로 되고 나서, 3 클럭 주기 뒤부터 생성되어, 병렬/직렬 변환 회로(34)와 WBI 출력 버퍼(36)가 이에 동기하여 동작하여, 오류 비트 카운터(32)의 카운트 값을 직렬로 출력한다.

도 12는 WBI 제어 회로의 회로도이다. WBI 제어 회로(24)는 WBI 모드 선택 회로(22)로부터의 시험 동작 모드 신호(φMODE)에 응답하여, 시험 모드 개시 신호(φSTART)와, 명령 발생용의 제1 시험 클럭(WBI-CLK1)과, 어드레스나 데이터 발생용의 제2 시험 클럭(WBI-CLK2)과, 시험 결과 출력용의 제3 시험 클럭(WBI-CLK3)과, 리드 인에이블 신호(φRENB)와, 데이터 비교 타이밍 신호인 비교 타이밍 신호(φCOMP)를 발생한다.

제1 모드(MODE1)일 때는 도 7에 나타낸 바와 같이, 시험 모드 개시 신호(φSTART)가 모드 신호(MODE1)에 응답하여 H 레벨이 되어, 제1 시험 클럭(WBI-CLK1)이 클럭(I-CLK)에 동기하여 생성되고, 클럭(I-CLK)을 1/4 분주한 제2 시험 클럭(WBI-CLK2)이 생성된다.

제1 모드 신호(MODE1)가 H 레벨이 되면, NOR 게이트(71)의 출력이 L 레벨이 되어, 인버터(72)를 통해 시험 모드 개시 신호(φSTART)가 H 레벨이 된다. 이 개 시 신호(φSTART)의 H 레벨이 플립플롭(73)에 유지되어, 플립플롭(73)의 출력(Q)은 H 레벨이 된다. 따라서, 그 후에는 내부 클럭(I-CLK)에 동기한 제1 시험 클럭(WBI-CLK1)이 생성된다. 또, 제1 시험 클럭(WBI-CLK1)은 1/4 분주기에 의해 1/4로 분주되어, 선택기(78)를 통해 제2 시험 클럭(WBI-CLK2)으로서 출력된다.

제1 모드(MODE1)의 경우는 기록 동작이기 때문에, 리드 인에이블 신호(φRENB)는 L 레벨 그대로이다. 따라서, NAND 게이트(87)의 출력은 H 레벨로 유지되고, 비교 타이밍 신호(φCOMP)는 L 레벨 그대로이다.

제2 모드(MODE2)일 때에는 도 8에 나타낸 바와 같이, 시험 모드 개시 신호(φSTART)가 모드 신호(MODE2)에 응답하여 H 레벨이 되어, 제1 시험 클럭(WBI-CLK1)이 클럭(I-CLK)에 동기하여 생성되고, 클럭(I-CLK)을 1/8 분주한 제2 시험 클럭(WBI-CLK2)이 생성된다. 또한, 리드 인에이블 신호(φRENB)가 독출 타이밍에 H 레벨이 되어 비교 타이밍 신호(φCOMP)도 H 레벨이 된다.

제2 모드 신호(MODE2)가 H 레벨이 되면, NOR 게이트(71)와 인버터(72)를 통해 모드 개시 신호(φSTART)가 H 레벨이 되어, 제1 시험 클럭(WBI-CLK1)이 생성된다. 제2 모드 신호(MODE2)가 H 레벨이기 때문에, NOR 게이트(79) 및 인버터(80)를 통해 H 레벨의 선택기 신호(S80)가 선택기(78)에 공급되고, 노드(N2)가 선택되어 1/4 분주기(76) 및 1/2 분주기(77)에 의해 제1 시험 클럭(WBI-CLK1)을 1/8 분주한 제2 시험 클럭(WBI-CLK2)이 생성된다.

그리고, NAND 게이트(81, 83)를 통해, 제2 시험 클럭(WBI-CLK2)에 동기하여 [노드(N2)의 신호를 이용하여], 리드 인에이블 신호(φRENB)도 H 레벨이 된다. 또 한, 리드 인에이블 신호(φRENB)가 H 레벨일 때에, 내부 클럭(I-CLK)의 하강 엣지에 동기한 펄스가, 1/2 분주 기능을 갖는 플립플롭(84)과, 하강 엣지에서 펄스를 생성하는 인버터(85) 및 NOR 게이트(86)와, NAND 게이트(87) 및 인버터(88)를 통해, 비교 타이밍 신호(φCOMP)로서 출력된다.

제3 모드(MODE3)의 경우, WBI 제어 회로(24)는 제2 모드(MODE2)의 경우와 동일한 동작을 한다.

제4 모드(MODE4)의 경우, 도 10에 나타낸 바와 같이, 시험 모드 개시 신호(φSTART)가 모드 신호(MODE4)에 응답하여 H 레벨이 되고, 제1 시험 클럭(WBI-CLK1)이 클럭(I-CLK)에 동기하여 생성되어, 클럭(I-CLK)을 1/4 분주한 제2 시험 클럭(WBI-CLK2)이 생성된다.

제4 모드 신호(MODE4)가 H 레벨이 되면, NOR 게이트(71)의 출력이 L 레벨이 되어, 인버터(72)를 통해 시험 모드 개시 신호(φSTART)가 H 레벨이 된다. 이 개시 신호(φSTART)의 H 레벨이 플립플롭(73)에 유지되고, 플립플롭(73)의 출력(Q)은 H 레벨이 된다. 따라서, 그 후에는 내부 클럭(I-CLK)에 동기한 제1 시험 클럭(WBI-CLK1)이 생성된다. 또, 제1 시험 클럭(WBI-CLK1)은 1/4 분주기에 의해 1/4로 분주되어, 선택기(78)를 통해 제2 시험 클럭(WBI-CLK2)으로서 출력된다. 그리고, 제4 모드 신호(MODE4)가 H 레벨이 되기 때문에, 인버터(82)와 NAND 게이트(83)를 통해, 리드 인에이블 신호(φRENB)가 H 레벨로 유지된다. 그것에 따라, 비교 타이밍 신호(φCOMP)가 내부 클럭(I-CLK)의 2 클럭마다 출력된다.

출력 모드(OUTPUT)일 때는, 모드 신호(OUTPUT)가 H 레벨이 된다. 그 H 레벨 이 플립플롭(90, 91)에 의해, 내부 클럭(I-CLK)에 동기하여 받아들여진다. 따라서, 모드 신호(OUTPUT)가 H 레벨로 되고 나서, 2 클럭후에 노드(N3)가 H 레벨이 되어, NAND 게이트(92)의 출력은 L 레벨, 노드(N4)가 H 레벨이 된다. 이 노드(N4)의 H 레벨이, 다음 내부 클럭(I-CLK)의 상승 엣지에 동기하여, 플립플롭(94)에 받아들여져, 제3 시험 클럭(WBI-CLK3)의 생성이 시작된다.

즉, 이들 회로에 의해서, 도 5에 나타낸 기간(t1)만큼, WBI 출력 버퍼 회로(36)의 동작이 지연된다. 그리고, 이 기간(t1)에서, 외부 단자(BISTZ)의 입력에서 출력으로의 전환이 이루어진다. 또한, 이들 회로는 출력 모드 신호(OUTPUT)가 L 레벨로 내려가면, NAND 게이트(92)에 의해 바로 검출되어, 다음 내부 클럭(I-CLK)의 상승 엣지에서 플립플롭(94)에 받아들여져, 제3 시험 클럭(WBI-CLK3)의 생성이 정지된다.

도 13은 WBI 명령 발생 회로의 회로도이다. WBI 명령 발생 회로는 기록 또는 독출을 지시하는 시험 동작 명령(WBI-CMD)을 발생하여 메모리 제어 회로(18)에 공급하는 시험 동작 명령 발생 회로이다. WBI 명령 발생 회로(26)는 액티브 명령(ACTV), 리드 명령(RD), 라이트 명령(WR), 프리차지 명령(PRE) 및 비선택 명령(DESEL)의 신호 셋트(/CS, /RAS, /CAS, /WE)를 각각 출력하는 명령 셋트(100∼104)와, 이들 명령 셋트로부터의 신호 셋트를, 동작 모드 개시 신호(φSTART)가 H 레벨인 동안, 제1 시험 클럭(WBI-CLK1)의 상승 엣지에 동기하여, 순서대로 선택하는 스위치 제어 회로(105)를 갖는다. 스위치 제어 회로(105)로부터의 제어 신호에 의해, 스위치(SW1∼SW4)가 순서대로 온 상태가 된다. 또한, 읽기 명령과 쓰기 명령의 선택은 리드 인에이블 신호(φRENB)에 따라서, 스위치(SW5)에 의해 행해진다.

이 WBI 명령 발생 회로(26)에 의해서, 도 7∼도 10에 나타낸 시험 동작 명령(WBI-CMD)이, 명령 발생용의 클럭인 제1 시험 클럭(WBI-CLK1)에 동기하여 순환적으로 생성된다. 이 시험 동작 명령(WBI-CMD)은 도 2에 나타내는 바와 같이, 선택기(40)를 통해, 메모리 회로의 제어 회로(18)에 공급된다.

도 14는 시험 어드레스/데이터 발생 회로의 회로도이다. 또한, 도 15는 그 시험 어드레스·데이터 발생 회로의 동작 타이밍 차트도이다. 이 WBI 어드레스·데이터 발생 회로(28)는 시험 동작 모드 개시 신호(φSTART)가 H 레벨이 되면, 인버터(106)를 통해 생성되는 리셋 신호(S106)가 L 레벨이 되어, 2진 카운터(107)가 동작을 시작한다. 즉, 2진 카운터(107)는 시험 어드레스와 시험 데이터 발생용의 제2 시험 클럭(WBI-CLK2)을 카운트한다. 이 제2 시험 클럭(WBI-CLK2)은 제1 및 제4 시험 모드(MODE1,4)일 때는 내부 클럭(I-CLK)을 1/4 분주한 클럭이며, 제2 및 제3 시험 모드(MODE2,3)일 때는 내부 클럭(I-CLK)을 1/8 분주한 클럭이다.

그리고, 이 2진 카운터(107)의 카운트 값, 또는 그 보수(반전치)가 시험 어드레스(WBI-ADD)로서 출력된다. 2진 카운터(107)의 카운트 값(a) 및 반전 값(b)은 제3 모드 신호(MODE3)에 의해 선택된다. 즉, 제3 모드 신호(MODE3)가 H 레벨일 때는 시험 어드레스(WBI-ADD)는 감소될 필요가 있기 때문에, 반전 값(b) 쪽이 선택된다. 그 이외의 모드(MODE1,2,4)일 때는 제3 모드 신호(MODE3)가 L 레벨이 되어, 비반전치(a)가 선택되어, 시험 어드레스(WBI-ADD)는 감소된다.

2진 카운터(107)는 최상위 비트(MSB)가 1이 되면, 제1 시험 동작 모드 종료 신호(END1)를 H 레벨로 한다.

또한, 2진 카운터(107)의 최하위의 2 비트는 데이터 발생 회로(109)에 공급되어, 시험 데이터(WBI-DATA) 생성을 위한 어드레스로서 이용된다. 즉, 도 6에 나타낸 바와 같이, 시험 데이터(WBI-DATA)는 메모리 셀의 위치에 따른 체킹된 패턴을 사용한다. 그 때문에, 대상이 되는 메모리 셀의 위치를 어드레스의 최하위 2 비트로 인식할 필요가 있게 된다.

또한, 데이터 발생 회로(109)는 제2 시험 모드(MODE2)시와, 제3 시험 모드(MODE2)시에는 반전하는 시험 데이터(WBI-DATA)를 생성할 필요가 있다. 또한, 제1 및 제4 시험 모드(MODE1,4)일 때는 시험 데이터를 반전할 필요는 없다. 그 때문에, 제2 모드(MODE2)인 경우는 인버터(110)에 의해 반전된 제2 시험 클럭(WBI-CLK2)이 NAND 게이트(112, 13)를 통해, 노드(N10)에서 데이터 발생 회로(109)로 공급된다. 또한, 제3 모드(MODE3)의 경우는 NAND 게이트(111, 113)를 통해, 제2 시험 클럭(WBI-CLK2)이 노드(N10)에서 데이터 발생 회로(109)로 공급된다. 노드(N10)와 하위 2 비트의 시험 어드레스에 따라서, 데이터 발생 회로(109)는 체킹된 패턴의 시험 데이터(WBI-DATA)를 생성한다. 이 시험 데이터의 예가, 도 15c에 나타내어진다. 워드선(WL)과 비트선(BL)에 대하여, '0110' 또는 '1001'이 시험 데이터의 조합이다. 번인 시험과 같이 메모리 셀부에 최대의 응력을 가하기 위해서는 도 15a 내지 도 15c의 WBI 데이터의 예에 나타낸 바와 같이, 메모리 셀이 물리적인 배열로 보아 체킹된 보드형으로 데이터를 기록하는 것이 좋다.

이상의 시험 명령 발생 회로(26)와 시험 어드레스·데이터 발생 회로(28)에 의해서, 도 7∼도 10에 나타낸 4개의 동작 모드를 실현하는 시험 명령(WBI-CMD)과 시험 데이터(WBI-DATA)가 생성되는 것을 이해할 수 있다.

도 16은 데이터 비교부, 카운터, 병렬/직렬 변환부 및 시험 출력 버퍼의 구성도이다. 도 17은 데이터 비교부의 동작 타이밍 차트도이다. 데이터 비교부(30)는 시험 데이터(WBI-DATA)와 메모리 셀로부터 독출된 데이터(DOUT)를, 게이트(113, 114)로 이루어지는 배타적(exclusive) OR 회로에 입력하여 비교한다. 이 회로의 예에서는 비교하기 위한 타이밍 클럭(N13)을 모드 개시 신호(φSTART)와 비교 타이밍 신호(φCOMP)로부터 생성한다. 단, 비교 타이밍 신호(φCOMP) 대신, 메모리 회로에 있어서 데이터 버스(DB)로부터 데이터 입출력 회로(DI/O)로 독출 데이터를 전송하는 데이터 전송 신호를 이용할 수도 있다.

배타적 OR 회로에서, 비교의 결과가 불일치한 경우는 오류 신호(φF)가 발생하여, 오류 비트 카운터(32)를 구성하는 2진 카운터(32)에 의해 카운트된다. 지연 회로(115)에 의해 지연된 제어 클럭(N12)에 동기하여, 이 오류 신호(φF)가 출력된다.

2진 카운터(32)는 오류 신호(φF)를 카운트업하여, 초과(overflow)하면, 초과 신호(OF)에 의해, 카운터 값은 전부 1로 강제적으로 셋트된다. 그리고, 그 이후의 오류 신호(φF)의 카운트업은 정지한다. 2진 카운터(32)의 카운트 값은 불량 비트가 검출된 횟수이며, 자기 시험의 비교 결과 정보이다. 또한, 카운터치가 전부 1인 것이, 초과했다고 하는 시험 결과 정보가 된다. 이 카운터치는 번인 시험 에 있어서의 번인 스트레스 시간과 불량 비트수와의 관계를 관리하는 웨이블(Weibull) 관리에 이용된다.

이 시험 결과의 출력은 2진 카운터(32)의 각 비트를 병렬/직렬 변환 회로(34)에 의해 직렬 데이터로 변환되고, 출력 제어 클럭인 제3 시험 클럭(WBI-CLK3)에 동기하여, 시험 출력 버퍼(36)로부터 직렬로 출력된다. 병렬/직렬 변환 회로(34)는 직렬 출력을 종료하면, 출력 모드 동작이 종료했음을 나타내는 제2 종료 신호(END2)를 발생한다.

오류 비트 카운터(32)의 비트수는 구제 가능한 최대 불량 비트수에 대응하는 오류 횟수를 최대 카운트 값으로 하면 좋다. 그 이상을 넘는 경우는 용장 셀에 의해서 구제할 수 없기 때문에, 이제는 불량 디바이스이기 때문이다. 따라서, 최대 오류 검출 수를 넘는 것이 판명되면, 자기 시험 공정 자체를 종료시킬 수 있다.

예컨대, 도 6에 나타낸 진행 패턴의 경우는, 표 데이터에 대하여서만 시험을 하면, 합계 3회의 독출 데이터 비교가 수행된다. 따라서, 오류 비트 카운터(32)의 비트수는 (용장에 의해서 구제할 수 있는 최대 어드레스수)×3으로 한다. 2진 카운터(32)는 이 최대 비트수를 넘은 경우는 초과 신호(OF)를 발한다. 즉, 오류 비트 카운터(32)는 최대 구제수의 3배 이상(이패턴 있으면 6배 이상)의 비트수가 있으면 된다.

[제2 실시예]

도 18은 제2 실시예에 있어서의 메모리 디바이스의 구성도이다. 제2 실시예는 클럭 입력 버퍼(10)의 출력측에, 클럭 체배 회로(120)를 구비하여, 자기 시험 공정시에는 외부로부터 공급되는 비교적 저속의 클럭(I-CLK2)을 체배한 클럭(CLK2)을, 자기 시험 회로(BIST) 및 디바이스 내부에 공급한다. 즉, 외부에서 예컨대 10 MHz의 클럭(CLK)의 공급을 받아, 내부에서 20 MHz로 체배하여, 내부 회로를 배속 동작시킨다. 또한 이 때, 입출력 회로(21, 36)에는 체배하지 않는 클럭(I-CLK1)을 공급하여, 외부와 인터페이스한다. 또한 체배 클럭(I-CLK2)은 외부 클럭(CLK)의 3배속, 4배속 등이라도 좋다.

그 이외의 구성은 도 2에 나타낸 제1 실시예와 같다. 상기한 클럭 체배 회로(120)를 설치함으로써, 자기 시험을 클럭 주파수가 낮은 저렴한 테스터로 실시할 수 있다. 클럭 체배 회로(120)는 예컨대 DLL 회로를 이용하여 구성할 수 있다. 혹은, 별도의 일반적인 회로 구성이라도 좋다.

[제3 실시예]

도 19는 제3 실시예에 있어서의 자기 시험 회로를 내장하는 메모리 디바이스의 구성도이다. 제3 실시예는 패키지로 어셈블리한 후에도 자기 시험 회로(BIST)를 이용하여 시험을 할 수 있도록 한 예이다. 그 때문에, WBI 활성화 회로(20)에는 웨이퍼 레벨에서의 번인 시험에서의 활성화 신호(WBIZ)에 더하여, 더욱, 특별한 명령으로 테스트 모드를 선택하는 테스트 모드 선택 회로(126)로부터의 제2 활성화 신호(WBIZ2)가 입력되고 있다. 어느 한 활성화 신호(WBIZ, WBIZ2)가 활성 상태가 되면, WBI 활성화 회로(20)는 자기 시험 공정임을 검출하여, 내부의 WBI 활성화 신호(φWBI)를 H 레벨로 한다.

테스트 모드 선택 회로(126)는 외부로부터의 명령 입력(CMD)이나 어드레스 입력(A0∼Am)의 특정 조합이 입력되면 제2 활성화 신호(WBIZ2)를 발생시킨다. 따라서, 자기 시험 회로(BIST)는 웨이퍼 상태에서는 제1 실시예와 마찬가지로 활성화 신호(WBIZ)에 응답하여 활성화하고, 어셈블리후에는 명령 입력(CMD) 및 어드레스 신호의 특별한 조합에 응답하여 활성화한다.

제3 실시예에 대응한 WBI 활성화 회로의 실시예를 도 3의 좌측 아래에 나타낸다. 2개의 활성화 신호(WBIZ, WBIZ2) 중 어느 것이 H 레벨로 되어도, 내부의 WBI 활성화 신호(φWBI)가 H 레벨이 된다.

또한, 제3 실시예에서는 선택기(43)를 설치하여, 병렬/직렬 변환 회로(33)의 출력을, 메모리 디바이스의 I/O 버퍼를 함께 사용하여 외부로 출력한다. 따라서, 입출력 단자(DQ0)는 통상 동작 상태에서는 입출력 단자로서 기능하고, 자기 시험 공정시에는 카운터(32)의 값인 시험 결과 정보를 출력하는 출력 단자로서 기능한다. 이렇게 함에 따라, 자기 시험 회로(BIST)를 이용한 자기 시험 공정에서는, 웨이퍼 레벨에서의 번인 시험에서는 활성화 신호 단자(WBIZ)가 특별히 이용될 뿐이다. 따라서, 웨이퍼에의 프로브 수를 더욱 제한할 수 있다.

[제4 실시예]

도 20은 제4 실시예에 있어서의 WBI 활성화 회로와 WBI 모드 선택 회로의 구성도이다. 제4 실시예에서의 WBI 모드 선택 회로는 도 3의 변형예이다. 도 20에 나타내어진 WBI 모드 선택 회로(22)는 플립플롭(134∼138)을 구비하고, 이들의 플립플롭은 펄스 발생 회로(130)에 의해 WBI 활성화 신호(φWBI)의 상승 엣지에서 생성된 펄스를, 셋트, 리셋 신호로서 입력하여, 펄스 발생 회로(132)에 의해 동작 모 드 종료 신호(END1,2) 중 어느 상승 엣지에서 생성된 펄스를, 데이터 저장 클럭으로서 입력한다.

따라서, WBI 활성화 신호(φWBI)가 H 레벨이 되면, 플립플롭(134∼138)이 시험 모드 신호(MODE1→MODE2→MODE3→MODE4→OUTPUT)를, 순서대로 자동적으로 생성한다. 이 WBI 모드 선택 회로를 이용하면, 도 2, 3과 같은 모드 신호(BISTZ)의 입력을 필요로 하지 않기 때문에, 자기 시험을 더욱 간단히 실행할 수 있다.

[제5 실시예]

도 21a 및 도 21b는 제5 실시예에 있어서의 시험 결과 정보의 출력부의 예를 나타내는 도면이다. 도 21a 및 도 21b에는 2개의 예가 나타내어진다. 자기 시험 회로(BIST)는 출력부로서, 데이터 비교 결과 정보를 어떠한 형태로 축적하는 비교 결과 축척 회로와, 그 비교 결과 정보를 출력하는 시험 출력 회로를 갖는다. 도 2에 나타낸 제1 실시예에서는 오류 비트 카운터(32), 병렬 직렬 변환 회로(34), 시험 출력 버퍼(36)를 구비하며, 카운터(32)의 카운트 값 또는 초과 상태의 정보를 출력한다.

도 21a의 출력부는, 데이터를 비교한 결과 일치하지 않음을 나타내는 비교 결과 정보를, 오류 신호(φF)로서 공급받아, 그 횟수를 저장하는 2진 카운터(32)와, 그 2진 카운터(32)가 초과했을 때에 생성하는 초과 신호(OF)를 출력하는 출력 회로(142)를 갖는다. 따라서, 초과했는지 여부의 정보만을 출력한다. 따라서, 이 출력부는 메모리 회로의 용장 셀로 구할 수 있는 칩인지 구할 수 없는 칩인지를 판정하면 되는 경우에 이용된다.

도 21a의 예에서는 초과 신호(OF)는 최초 L 레벨이다. 오류 신호(φF)가 용장 가능한 수 이상 발생하면, 초과 신호(OF)가 H 레벨이 되어, 회로(140)에 의해 그 이후의 오류 신호(φF)의 입력을 정지한다. 그 후, 출력 제어 신호(φOUT)를 입력하면, 출력 회로(142)가 초과 신호(OF)의 정보를 출력한다. 지연 회로(141)에 의해서, 출력 제어 신호(φOUT)가 1 클럭 지연되어 리셋 신호(S141)가 생성되어, 2진 카운터(32)는 셋트된다.

도 21b의 출력부의 실시예는 용장 셀을 이용할 필요가 없는 양품의 칩, 용장 셀로 구할 수 있는 칩, 용장 셀로 구할 수 없는 칩의 3 종류의 식별 정보를 비교 결과 정보로서 출력하는 구성이다. 오류 신호(φF)가 하나라도 발생하면, NOR 게이트(144)와 인버터(145)를 경유하여 레지스터(146)의 제1 비트(B1)가 H 레벨이 된다. 또한, 2진 카운터(32)가 초과하면, 레지스터(146)의 제2 비트(B0)도 H 레벨이 된다. 따라서, 제1 비트(B1)는 불량이 없는 양품의 칩인지 불량이 있는지 용장 셀로 구제할 수 있는 칩인지의 정보를 갖는다. 그리고, 제2 비트(B2)는 용장 셀로 구제할 수 없는 불량 칩이 없는지의 정보를 갖는다. 출력 회로(148)가 이 시험 결과 정보의 출력을, 예컨대, 출력 제어 신호(φOUT)에 응답하여 레지스터(146)의 2 비트(B0, B1)의 순서대로 직렬로 행한다. 출력이, (B0,B1)=(0,0)이면 양품, (0,1)이면 용장으로 구제 가능, (1, 1)이면 용장 불가능이라고 판정한다.

도 21a 및 도 21b에 나타내어진 출력 회로는 불량 비트의 수를 비교 결과 정보로서 출력하는 것은 할 수 없지만, 그 만큼 회로 구성이 간략하게 되고 있다. 또한, 출력 제어 회로로서, 반드시 제3 시험 클럭(WBI-CLK3)을 이용할 필요는 없 고, 어떠한 펄스 신호도 좋다.

[제6 실시예]

도 22는 제6 실시예에 있어서의 메모리 디바이스의 구성도이다. 제4 실시예에 있어서의 WBI 활성화 회로와 WBI 모드 선택 회로(도 20), 및 제5 실시예에 있어서의 데이터 출력 회로(도 21)를 이용하면, 외부와의 인터페이스에 클럭은 필요하지 않다. 그래서, 제6 실시예는 이들 회로를 이용하여, 자기 시험 동작시에 활성화하는 오실레이터(OSC)를 더 탑재한다. 또한, 자기 시험 동작시에는 외부 클럭(CLK)에서 오실레이터(OSC)가 발생한 클럭으로 전환하는 선택기(150)를 갖는다.

제6 실시예에 있어서는 활성화 신호(WBIZ)를 인가하면, 오실레이터(OSC)가 클럭 신호의 발생을 시작하여, 메모리 회로나 그 밖의 회로에 선택기(150)를 통해 공급한다. 또한, WBI 모드 선택 회로(22)가 순차 모드 신호(φMODE)를 발생하고, 그에 따라서 각 모드의 시험이 실시되어, 자기 시험용의 입출력 단자(BISTZ)로부터 시험 결과가 출력된다. 따라서, 이 경우는 외부로부터의 클럭 신호는 필요하지 않기 때문에, 더욱 시험 비용이 저렴하게 된다.

상기 실시예에서는 웨이퍼 레벨에서의 번인 시험에 있어서 이용되는 것을 전제로 하여 자기 시험 회로를 설명했다. 그러나, 이 자기 시험 회로는 어셈블리된 후의 패키지 레벨에서의 번인 시험에 있어서도 이용할 수 있다. 어느 시험에서도, 외부로부터는 활성화 신호나 모드 입력 신호 등을 공급하는 것만으로, 메모리 디바이스 자신이 내부 시험하여, 불량 비트의 존재를 검출할 수 있다.

또한, 상기한 실시예의 시험 동작 명령은 SDRAM이나 FCRAM의 예의 경우이며, 그 이외의 메모리 디바이스의 경우는, 그것에 사용되는 동작 명령이 시험 동작 명령으로서 생성된다.

[제7 실시예]

도 2, 18, 19, 22에 기재한 제1, 제2, 제3, 제6 실시예에서는, 외부로부터의 명령(CMD)과 시험 동작 명령(WBI-CMD)의 전환을 행하는 선택기(40)와, 외부 어드레스(EXADD)와 시험 어드레스(WBI-ADD)와의 전환을 행하는 선택기(41)와, 기록 입력 데이터(DIN)와 시험 데이터(WBI-DATA)와의 전환을 행하는 선택기(42)가, 각각의 입력 회로와 메모리 뱅크(MBNK)와의 사이에 설치되어 있다.

번인 시험은 디바이스에 응력 주어 초기 불량을 갖는 디바이스를 배제하기 위한 시험이다. 따라서, 번인 시험에 있어서 가능한 많은 회로를 동작시키는 것이 바람직하다. 따라서, 어드레스, 명령, 데이터의 입력 회로에 관해서 말하면, 자기 시험 회로(BIST)에서 발생한 시험 어드레스(WBI-ADD), 시험 동작 명령(WBI-CMD), 시험 데이터(WBI-DATA)를, 되도록이면 외부 입력 단자의 가까이에서 입력하는 구성으로 하면, 번인 시험 중에 응력을 걸어 동작시키는 회로를 보다 많게 할 수 있다.

따라서, 제7 실시예에서는 선택기를, 외부 입력 단자에 가까운 곳에 배치한다. 단, 입력 단자에 직접 그와 같은 선택기 회로를 접속하면, 입력 단자 용량이 증가하는 등의 악영향이 있다. 그래서, 선택기를 입력 회로 내에 설치한다. 구체적인 예로서는, 입력 회로의 입력 버퍼와 래치 회로의 사이에 선택기를 설치한다.

도 23은 제7 실시예에 있어서의 입력 회로의 구성을 나타낸 도면이다. 도 19에 나타낸 제3 실시예와의 대비로 도 23의 구성을 설명하면, 어드레스 버퍼인 어드레스 입력 회로(14)가, 외부 단자에 접속되어 외부로부터의 신호를 입력하여 파형 정형이나 전압 레벨 변환을 행하는 입력 버퍼(14A)와, 입력 버퍼(14A)의 출력을 클럭(I-CLK)의 상승 엣지에 동기하여 래치하는 래치 회로(14B)로 구성된다. 그리고, 입력 버퍼(14A)와 래치 회로(14B)와의 사이에, 자기 시험 회로(BIST)가 생성하는 스타트 신호(φSTART)에 응답하여, 전환을 행하는 선택기(41)가 설치된다. 도 23에는 나타내지는 않지만, 명령 디코더(12)의 전단에 설치되는 명령 입력 회로(11) 및 데이터 입력 회로(13)도 같은 식으로 선택기가 래치 회로의 전단에 설치된다.

어드레스 입력 회로(14)를 예로 설명하면, 입력 버퍼(14A)는, 전류 미러 회로 등으로 구성되어, 증폭 기능이나 내부 전원으로 레벨 변환하는 기능을 갖는다.

또한, 래치 회로는 통상 동작시에는 외부로부터의 어드레스(A0∼Am)를 클럭(I-CLK)의 상승 엣지에 동기하여 래치하고, 자기 시험시에는 자기 시험 회로(BIST)로부터의 시험 어드레스(WBI-ADD)를 클럭(I-CLK)의 상승 엣지에 동기하여 래치한다. 명령 입력 회로(11), 데이터 입력 회로(13)도 같은 식의 동작이다.

이와 같이 구성함으로써, 자기 시험시에 있어서, 래치 회로(14B) 이후의 내부 회로의 동작을 응력 시험의 대상으로 할 수 있어, 보다 정확한 번인 시험을 할 수 있다.

단, 이와 같이 선택기 회로를 입력 단자 근방에 설치하면, 다음 2개의 문제가 있다. 첫째, 선택기 회로의 후단에 클럭(I-CLK)에 동기하여 래치하는 래치 회 로가 있기 때문에, 자기 시험 회로(BIST)가 발생하는 시험 어드레스(WBI-ADD), 시험 동작 명령(WBI-CMD), 시험 데이터(WBI-DATA)를 발생시키는 타이밍을 입력 회로의 래치의 타이밍에 정합시킬 필요가 있다. 둘째, 도 23의 제3 실시예에 있어서 설명한, 어셈블리 공정후의 패키지에 조립할 수 있었던 이후에 외부 명령에 의해서 자기 시험 회로(BIST)를 활성화하여 번인 시험을 하는 기능을 갖는 경우, 통상 동작시에 잘못해서 자기 시험 모드가 되면, 선택기 회로가 시험측으로 전환되고 있기 때문에, 외부 명령 단자로부터 자기 시험 해제 명령을 입력시킬 수 없게 된다.

상기 첫번째 문제점은 도 23에 나타내는 것과 같이, 내부 클럭(I-CLK)을 반전한 제2 내부 클럭(I-CLK2)을 생성하는 인버터(15)를 설치함으로써 해결한다. 제2 내부 클럭(I-CLK2)은 래치 타이밍을 제어하는 내부 클럭(I-CLK)에 대하여, 180도 위상이 앞서가고 있다. 따라서, 자기 시험 회로(BIST)는 제2 내부 클럭(I-CLK2)의 상승 엣지에서 시험 어드레스(WBI-ADD), 시험 동작 명령(WBI-CMD), 시험 데이터(WBI-DATA)를 생성하여, 그 후의 내부 클럭(I-CLK)의 상승 엣지에 동기하여, 래치 회로(14B)가 선택기에서 전환된 신호를 래치할 수 있다.

도 24는 시험 어드레스 등의 발생과 저장의 관계를 나타내는 타이밍 차트도이다. 디바이스는 클럭(I-CLK)에 동기하여 외부 신호를 받아들이기 때문에, 시험 어드레스 등의 입력 신호는 이 내부 클럭(I-CLK)에 대하여 셋업 타임과 유지 타임이 확보된 타이밍에 입력 회로에 공급될 필요가 있다. 이 때문에, 인버터(15)에 의해 반전 클럭(I-CLK2)을 생성하여, 자기 시험 회로(BIST)가, 내부 클럭(I-CLK)의 다운 엣지에 동기하여 동작하도록 한다. 즉, 내부 클럭(I-CLK)의 다운 엣지에 동 기하여 자기 시험 회로(BIST)가 시험 어드레스 등을 생성하여 공급하기 때문에, 그것에 계속되는 내부 클럭(I-CLK)의 업 엣지에 동기하여, 래치 회로(14B)가 시험 어드레스 등을 래치할 수 있다.

이 실시예에서는 제2 내부 클럭(I-CLK2)은 내부 클럭(I-CLK)의 반전 클럭으로 했지만, 내부 클럭(I-CLK)을 소정의 시간만큼 나아가게 한 클럭을 제2 내부 클럭(I-CLK2)으로 할 수도 있다. 단, 반전 클럭을 사용하면 인버터(15)를 설치하는 것만으로 되기 때문에, 회로적으로는 가장 간단하다.

상기한 두번째의 문제점에 관해서는 외부 명령으로서 자기 시험 엔트리 명령을 입력하여, 내부를 자기 시험 모드로 하여, 선택기 회로(41) 등이 자기 시험측으로 전환된 경우, 자기 시험 해제 명령을 외부 명령으로서 입력할 수 있도록 할 필요가 있다. 그 때문에, 어느 한 입력 단자 혹은 입력 단자의 조합에 응답하여, 자기 시험 회로(BIST)가, 선택기 회로(41)를 전환하는 스타트 신호(φSTART)를 일시적으로 L 레벨로 한다. 그 결과, 스타트 신호(φSTART)의 L 레벨에 의해 선택기 회로(41)가 외부 단자측으로 전환되어, 소정의 자기 시험 해제 명령을 외부에서 입력할 수 있다.

이 두번째의 문제점은 패키지로 조립된 후의 번인 시험에서 자기 시험 회로(BIST)를 이용함에 의해서 발생한다. 정상 동작시에 잘못하여 자기 시험 엔트리 명령이 입력되더라도, 어느 한 입력 단자 또는 입력 단자의 조합에 의해서, 선택기 회로를 전환하여 적어도 외부로부터의 자기 시험 해제 명령의 입력을 가능하게 함으로써, 두번째 문제점을 해결할 수 있다.

도 23에 나타내는 예에서는, 외부 어드레스(Am)가 자기 시험 해제용 단자로서 이용된다. 자기 시험 회로(BIST) 내에는 도 19에도 나타낸 바와 같이, 활성화 신호(WBIZ)와 제2 WBIZ2 중 어느 것에 의해 WBI 활성화 신호(φWBI)을 생성하는 WBI 활성화 회로(20)가 설치되어 있다. 도 3에 나타낸 바와 같이, WBI 활성화 회로(20)는 웨이퍼 레벨에서의 번인 시험에서 사용되는 특별한 외부 단자(WBIZ)로부터 입력되는 H 레벨의 활성화 신호(WBIZ)에 응답하여, WBI 활성화 신호(φWBI)를 H 레벨의 시험 모드로 한다. 또한, 외부 단자 WBIZ가 오픈되면 활성화 신호(WBI)가 L 레벨이 되어, WBI 활성화 신호(φWBI)가 L 레벨의 정상 모드가 된다.

한편, 어셈블리 공정후에 있어서는 외부로부터의 엔트리 명령에 의해 제2 활성화 신호(WBIZ2)가 H 레벨이 되고, 외부 어드레스(Am)가 H 레벨이 되면, WBI 활성화 신호(φWBI)가 H 레벨이 되어, 자기 시험 모드에 엔트리된다. 그리고, 외부 어드레스(Am)를 L 레벨로 하면, WBI 활성화 신호(φWBI)가 일시적으로 L 레벨이 되고, 스타트 신호(φSTART)가 L 레벨이 되어, 외부로부터의 신호 입력 가능 상태가 된다. 그래서, 외부로부터의 자기 시험 해제 명령의 입력에 응답하여, 제2 활성화 신호(WBIZ2)가 L 레벨이 되어, 정상 모드로 복귀한다.

어드레스 단자(Am)는 자기 시험 모드로 엔트리하기 위한 명령에 필요하지 않은 단자라면 좋다. 따라서, 자기 시험 모드를 일시 해제하는 단자는 명령 단자라도 DQ 단자라도 좋다. 그리고, 자기 시험 모드 중에, 어드레스(Am)="H"로 하면 자기 시험 회로(BIST)가 동작하고, 어드레스(Am)="L"로 하면 자기 시험 회로(BIST)가 정지하여 외부로부터의 어드레스 명령을 받아들일 수 있게 된다.

도 25는 어셈블리후의 자기 시험 모드의 엔트리와 해제를 나타내는 타이밍 차트도이다. 또한, 도 26은 그것을 위한 WBI 활성화 회로(20)의 회로도이다. 이들 도면을 참조하여, 웨이퍼 상태에서의 자기 시험 모드에의 엔트리와 해제 및 어셈블리후의 자기 시험 모드에의 엔트리와 해제를 설명한다.

웨이퍼 상태에 있어서, 시험용 단자(WBIZ)로부터 H 레벨의 활성화 신호(WBIZ)를 입력하면, 인버터(200)의 출력이 L 레벨로, 인버터(201)의 출력이 H 레벨로 된다. 이에 따라 NAND 게이트(204)의 출력(N100)이 H 레벨이 되어, 트랜지스터(208)가 도통, 트랜지스터(207)가 비도통이 되고, 노드(N102)는 어드레스(Am)에 관계없이 L 레벨로 유지된다. 따라서, NOR 게이트(203)의 양 입력이 L 레벨이 되RG, WBI 활성화 신호(φWBI)가 H 레벨로 되어, 자기 시험 모드에 엔트리한다. 즉, 어드레스(Am)의 신호는 무시된다. 그리고, 시험용 단자(WBIZ)의 신호를 L 레벨로 하면, WBI 활성화 신호(φWBI)는 L 레벨이 되어, 자기 시험 모드로부터 해제된다. 이와 같이, 웨이퍼 상태에서는 시험용 단자(WBIZ)에 의해서만, 자기 시험 모드에의 엔트리와 해제가 행해진다.

이어서 조립후에 있어서, 외부 어드레스 단자나 명령 단자로부터 엔트리 명령을 입력하면, 제2 활성화 신호(WBIZ2)가 H 레벨이 된다. 이 때, 시험용 단자(WBIZ)가 오픈 상태로 L 레벨에 고정되어 있다. 따라서, 인버터(200)의 H 레벨 출력과 함께 제2 활성화 신호(WBIZ2)가 NAND 게이트(204)에 입력되고, 노드(N100)가 L 레벨로 되어, 트랜지스터(207)는 도통, 트랜지스터(208)는 비도통으로 유지되고, 어드레스(Am)의 반전 신호가 노드(N102)에 출력된다. 어드레스(Am)가 H 레벨이면, 노드(N102)가 L 레벨이 되어, NOR 게이트(203)의 출력은 H 레벨이 된다. 즉, 어드레스(Am)에 의해 WBI 활성화 신호(φWBI)가 H 레벨로 제어되어, 자기 시험 모드로 엔트리된다.

자기 시험 모드로부터 해제하기 위해서는 어드레스(Am)를 L 레벨로 한다. 이에 따라, 노드(N102)는 H 레벨이 되고, WBI 활성화 신호(φWBI)는 L 레벨이 된다. 이에 따라, 자기 시험 회로(BIST)가 스타트 신호(φSTART)를 L 레벨로 하여, 선택기 회로를 입력 단자측으로 전환한다. 이로써, 외부로부터의 명령 입력 가능 상태가 된다. 그래서, 외부로부터 자기 시험 해제 명령을 입력하면, 테스트 모드 선택 회로(126)에 의해, 제2 활성화 신호(WBIZ2)가 L 레로 되어, 정상 모드가 된다. 그 후, 어드레스(Am)의 입력은 무시되고, 정상 모드가 유지된다.

상기한 예에서는, 1개의 어드레스 단자(Am)을 자기 시험 모드 정지 신호로서 자기 시험 회로(BIST)에 입력하고 있지만, 복수의 어드레스 단자나 명령 단자의 신호를 디코딩하여 자기 시험 모드 정지 신호를 만들더라도 좋다. 자기 시험 모드 해제 명령의 입력 조합으로 이 정지 신호가 발생하도록 하면, 외부로부터 자기 시험 모드해제 명령이 입력되면, 스타트 신호(φSTART)가 L 레벨이 되어 해제 명령이 디바이스에 받아들여져 자기 시험 모드가 해제된다.

또한, DRAM 등에 본 발명을 적용하는 경우는, 통상의 사용 상태에서 잘못하여 자기 시험 모드로 들어와 버린 경우의 자동 해제에 대해 생각하여, 선택된 메모리 뱅크를 프리차지하는 프리차지 명령이나, 전체 메모리 뱅크를 프리차지하는 프리차지 올 명령(PALL)을 자기 시험 모드 해제 명령으로 하면 좋다. 그 결과, 프리 차지 명령에 의해 잘못하여 엔트리된 자기 시험 모드가 해제되어, 다음 동작 사이클로 적절히 옮길 수 있다.

도 27은 제7 실시예에 있어서의 다른 입력 회로 구성도이다. 그리고, 도 28은 도 27의 경우에 있어서의, 어셈블리 후의 자기 시험 모드의 엔트리와 해제를 나타내는 타이밍 차트도이다. 이 예에서는 입력 회로의 선택기(41)에 스위치(SW10)를 통해 스타트 신호(φSTART)가 입력된다. 또한, 이 스위치(SW10)는 입력 신호(A0)에 의해 제어된다. 그리고, 어드레스(A0)가 H 레벨로 유지되면, 스타트 신호(φSTART)가 선택기(41)에 그대로 공급되고, 어드레스(A0)가 L 레벨에 되면, 스위치(SW10)가 오프가 되어, 선택기(41)에는 L 레벨의 스타트 신호가 공급되어, 외부 명령 입력 가능 상태로 된다.

예컨대, 스위치(SW10)를 도 27에 나타낸 바와 같이 AND 게이트로 구성한다. 자기 시험 모드한 후에, 입력 단자(A0)에 H 레벨을 부여하면, 스타트 신호(φSTART)가 선택기(41)에 그대로 입력되어, 시험 어드레스 등의 자기 시험 회로(BIST)가 발생한 신호를 입력 회로가 받아들인다. 입력 단자(A0)에 L 레벨을 부여하면, 스타트 신호(φSTART)는 절단되어, 선택기(41)는 외부로부터의 입력 신호(A0)를 받아들인다.

이 스위치(SW10)를 자기 시험 모드 해제 명령을 입력하는 단자에 설치해 두고, 이들 단자를 L 레벨로 하는 것을 자기 시험 모드 해제 명령이라 정해 놓는다. 이에 따라, 자기 시험 모드에 있어서 자기 시험 회로(BIST)가 활성화 중일 때는 이들 단자를 H 레벨로 하고, 자기 시험 모드를 해제할 때는, 해제 명령으로서 이들 단자를 L 레벨로 하면, 자기 시험 모드 해제 명령이 디바이스에 받아들여져, 자기 시험 모드가 해제된다.

스위치(SW10)는 모든 입력 단자에 설치하지 않을 수도 있다. 또한, 하나의 단자의 입력 신호로 복수 단자의 스위치(SW10)를 제어할 수도 있다. 또한, 상기 와 같이, DRAM 등에 본 실시예를 적용하는 경우는 통상의 사용 상태에서 잘못하여 들어간 자기 시험 모드의 해제를 생각하여, 프리차지 명령을 자기 시험 모드 해제 명령으로 하면 좋다.

이 변형예에 따르면, 자기 시험 모드 해제 명령을 입력하면, 그 명령에 포함되는 소정의 단자(도 27의 예에서는 어드레스(A0))의 L 레벨에 의해, 스위치(SW1O)가 오프가 되어, 스위치가 설치된 선택기가 전부 외부 입력 단자측으로 전환한다. 그 결과, 그 해제 명령이 입력되어, 테스트 모드 선택 회로(126)가 제2 활성화 신호(WBIZ2)를 L 레벨로 하고 자기 시험 회로(BIST)는 자기 시험 모드로부터 해제된다. 그 결과, 스타트 신호(φSTART)는 L 레벨이 되어, 정상 모드가 된다.

또한, 자기 시험 모드에 엔트리할 때는, 선택기는 입력 단자측으로 전환하고 있기 때문에, 엔트리 명령이 디바이스 내에 입력되어, 테스트 모드 선택 회로(126)에 의해 제2 활성화 신호(WBIZ2)가 H 레벨에 되고 스타트 신호(φSTART)가 H 레벨로 된다.

이상, 제7 실시예에서는 자기 시험 회로(BIST)가 발생하는 시험 어드레스(WBI-ADD), 시험 동작 명령(WBI-CMD), 시험 데이터(WBI-DATA)를, 가능한 한 입력 단자에 가까운 회로로부터 부여할 수 있다. 따라서, 보다 정확한 상태로 시험을 할 수 있다. 그리고, 정상 상태에 있어서, 잘못하여 자기 시험 모드로 들어와 버리더라도, 선택기를 강제적으로 입력 단자측으로 전환할 수 있어, 자기 시험 모드로부터 해제할 수 있다.

[제8 실시예]

제8 실시예는 자기 시험 모드시의 리셋 동작에 관한 것이다. DRAM 등의 디바이스는 내부에 플립플롭 등의 래치 회로를 다수 구비한다. 따라서, 전원 투입시나 외부로부터의 리셋 명령에 의해 이들의 래치 회로를 리셋하는 기능이 설치되어 있다. 마찬가지로, 자기 시험 모드시에 있더라도, 내부를 리셋하는 기능이 필요하게 된다. 본 실시예에서는 자기 시험 모드시에 리셋하는 기능을 실현한다.

도 29a 내지 도 21c는, 제8 실시예에 있어서의 리셋 기능을 설명하는 도면이다. 도 29a는 디바이스 전체의 구성도이며, 메모리 뱅크나 제어 회로 등을 포함하는 메모리의 메인 회로(300)와, 자기 시험 회로(BIST)와, 이들의 리셋 신호(RESET1,2,3)를 공급하는 리셋 신호 발생 회로(305)가 나타내어진다. 또한, 도 29b에는 리셋 신호 발생 회로(305)가 나타내어지고, 도 29c에는 리셋 요구 신호(S1, S2, S3)와 리셋 신호(RESET1,2,3)와의 관계를 나타낸 도표를 나타낸다.

스타터 회로(304)는 전원(VDD)의 투입에 응답하여 제1 리셋 요구 신호(S1)를 생성한다. 그것에 응답하여, 리셋 신호 발생 회로(305)는 명령 디코더(302)를 제외하는 메인 회로(300)에의 제1 리셋 신호(RESTET1)와, 명령 디코더(302)에의 제2 리셋 신호(RESET2)와, 자기 시험 회로(BIST)에의 제3 리셋 신호(RESET3)를 생성한다. 그 결과, 메인 회로(300), 명령 디코더(302) 및 자기 시험 회로(BIST)가 내장 하는 래치 회로가 리셋된다.

외부로부터 강제 리셋 명령이 입력되면, 명령 디코더(302)는 강제 리셋 신호로서, 제2 리셋 요구 신호(S2)를 생성한다. 이것에 응답하여, 리셋 신호 발생 회로(305)는 명령 디코더(302)를 제외하는 메인 회로(300)에의 제1 리셋 신호(RESTET1)와, 자기 시험 회로(BIST)에의 제3 리셋 신호(RESET3)를 생성한다. 그 결과, 메인 회로(300) 및 자기 시험 회로(BIST)가 내장하는 래치 회로가 리셋된다. 단, 제2 리셋 요구 신호(S2)를 출력하고 있는 명령 디코더(302)는 리셋되지 않는다.

웨이퍼 레벨에서의 자기 시험에 사용되는 시험 단자(WBIZ)로부터, 직렬로 리셋 명령이 입력되면, 자기 시험 회로(BIST)가 제3 리셋 요구 신호(S3)를 생성한다. 이것에 응답하여, 리셋 신호 발생 회로(305)는, 메인 회로(300)에서의 제1 리셋 신호(RESTET1)와 명령 디코더(302)에의 제2 리셋 신호(RESET2)를 생성한다. 그 결과, 메인 회로(300)가 내장하는 래치 회로나 명령 디코더(302)가 리셋된다. 이 경우, 제3 리셋 신호(RESET3)는 생성되지 않는다. 그 결과, 자기 시험 회로(BIST)는 리셋되지 않고, 제3 리셋 요구 신호(S3)는 유지되어, 메인 회로(300)의 리셋이 정확하게 행해진다.

도 30은 시험 단자(WBIZ)로부터의 직렬 명령에 의해, 리셋 요구 신호(S3)를 생성하는 WBI 모드 선택 회로를 나타낸 도면이다. 도 30은 도 3의 변형예이며, 동일한 인용 번호를 사용한다. 도 30의 회로 구성은 도 3과 동일하다. 단, 시험 단자(WBIZ)로부터 직렬로 리셋 명령이 입력되면, 디코더(58)가, 5번째의 WBI 모드 선 택 신호로서 리셋 요구 신호(S3)를 생성한다. 이 리셋 요구 신호(S3)에 의해, 도 29에 나타낸 리셋 신호 발생 회로(305)가 메인 회로(300)에의 리셋 신호(RESET1)를 생성한다.

이상의 실시예를 통합하면 다음과 같다.

부기 1 : 명령에 응답하여 메모리 코어에 대한 기록 및 독출 동작을 제어하는 메모리 제어 회로를 갖는 메모리 디바이스에 내장되어, 상기 메모리 디바이스의 불량을 검출하는 자기 시험 회로에 있어서,

자기 시험 활성화 상태에 있어서, 상기 기록 또는 독출을 지시하는 시험 동작 명령을 발생하여, 상기 메모리 제어 회로에 공급하는 시험 동작 명령 발생 회로와,

상기 자기 시험 활성화 상태에 있어서, 시험 어드레스를 발생하여, 상기 메모리 코어에 공급하는 시험 어드레스 발생 회로와,

상기 자기 시험 활성화 상태에 있어서, 시험 데이터를 발생하여, 상기 메모리 코어에 공급하는 시험 데이터 발생 회로와,

상기 메모리 코어로부터의 독출 데이터와 상기 시험 데이터를 비교하여, 그 비교 결과 정보를 축적하여, 외부로 출력하는 시험 출력 회로를 구비하고,

상기 자기 시험 회로는 외부로부터의 자기 시험 활성화 신호에 응답하여 자기 시험 활성화 상태가 되는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 2 : 부기 1에 있어서, 또한, 상기 자기 시험 활성화 상태에 있어서, 상 기 기록 및/또는 독출을 포함하는 복수의 시험 동작 모드 중, 어느 것을 지정하는 시험 동작 모드 신호를 생성하는 시험 동작 모드 선택 회로를 구비하고,

상기 시험 동작 모드 신호에 따라서, 상기 시험 동작 명령 발생 회로가, 상기 시험 동작 모드를 실행하기 위한 상기 시험 동작 명령을 발생하는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 3 : 부기 2에 있어서, 상기 시험 동작 모드 선택 회로는 외부로부터 공급되는 복수의 시험 동작 모드 입력 신호를 디코딩하여, 상기 시험 동작 모드 신호를 생성하는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 4 : 부기 3에 있어서, 상기 복수의 시험 동작 모드 입력 신호는 입력 타이밍 신호에 동기하여, 직렬로 입력되는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 5 : 부기 2에 있어서, 상기 시험 동작 모드 선택 회로는 상기 시험 활성화 상태에 있어서, 상기 복수의 시험 동작 모드 신호를 순차 생성하는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 6 : 부기 1에 있어서, 자기 시험 활성화 신호는 자기 시험용 입력 단자로부터 공급되는 신호 또는 상기 메모리 디바이스의 소정의 명령에 응답하여 생성되는 신호 중 어느 것임을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 7 : 부기 6에 있어서, 상기 자기 시험용 입력 단자는 오픈 상태로 소정의 전위에 유지되는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 8 : 부기 1에 있어서, 상기 시험 동작 명령 발생 회로는 상기 시험 어 드레스 발생 회로가 있는 어드레스를 발생할 때마다, 상기 기록 또는 독출의 적어도 한쪽을 포함하는 동작에 대응하는 복수의 시험 동작 명령을 순서대로 발생하는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 9 : 부기 1에 있어서, 상기 시험 어드레스 발생 회로는 어드레스 카운터를 지니어, 어드레스의 인크리멘트 또는 디크리먼트의 어드레스 타이밍 신호를 카운트하여, 상기 시험 어드레스를 발생하는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 10 : 부기 9에 있어서, 상기 시험 어드레스 발생 회로의 어드레스 카운터는 카운터치의 비반전 출력 또는 반전 출력을, 상기 시험 동작 모드 신호에 따라서, 선택적으로 출력하는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 11 : 부기 1에 있어서, 상기 시험 데이터 발생 회로는 상기 시험 동작 명령이 기록 동작에 대응하는 경우는, 상기 메모리 코어에 그 시험 데이터를 기록 데이터로서 공급하고, 상기 시험 동작 명령이 독출 동작에 대응하는 경우는, 상기 시험 출력 회로에 그 시험 데이터를 비교 데이터로서 공급하는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 12 : 부기 1 또는 11에 있어서, 상기 시험 데이터 발생 회로는 상기 어드레스 타이밍 신호에 동기하여, 상기 시험 어드레스 신호에 따라서 소정 패턴의 상기 시험 데이터를 발생하는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 13 : 부기 1에 있어서, 상기 시험 출력 회로는 상기 독출 데이터와 시 험 데이터와의 불일치 횟수를 카운트하는 카운터를 갖는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 14 : 부기 13에 있어서, 상기 시험 출력 회로의 카운터는 적어도 구제 가능한 최대 불량 비트수에 대응하는 상기 불일치 횟수를 최대 카운트치로 하는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 15 : 부기 14에 있어서, 상기 시험 출력 회로의 카운터는 카운트치가 상기 최대 카운트치를 넘으면 초과 신호를 발생하여, 그 초과한 것이 출력되는 것을 특징으로 하는 시험 회로.

부기 16 : 부기 1에 있어서, 상기 시험 출력 회로는 병렬·직렬 변환 회로를 지니어, 상기 비교 결과 정보를 출력 타이밍 신호에 동기하여 직렬로 출력하는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 17 : 부기 1에 있어서, 상기 시험 출력 회로는 상기 비교 결과 정보로서, 상기 독출 데이터와 시험 데이터와의 불일치 횟수가 구제 가능한 횟수 이하인지 여부의 정보를 출력하는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 18 : 부기 17에 있어서, 상기 시험 출력 회로는 상기 비교 결과 정보로서, 또한, 상기 독출 데이터와 시험 데이터와의 불일치가 발생하지 않은 정보를 출력하는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 19 : 부기 17에 있어서, 상기 시험 출력 회로는 상기 비교 결과 정보로서, 또한, 상기 불일치 횟수를 출력하는 것을 특징으로 하는 메모리 디바이스의 자 기 시험 회로.

부기 20 : 부기 4에 있어서, 상기 입력 타이밍 신호는 외부로부터 공급되는 클럭에 기초하여 생성된 시험 클럭 신호인 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 21 : 부기 8에 있어서, 상기 시험 동작 명령 발생 회로는 외부로부터 공급되는 클럭에 기초하여 생성된 명령 발생 타이밍 신호에 동기하여, 상기 시험 동작 명령을 발생하는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 22 : 부기 9에 있어서, 상기 어드레스 타이밍 신호는 외부로부터 공급되는 클럭에 기초하여 생성된 시험 클럭 신호인 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 23 : 부기 16에 있어서, 상기 출력타이밍 신호는 외부로부터 공급되는 클럭에 기초하여 생성된 시험 클럭 신호인 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 24 : 부기 20, 21, 22, 또는 23 중 어느 하나에 있어서, 또한, 상기 외부 공급 클럭을 체배하여 내부 생성 클럭을 생성하는 클럭 체배 회로를 구비하고,

상기 타이밍 신호는 상기 내부 생성 클럭에 기초하여 생성되는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.

부기 25 : 부기 21, 22 중 어느 하나에 있어서, 또한, 자기 시험 활성 상태에 있어서, 내부 생성 클럭을 발생하는 오실레이터를 구비하고,

상기 타이밍 신호는 상기 내부 생성 클럭에 기초하여 생성되는 것을 특징으 로 하는 메모리 디바이스의 자기 시험 회로.

부기 26 : 복수의 메모리 셀을 갖는 메모리 코어와, 외부 명령에 응답하여 상기 메모리 코어에 대한 기록 및 독출 동작을 제어하는 메모리 제어 회로를 지니어, 외부 어드레스에 대응하는 상기 메모리 셀에 대하여 기록 또는 독출이 행해지는 메모리 디바이스에 있어서,

외부로부터의 자기 시험 활성화 신호에 응답하여 자기 시험 활성화 상태가 되어, 상기 메모리 디바이스의 불량을 검출하는 자기 시험 회로를 구비하고,

상기 자기 시험 회로는,

자기 시험 활성화 상태에 있어서, 상기 기록 또는 독출을 지시하는 시험 동작 명령을 발생하여, 상기 메모리 제어 회로에 공급하는 시험 동작 명령 발생 회로와,

상기 자기 시험 활성화 상태에 있어서, 시험 어드레스를 발생하여, 상기 메모리 코어에 공급하는 시험 어드레스 발생 회로와,

상기 자기 시험 활성화 상태에 있어서, 시험 데이터를 발생하여, 상기 메모리 코어에 기록 데이터로서 공급하는 시험 데이터 발생 회로와,

상기 메모리 코어로부터의 독출 데이터와 상기 시험 데이터를 비교하여, 그 비교 결과 정보를 축적하는 시험 출력 회로를 갖는 것을 특징으로 하는 메모리 디바이스.

부기 27 : 부기 26에 있어서, 상기 외부 명령과 상기 시험 명령을 전환하는 제1 선택기와,

상기 외부 어드레스와 상기 시험 어드레스를 전환하는 제2 선택기와,

외부에서 공급되는 외부 기록 데이터와 상기 시험 데이터를 전환하는 제3 선택기를 갖는 것을 특징으로 하는 메모리 디바이스.

부기 28 : 부기 27에 있어서, 또한, 외부에서 공급되는 외부 클럭을 체배하여 내부 생성 클럭을 생성하는 클럭 체배 회로와,

상기 외부 클럭과 상기 내부 생성 클럭을 전환하는 제4 선택기를 갖는 것을 특징으로 하는 메모리 디바이스.

부기 29 : 부기 27에 있어서, 또한, 자기 시험 활성 상태에 있어서 내부 생성 클럭을 발생하는 오실레이터와,

상기 외부 클럭과 상기 내부 생성 클럭을 전환하는 제4 선택기를 갖는 것을 특징으로 하는 메모리 디바이스.

부기 30 : 부기 27에 있어서, 또한, 상기 메모리 셀로부터 독출된 독출 데이터를 출력하는 데이터 출력 회로를 구비하고,

상기 시험 출력 회로로부터의 비교 결과 정보와 상기 독출 데이터를 전환하여 상기 데이터 출력 회로에 공급하는 제5 선택기를 갖는 것을 특징으로 하는 메모리 디바이스.

부기 31 : 부기 26에 있어서, 상기 자기 시험 활성화 신호가 공급되는 자기 시험 외부 단자를 갖는 것을 특징으로 하는 메모리 디바이스.

부기 32 : 부기 26에 있어서, 상기 자기 시험 활성화 신호가, 소정의 상기 외부 명령에 의해 주어지는 것을 특징으로 하는 메모리 디바이스.

부기 33 : 부기 27에 있어서, 상기 제1, 제2 및 제3 선택기 중 적어도 하나는 대응하는 입력 회로에 설치되고,

상기 입력 회로는 제1 클럭에 동기하여 상기 선택기에 의해 전환된 입력 신호를 받아들이고, 상기 자기 시험 회로는 상기 제1 클럭보다 위상이 앞선 제2 클럭에 동기하여, 상기 시험 명령, 시험 어드레스, 시험 데이터 중 대응하는 신호를 상기 선택기에 공급하는 것을 특징으로 하는 메모리 디바이스.

부기 34 : 부기 33에 있어서, 상기 입력 회로는 외부 명령, 외부 어드레스, 외부 기록 데이터를 입력하는 입력 버퍼와, 상기 입력 버퍼의 출력을 래치하는 래치 회로를 구비하고, 상기 제1, 제2 및 제3 선택기 중 적어도 하나는 상기 입력 버퍼와 래치 회로와의 사이에 설치되는 것을 특징으로 하는 메모리 디바이스.

부기 35 : 부기 33에 있어서, 상기 입력 회로는 클럭의 한쪽의 엣지에 동기하여 상기 입력 신호를 받아들이고, 상기 자기 시험 회로는 상기 클럭의 다른 쪽의 엣지에 동기하여 상기 대응하는 신호를 생성하는 것을 특징으로 하는 메모리 디바이스.

부기 36 : 부기 33에 있어서, 자기 시험 활성화 신호는 자기 시험용 입력 단자로부터 공급되는 신호 또는 상기 메모리 디바이스의 소정의 외부 명령에 응답하여 생성되는 신호 중 어느 것이며,

자기 시험 모드에 있어서, 소정의 외부 단자의 상태에 응답하여, 상기 선택기의 적어도 일부가 외부 입력 단자측으로 전환되는 것을 특징으로 하는 메모리 디바이스.

부기 37 : 부기 26에 있어서, 자기 시험용 입력 단자로부터 공급되는 리셋 명령에 응답하여, 적어도 상기 메모리 코어와 메모리 제어 회로를 포함하는 내부 회로에 리셋 신호가 공급되어, 그 내부 회로가 리셋되는 것을 특징으로 하는 메모리 디바이스.

부기 38 : 복수의 메모리 셀을 갖는 메모리 코어와, 외부 명령에 응답하여 상기 메모리 코어에 대한 기록 및 독출 동작을 제어하는 메모리 제어 회로를 지니어, 외부 어드레스에 대응하는 상기 메모리 셀에 대하여 기록 또는 독출이 행해지는 메모리 디바이스에 있어서,

외부로부터의 자기 시험 활성화 신호에 응답하여 자기 시험 활성화 상태가 되어, 상기 기록 또는 독출을 지시하는 시험 동작 명령을 발생하여 상기 메모리 제어 회로에 공급하고, 시험 어드레스를 발생하여 상기 메모리 코어에 공급하고, 시험 데이터를 발생하여 상기 메모리 코어에 기록 데이터로서 공급하고, 상기 메모리 코어로부터의 독출 데이터와 상기 시험 데이터를 비교하여 상기 메모리 디바이스의 불량을 검출하는 자기 시험 회로를 갖는 것을 특징으로 하는 메모리 디바이스.

부기 39 : 부기 38에 있어서, 또한, 제1 및 제2 자기 시험용 단자를 지니어, 상기 제1 자기 시험용 단자로부터 자기 시험 활성화 신호가 입력되고, 상기 제2 자기 시험용 단자로부터 시험 모드를 지정하는 시험 모드 명령이 입력되고, 또한, 상기 제2 자기 시험용 단자로부터 상기 비교 결과가 출력되는 것을 특징으로 하는 메모리 디바이스.

이상, 본 발명의 보호 범위는 상기한 실시예에 한정되는 것이 아니라, 특허 청구범위에 기재된 발명과 그 균등물에까지 미치는 것이다.

이상, 본 발명에 따르면, LSI 테스터를 이용하지 않고, 자기 시험 활성화 신호를 외부에서 부여함으로써, 메모리 디바이스에 내장되는 자기 시험 회로가 불량 비트의 체크를 실행할 수 있다. 따라서, 종래의 메모리 디바이스보다도 시험 공정 시간을 짧게 할 수 있다.

또한, 본 발명에 따르면, 웨이퍼 공정에서 적은 외부 단자를 이용하는 번인 시험에 있어서도, 내장되는 자기 시험 회로를 이용하여 자기 시험을 할 수 있어, 디바이스의 저비용화에 기여할 수 있다.

Claims (11)

1. 명령에 응답하여 메모리 코어에 대한 기록 및 독출 동작을 제어하는 메모리 제어 회로를 구비하는 메모리 디바이스에 내장되어, 상기 메모리 디바이스의 불량을 검출하는 자기 시험 회로에 있어서,

   자기 시험 활성화 상태에 있어서, 상기 기록 또는 독출을 지시하는 시험 동작 명령을 발생하여, 상기 메모리 제어 회로로 공급하는 시험 동작 명령 발생 회로와;

   상기 자기 시험 활성화 상태에 있어서, 시험 어드레스를 발생하여, 상기 메모리 코어로 공급하는 시험 어드레스 발생 회로와;

   상기 자기 시험 활성화 상태에 있어서, 시험 데이터를 발생하여, 상기 메모리 코어로 공급하는 시험 데이터 발생 회로와;

   상기 메모리 코어로부터의 독출 데이터와 상기 시험 데이터를 비교하여, 그 비교 결과 정보를 저장하여, 외부로 출력하는 시험 출력 회로를 구비하고,

   상기 자기 시험 회로는 외부로부터의 자기 시험 활성화 신호에 응답하여 자기 시험 활성화 상태가 되는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.
2. 제1항에 있어서, 상기 자기 시험 활성화 상태에 있어서, 상기 기록 및/또는 독출을 포함하는 복수의 시험 동작 모드 중의 어느 하나를 지정하는 시험 동작 모 드 신호를 생성하는 시험 동작 모드 선택 회로를 더 포함하고,

   상기 시험 동작 모드 신호에 따라서, 상기 시험 동작 명령 발생 회로가, 상기 시험 동작 모드를 실행하기 위한 상기 시험 동작 명령을 발생시키는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.
3. 제1항에 있어서, 상기 시험 동작 명령 발생 회로는 상기 시험 어드레스 발생 회로가 있는 어드레스를 발생할 때마다, 상기 기록 또는 독출 중 적어도 하나를 포함하는 동작에 대응하는 복수의 시험 동작 명령을 순서대로 발생시키는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.
4. 제1항에 있어서, 상기 시험 출력 회로는 상기 독출 데이터와 시험 데이터의 불일치 횟수를 카운트하는 카운터를 갖는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.
5. 제4항에 있어서, 상기 시험 출력 회로의 카운터는 적어도 구제 가능한 최대 불량 비트수에 대응하는 상기 불일치 횟수를 최대 카운트치로 하는 것을 특징으로 하는 메모리 디바이스의 자기 시험 회로.
6. 복수의 메모리 셀을 갖는 메모리 코어와, 외부 명령에 응답하여 상기 메모리 코어에 대한 기록 및 독출 동작을 제어하는 메모리 제어 회로를 구비하고, 외부 어 드레스에 대응하는 상기 메모리 셀에 대하여 기록 또는 독출이 수행되는 메모리 디바이스에 있어서,

   외부로부터의 자기 시험 활성화 신호에 응답하여 자기 시험 활성화 상태가 되어 상기 메모리 디바이스의 불량을 검출하는 자기 시험 회로를 구비하고,

   상기 자기 시험 회로는,

   자기 시험 활성화 상태에 있어서, 상기 기록 또는 독출을 지시하는 시험 동작 명령을 발생시켜 상기 메모리 제어 회로로 공급하는 시험 동작 명령 발생 회로와,

   상기 자기 시험 활성화 상태에 있어서, 시험 어드레스를 발생시켜 상기 메모리 코어에 공급하는 시험 어드레스 발생 회로와,

   상기 자기 시험 활성화 상태에 있어서, 시험 데이터를 발생시켜 상기 메모리 코어에 기록 데이터로서 공급하는 시험 데이터 발생 회로와,

   상기 메모리 코어로부터의 독출 데이터와 상기 시험 데이터를 비교하여 그 비교 결과 정보를 저장하는 시험 출력 회로를 포함하는 것을 특징으로 하는 메모리 디바이스.
7. 제6항에 있어서, 상기 외부 명령과 상기 시험 명령을 전환하는 제1 선택기와,

   상기 외부 어드레스와 상기 시험 어드레스를 전환하는 제2 선택기와,

   외부로부터 공급되는 외부 기록 데이터와 상기 시험 데이터를 전환하는 제3 선택기를 갖는 것을 특징으로 하는 메모리 디바이스.
8. 제7항에 있어서, 상기 제1, 제2 및 제3 선택기 중 적어도 하나의 선택기는 대응하는 입력 회로에 설치되고,

   상기 입력 회로는 제1 클럭에 동기하여 상기 선택기에 의해 전환된 입력 신호를 수신하고, 상기 자기 시험 회로는 상기 제1 클럭보다 위상이 앞선 제2 클럭에 동기하여 상기 시험 명령, 시험 어드레스, 시험 데이터 중 대응하는 신호를 상기 선택기로 공급하는 것을 특징으로 하는 메모리 디바이스.
9. 제8항에 있어서, 자기 시험 활성화 신호는 자기 시험용 입력 단자로부터 공급되는 신호 또는 상기 메모리 디바이스의 소정의 외부 명령에 응답하여 생성되는 신호 중 어느 하나의 신호이며,

   자기 시험 모드에 있어서, 소정의 외부 단자의 상태에 응답하여, 상기 선택기의 적어도 일부가 외부 입력 단자측으로 전환되는 것을 특징으로 하는 메모리 디바이스.
10. 제6항에 있어서, 자기 시험용 입력 단자로부터 공급되는 리셋 명령에 응답하고, 적어도 상기 메모리 코어와 메모리 제어 회로를 포함하는 내부 회로에 리셋 신호가 공급되어, 해당 내부 회로가 리셋되는 것을 특징으로 하는 메모리 디바이스.
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