KR20120117347A - 반도체 메모리 장치 및 그의 테스트 방법 - Google Patents

반도체 메모리 장치 및 그의 테스트 방법 Download PDF

Info

Publication number
KR20120117347A
KR20120117347A KR1020110035054A KR20110035054A KR20120117347A KR 20120117347 A KR20120117347 A KR 20120117347A KR 1020110035054 A KR1020110035054 A KR 1020110035054A KR 20110035054 A KR20110035054 A KR 20110035054A KR 20120117347 A KR20120117347 A KR 20120117347A
Authority
KR
South Korea
Prior art keywords
address
test
data
unit
signal
Prior art date
Application number
KR1020110035054A
Other languages
English (en)
Inventor
신상훈
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110035054A priority Critical patent/KR20120117347A/ko
Priority to US13/333,856 priority patent/US20120266034A1/en
Publication of KR20120117347A publication Critical patent/KR20120117347A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

테스트 회로가 내부에 구비되는 반도체 메모리 장치에 관한 것으로, 쓰기 동작에 응답하여 메모리 셀에 데이터가 저장되고, 읽기 동작에 응답하여 상기 메모리 셀에 저장된 데이터가 출력되는 반도체 메모리 장치에 있어서, 테스트 동작 모드시 상기 메모리 셀에 저장되어야 하는 데이터와 상기 메모리 셀에서 출력되는 데이터를 비교하기 위한 데이터 비교부, 상기 데이터 비교부의 비교 결과에 응답하여 불량 데이터에 대응하는 어드레스를 저장하기 위한 어드레스 저장부, 및 상기 데이터 비교부의 활성화 구간을 제어하기 위한 구간 제어 신호를 생성하는 비교 구간 제어부를 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치 및 그의 테스트 방법{SEMICONDUCTOR MEMORY DEVICE AND TEST MOTHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 테스트 회로가 내부에 구비되는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 제품화되기 이전에 다양한 테스트를 거치게 되며, 이러한 테스트 동작을 통해 회로 동작의 신뢰성을 인정받게 된다. 반도체 메모리 장치를 테스트하기 위한 테스트 회로는 반도체 메모리 장치 외부에 구비되는 것이 일반적이나 반도체 메모리 장치 내부에 구비되기도 한다.
한편, 반도체 메모리 장치 내부에 구비되는 테스트 회로(이하, "내부 테스트 회로"라 칭함)는 비교적 면적의 여유가 있는 페리(peri) 영역에 배치된다. 하지만, 요즈음에는 페리 영역 역시 면적의 여유가 없어지고 있는 상황이기 때문에 이 내부 테스트 회로의 면적 역시 설계시 부담 요인으로 작용한다. 따라서, 보다 적은 면적을 차지하는 내부 테스트 회로의 개발이 진행되어야만 한다.
본 발명의 실시 예는 내부 테스트 회로의 면적을 최소화한 반도체 메모리 장치를 제공하고자 한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 쓰기 동작에 응답하여 메모리 셀에 데이터가 저장되고, 읽기 동작에 응답하여 상기 메모리 셀에 저장된 데이터가 출력되는 반도체 메모리 장치에 있어서, 테스트 동작 모드시 상기 메모리 셀에 저장되어야 하는 데이터와 상기 메모리 셀에서 출력되는 데이터를 비교하기 위한 데이터 비교부; 상기 데이터 비교부의 비교 결과에 응답하여 불량 데이터에 대응하는 어드레스를 저장하기 위한 어드레스 저장부; 및 상기 데이터 비교부의 활성화 구간을 제어하기 위한 구간 제어 신호를 생성하는 비교 구간 제어부를 구비한다.
특히, 상기 구간 제어 신호는 상기 메모리 셀 각각에 대응하는 모든 어드레스의 개수보다 적은 개수에 대응하여 활성화되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 테스트 방법은, 테스트 동작 모드시 다수의 메모리 셀 각각에 대응하는 모든 어드레스 중 일부 어드레스에 대응하여 불량 어드레스를 검출하는 제1 읽기 동작 단계; 상기 제1 읽기 동작 단계에서 검출된 불량 어드레스를 외부로 출력하는 단계; 및 상기 일부 어드레스 이외의 어드레스에 대응하여 불량 어드레스를 검출하는 제2 읽기 동작 단계를 포함한다.
특히, 상기 제1 및 제2 읽기 동작 단계 각각은 초기에 설정된 횟수만큼 반복하여 동작하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 반도체 메모리 장치의 테스트 방법은, 모든 어드레스 중 일부 어드레스에 대응하여 제1 테스트 동작을 수행하는 단계; 상기 제1 테스트 동작에 의한 테스트 결과를 출력하는 단계; 및 상기 일부 어드레스 이외에 어드레스에 대응하여 제2 테스트 동작을 수행하는 단계를 포함한다.
특히, 상기 제1 및 제2 테스트 동작은 동일한 테스트 모드인 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 데이터 비교 동작 구간을 제어함에 따라 어드레스가 저장되는 회로의 면적을 최소화하는 것이 가능하다.
본 발명은 내부 테스트 회로의 면적을 최소화해줌으로써, 반도체 메모리 장치의 칩 크기를 줄여줄 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 정확한 테스트 결과를 얻어 테스트 분석 시간을 단축함으로써, 제품 개발 기간을 단축할 수 있는 효과를 얻을 수 있다.
도 1 은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도.
도 2 는 도 1 의 비교 구간 제어부(153)의 제1 실시 예를 설명하기 위한 블록도.
도 3 은 본 발명의 실시 예에 따른 반도체 메모리 장치의 테스트 방법을 설명하기 위한 순서도.
도 4 는 도 1 의 비교 구간 제어부(153)의 제2 실시 예를 설명하기 위한 블록도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치는 노말 모드 제어부(110)와, 테스트 모드 제어부(120)와, 출력 신호 선택부(130)와, 코어 제어부(140), 및 테스트 모드 구동부(150)를 구비한다.
노말 모드 제어부(110)는 칩셋과 같은 외부 회로에서 출력되는 외부 커맨드 신호(EX_CMD)와 외부 어드레스 신호(EX_ADD)와 외부 데이터 신호(EX_DAT)를 입력받아 이를 가공하여 노말 커맨드 신호(NOR_CMD)와 노말 어드레스 신호(NOR_ADD)와 노말 데이터 신호(DAT)를 생성하기 위한 것으로, 커맨드 디코딩부(111)와, 어드레스 디코딩부(112), 및 데이터 입/출력부(113)를 구비한다.
여기서, 커맨드 디코딩부(111)는 로우 어드레스 스트로브 신호(RAS)와, 컬럼 어드레스 스트로브 신호(CAS)와, 칩 셀렉트 신호(CS), 및 라이트 인에이블 신호(WE) 등과 같은 외부 커맨드 신호(EX_CMD)를 디코딩하여 노말 커맨드 신호(NOR_CMD)를 출력한다. 이렇게 생성된 노말 커맨드 신호(NOR_COM)는 노말 동작 모드시 읽기 동작, 쓰기 동작 및 프리차지 동작 등을 제어한다. 어드레스 디코딩부(112)는 외부 어드레스 신호(EX_ADD)를 디코딩하여 노말 어드레스 신호(NOR_ADD)를 출력하고, 데이터 입/출력부(113)는 외부 데이터 신호(EX_DAT)를 입력받아 노말 데이터 신호(NOR_DAT)를 출력한다.
테스트 모드 제어부(120)는 테스트 동작 모드시 테스트 커맨드 신호(TM_CMD)와 테스트 어드레스 신호(TM_ADD)와 테스트 데이터 신호(TM_DAT)를 생성한다. 테스트 모드 제어부(120)는 테스트 인에이블 신호(TM_EN)에 응답하여 테스트 동작 모드에 진입하고 테스트 시작 신호(TM_ST)에 응답하여 테스트 동작을 수행한다. 테스트 인에이블 신호(TM_EN)와 테스트 시작 신호(TM_ST)는 외부에서 직접 입력받거나 내부적으로 생성할 수 있으며, 본 실시 예에서는 테스트 인에이블 신호(TM_EN)는 외부 커맨드 신호(EX_CMD)를 디코딩하여 생성하고, 테스트 시작 신호(TM_ST)는 외부에서 입력받는 것을 일례로 하였다. 여기서, 테스트 커맨드 신호(TM_CMD)와 테스트 어드레스 신호(TM_ADD)와 테스트 데이터 신호(TM_DAT)는 테스트 동작 모드에 대응하여 테스트 모드 제어부(120) 내부적으로 생성되는 신호이다.
출력 신호 선택부(130)는 노말 동작 모드에 응답하여 노말 모드 제어부(110)의 출력 신호인 노말 커맨드 신호(NOR_CMD)와 노말 어드레스 신호(NOR_ADD)와 노말 데이터 신호(NOR_DAT)를 출력하고 테스트 동작 모드에 응답하여 테스트 모드 제어부(120)의 출력 신호인 테스트 커맨드 신호(TM_CMD)와 테스트 어드레스 신호(TM_ADD)와 노말 데이터 신호(TM_DAT)를 출력하기 위한 것으로, 테스트 인에이블 신호(TM_EN)에 응답하여 노말 모드 제어부(110)의 출력 신호(NOR_CMD), NOR_ADD, NOR_DAT) 또는 테스트 모드 제어부(120)의 출력 신호(TM_CMD, TM_ADD, TM_DAT)를 출력한다. 여기서, 테스트 인에이블 신호(TM_EN)는 노말 동작 모드와 테스트 동작 모드에 대응하는 신호이다.
코어 제어부(140)는 출력 신호 선택부(130)에서 선택된 커맨드 신호(CMD)와 어드레스 신호(ADD)와 데이터 신호(DAT)를 입력받아 커맨드 신호(CMD)에 대응하는 동작을 수행한다. 보다 자세히 말하면, 코어 제어부(140)는 노말 동작 모드와 테스트 동작 모드에서 읽기 동작, 쓰기 동작, 프리차지 동작 등을 수행하며, 쓰기 동작시 코어 제어부(140)에 구비되는 메모리 셀(도시되지 않음)에 데이터가 저장되고 읽기 동작시 메모리 셀에 저장된 데이터가 출력된다.
마지막으로, 테스트 모드 구동부(150)는 테스트 동작 모드의 읽기 동작시 코어 제어부(140)에서 출력되는 데이터 신호(DAT)를 분석하여 불량이 발생한 메모리 셀에 대응하는 어드레스를 생성하기 위한 것으로, 데이터 비교부(151), 어드레스 저장부(152), 및 비교 구간 제어부(153)를 구비한다.
데이터 비교부(151)는 테스트 동작 모드시 쓰기 동작에 응답하여 코어 제어부(140)의 메모리 셀에 저장되어야 하는 데이터 즉, 입력 데이터(IN_DAT)와 읽기 동작에 응답하여 코어 제어부(140)의 메모리 셀에서 출력되는 데이터 즉, 출력 데이터(OUT_DAT)를 비교한다. 만약, 코어 제어부(140)의 메모리 셀이 불량인 경우 입력 데이터(IN_DAT)와 출력 데이터(OUT_DAT)가 서로 다르게 되며, 데이터 비교부(151)는 이 비교 결과를 비교 검출 신호(COM_DET)로 출력한다.
어드레스 저장부(152)는 비교 검출 신호(COM_DET)에 응답하여 불량이 발생한 데이터에 대응하는 어드레스를 저장한다. 다시 말하면, 데이터 비교부(151)는 입력 데이터(IN_DAT)와 출력 데이터(OUT_DAT)를 비교하게 되는데 만약 이때, 메모리 셀에 불량이 발생하면 출력 데이터(OUT_DAT)는 불량 데이터가 되고 읽기 동작시 입력된 입력 데이터(IN_DAT)와 서로 다른 데이터 값을 가지게 된다. 이때, 어드레스 저장부(152)는 이 불량 데이터에 대응하는 어드레스를 저장한다. 이후 다시 설명하겠지만, 본 발명의 실시 예에 따른 어드레스 저장부(152)는 가장 효율적인 면적으로 설계될 수 있다.
한편, 비교 구간 제어부(153)는 데이터 비교부(151)의 활성화 구간을 제어한다. 즉, 비교 구간 제어부(153)는 테스트 모드 제어부(120)에서 출력되는 테스트 읽기 커맨드 신호(TM_RD)에 응답하여 활성화되고, 데이터 비교부(151)가 비교 동작을 수행하는 구간을 제어하기 위한 구간 제어 신호(CTR)를 생성한다. 여기서, 테스트 읽기 커맨드 신호(TM_RD)는 테스트 동작 모드의 읽기 동작을 수행하는 경우 활성화되는 신호이다.
이하, 도 2 내지 도 4 를 참조하여 구간 제어 신호(CTR)에 대하여 살펴보기로 한다.
도 2 는 도 1 의 비교 구간 제어부(153)의 제1 실시 예를 설명하기 위한 블록도이다.
도 2 를 참조하면, 비교 구간 제어부(153)는 어드레스 신호 생성부(210)와, 카운팅부(220)와, 비교부(230), 및 제어 신호 생성부(240)를 구비한다.
어드레스 신호 생성부(210)는 테스트 읽기 커맨드 신호(TM_RD)에 응답하여 제1 및 제2 어드레스 신호(ADD1, ADD2)를 생성한다. 여기서, 제1 및 제2 어드레스 신호(ADD1, ADD2)에 의하여 정의되는 어드레스 개수는 모든 메모리 셀 각각에 대응하는 외부 어드레스 신호(EX_ADD)가 가질 수 있는 모든 어드레스의 개수보다 적다. 예컨대, 모든 메모리 셀 각각에 대응하는 어드레스가 28 개 라면, 제1 및 제2 어드레스 신호(ADD1, ADD2)에 의하여 정의되는 어드레스 개수는 이보다 적은 개수인 26 개가 된다.
카운팅부(220)는 제1 어드레스 신호(ADD1)를 입력받아 카운팅하고, 비교부(230)는 카운팅부(220)에서 출력되는 카운팅 어드레스 신호와 제2 어드레스 신호(ADD2)를 비교하여 두 어드레스 값이 같아지는 경우를 검출하여 검출 신호(DET)를 활성화시킨다. 제어 신호 생성부(240)는 테스트 읽기 커맨드 신호(TM_RD)와 검출 신호(DET)에 대응하여 활성화 구간이 정의되는 구간 제어 신호(CTR)를 생성한다. 따라서, 구간 제어 신호(CTR)는 테스트 읽기 커맨드 신호(TM_RD)에 응답하여 활성화되고 검출 신호(DET)에 응답하여 비활성화되는 펄스 신호가 된다.
아래 [표 1] 을 참조하여, 도 2 의 간단한 회로 동작을 살펴보기로 한다.
ADD1 ADD2
첫 번째 00000000 00011111
두 번째 00100000 00111111
세 번째 01000000 01011111
네 번째 01100000 01111111
다섯 번째 10000000 10011111
여섯 번째 10100000 10111111
일곱 번째 11000000 11011111
여덟 번째 11100000 11111111
설명의 편의를 위하여 제1 및 제2 어드레스 신호(ADD1, ADD2)에 의하여 정의되는 어드레스 개수는 26 개인 것을 일례로 하였다. 즉, 구간 제어 신호(CTR)는 테스트 읽기 커맨드 신호(TM_RD)에 응답하여 활성화되고 25 만큼 카운팅된 이후 활성화되는 검출 신호(DET)에 응답하여 비활성화된다.
이하, 도 1 및 도 2 를 참조하여 테스트 동작 모드에 대하여 살펴보기로 한다.
우선, 테스트 동작 모드의 쓰기 동작시 테스트 모드 제어부(120)는 쓰기 동작에 대응하는 테스트 커맨드 신호(TM_CMD)와 테스트 어드레스 신호(TM_ADD)와 테스트 데이터 신호(TM_DAT)를 생성하고, 이 테스트 커맨드 신호(TM_CMD)와 테스트 어드레스 신호(TM_ADD)와 테스트 데이터 신호(TM_DAT)는 출력 신호 선택부(130)를 거쳐 코어 제어부(140)로 전달된다. 이러한 쓰기 동작을 통해 코어 제어부(140)에 구비되는 각 메모리 셀에는 테스트 데이터 신호(TM_DAT)에 대응하는 데이터 값이 저장된다.
한편, 테스트 동작 모드의 읽기 동작시 테스트 모드 구동부(150)는 테스트 모드 제어부(120)에서 생성되는 테스트 읽기 커맨드 신호(TM_RD)에 응답하여 활성화된다. 우선, 구간 제어 신호(CTR)는 테스트 읽기 커맨드 신호(TM_RD)에 응답하여 활성화되며 이에 따라 데이터 비교부(151)는 입력 데이터(IN_DAT)와 출력 데이터(OUT_DAT)를 비교하고, 어드레스 저장부(152)는 데이터 비교부(151)에서 출력되는 비교 검출 신호(COM_DET)에 응답하여 불량 데이터에 대응하는 어드레스(이하, "불량 어드레스"라 칭함)를 저장한다. 이러한 동작은 구간 제어 신호(CTR)의 활성화 구간 동안 이루어진다. 즉, 처음 어드레스인 제1 어드레스 신호(ADD1)에 대응하는 '00000000' 이 마지막 어드레스인 제2 어드레스 신호(ADD2)에 대응하는 '00011111' 까지 카운팅 될 때까지 테스트 동작 모드의 첫 번째 읽기 동작이 진행된다. 이후, 구간 제어 신호(CTR)가 비활성화되면 데이터 비교부(151)는 비교 동작을 정지하고, 어드레스 저장부(152)는 불량 데이터에 대응하는 어드레스인 불량 어드레스(ERR_ADD)를 출력한다. 테스트 수행자는 위와 같은 첫 번째 읽기 동작을 통해 얻어진 불량 어드레스(ERR_ADD)를 근거로 반도체 메모리 장치를 분석한다.
테스트 동작 모드의 첫 번째 읽기 동작 이후 어드레스 신호 생성부(210)는 두 번째 읽기 동작에 대응하여 제1 및 제2 어드레스 신호(ADD1, ADD2)를 [표 1]과 같이 셋팅하고, 첫 번째 읽기 동작과 같은 동작을 수행한다. 이와 같은 일련의 테스트 동작을 통해 테스트 수행자는 모든 메모리 셀의 불량 여부를 검출하는 것이 가능하다.
위의 설명에서 살펴본 바와 같이 어드레스 저장부(152)는 제1 및 제2 어드레스 신호(ADD1, ADD2)에 의하여 정의되는 구간 내에서 발생하는 불량 어드레스(ERR_ADD)를 저장한다. 요즈음 공정 기술이 발달함에 따라 소수개의 메모리 셀에 불량이 발생하며, 이를 고려한다면 어드레스 저장부(152)는 소수개의 어드레스 저장 회로를 구비하게끔 설계될 수 있다.
한편, [표 1]과 같이 구간이 설정된 상태에서 각 구간들은 테스트 수행자가 원하는 횟수만큼 반복하여 동일한 테스트 동작을 수행하는 것이 가능하다. 이러한 동작을 수행하는 이유는 특정한 불량이 발생한 메모리 셀의 경우 한 번의 테스트 동작으로 불량이 검출되지 않기 때문이다. 따라서, 테스트 수행자는 동일한 구간을 반복적으로 테스트함으로써, 이러한 불량 메모리 셀을 검출해야만 한다.
도 3 은 본 발명의 실시 예에 따른 반도체 메모리 장치의 테스트 방법을 설명하기 위한 순서도이다.
도 3 을 참조하면, 반도체 메모리 장치의 테스트 방법은 테스트 동작을 시작하는 단계(S310)와, 반복 횟수를 설정하는 단계(S320)와, 쓰기 동작을 수행하는 단계(S330)와, 예정된 구간 동안 읽기 동작을 수행하는 단계(S340)와, 설정된 횟수만큼 반복하였는가를 판단하는 단계(S350)와, 불량 어드레스를 출력하는 단계(S360)와, 마지막 읽기 동작 구간인가를 판단하는 단계(S370)와, 테스트 동작을 마침하는 단계(S380)와, 예정된 구간을 재설정하는 단계(390)를 포함한다.
이하, 본 발명의 실시 예에 따른 반도체 메모리 장치의 테스트 방법을 살펴보기로 한다.
우선, S310 단계 이후 S320 단계에서는 예정된 구간을 테스트하는데 있어서 몇번을 반복할 것인가를 설정하고, S330 단계에서는 쓰기 동작을 수행하여 메모리 셀에 예정된 테스트 데이터를 저장한다. 이어서, S340 단계에서는 위에서 설명한 테스트 동작 모드의 읽기 동작을 수행한다. 위에서 설명한 바와 같이 테스트 동작 모드의 읽기 동작은 일부 구간별로 구분되어 이루어지며, S340 단계는 예컨대 [표 1]의 읽기 동작 구간 중 어느 하나의 읽기 동작 구간에 대응할 수 있다. S340 단계에서 예정된 구간에 대응하여 모든 읽기 동작이 끝난 이후, S350 단계에서는 S340 단계가 설정된 횟수만큼 반복하였는가를 판단한다. 만약, S350 단계의 판단 결과 S340 단계가 설정된 횟수만큼 반복된 경우(예) S360 단계를 수행하고, 그렇지 않은 경우(아니요) S340 단계를 다시 수행한다.
이어서, S360 단계에서는 불량 어드레스를 출력하여 테스트 수행자에게 제공하고, S370 단계에서는 S340 단계가 마지막 읽기 동작 구간에 대응하는 동작인가를 판단한다. 즉, S370 단계에서는 모든 메모리 셀에 대한 읽기 동작이 이루어졌는가를 판단한다. 만약, 모든 메모리 셀에 대한 읽기 동작이 이루어진 경우(예) S380 단계에서 테스트 동작을 마치게 되고, 그렇지 않은 경우(아니요) S390 단계에서 기 설정된 예정된 구간(S340 단계에서 설정되었던 예정된 구간)을 재설정하고 S340 단계를 다시 수행한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 위와 같은 테스트 동작 모드를 통해 일부 구간을 설정된 횟수만큼 반복하여 테스트하는 것이 가능하며, 이를 통해 보다 정확한 테스트 결과를 얻을 수 있다.
도 4 는 도 1 의 비교 구간 제어부(153)의 제2 실시 예를 설명하기 위한 블록도이다.
도 1 및 도 4 를 참조하면, 비교 구간 제어부(153)는 카운팅부(410)와, 제어신호 생성부(420)를 구비한다.
카운팅부(410)는 데이터 비교부(151)에서 생성되는 비교 검출 신호(COM_DET)를 한계 설정 값까지 카운팅하고, 제어 신호 생성부(420)는 테스트 읽기 커맨드 신호(TM_RD)와 카운팅부(410)의 출력 신호에 응답하여 구간 제어 신호(CTR)를 생성한다. 예컨대, 테스트 수행자가 카운팅부(410)의 한계 설정 값을 '10' 이라고 설정하는 경우 카운팅부(410)는 비교 검출 신호(COM_DET)가 활성화되는 횟수만큼 카운팅 동작을 수행하고, 비교 검출 신호(COM_DET)가 열 번 활성화됨에 응답하여 카운팅부(410)의 출력 신호를 활성화시킨다. 여기서, 구간 제어 신호(CTR)는 테스트 읽기 커맨드 신호(TM_RD)에 응답하여 활성화되고, 카운팅부(410)의 출력 신호에 응답하여 비활성화된다. 결국, 구간 제어 신호(CTR)는 비교 검출 신호(COM_DET)의 활성화 횟수가 한계 설정 값에 도달하는 시점에 대응하여 활성화된다.
한편, 데이터 비교부(151)에서 생성되는 비교 검출 신호(COM_DET)는 불량 데이터에 응답하여 활성화되는 신호이다. 따라서, 본 발명의 제2 실시 예에 따른 구간 제어 신호(CTR)는 불량 데이터의 개수가 한계 설정 값에 도달하는 시점에 대응하여 활성화된다는 것을 의미한다. 이 경우 어드레스 저장부(152)는 한계 설정 값에 대응하는 개수의 저장 회로만이 필요하며, 이는 어드레스 저장부(152)가 최소한의 면적으로 설계될 수 있음을 의미한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 데이터 비교 동작 구간을 제어함에 따라 어드레스가 저장되는 회로의 면적을 최소화하는 것이 가능하기 때문에 반도체 메모리 장치의 칩 크기를 줄여줄 수 있다. 또한, 테스트 결과의 신뢰성이 높기 때문에 테스트 분석 시간 및 제품 개발 기간을 단축하는 것이 가능하다.
이어서, 전술한 본 발명의 실시 예에 따른 반도체 메모리 장치는 테스트 동작 모드시 모든 어드레스 중 일부 어드레스에 대응하여 우선적으로 읽기 동작을 수행한 이후 이에 대한 테스트 결과 값을 출력하고, 다음으로 나머지 어드레스에 대응하여 읽기 동작을 수행하는 것을 일례로 하였다. 하지만, 본 발명의 실시 예에 따른 반도체 메모리 장치는 테스트 동작 모드시의 읽기 동작 이외에 다른 동작에도 적용될 수 있으며, 어드레스 구간별로 서로 동일한 또는 서로 다른 테스트 동작을 수행하는 것도 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
110 : 노말 모드 제어부 120 : 테스트 모드 제어부
130 : 출력 신호 선택부 140 : 코어 제어부
150 : 테스트 모드 구동부

Claims (17)

  1. 쓰기 동작에 응답하여 메모리 셀에 데이터가 저장되고, 읽기 동작에 응답하여 상기 메모리 셀에 저장된 데이터가 출력되는 반도체 메모리 장치에 있어서,
    테스트 동작 모드시 상기 메모리 셀에 저장되어야 하는 데이터와 상기 메모리 셀에서 출력되는 데이터를 비교하기 위한 데이터 비교부;
    상기 데이터 비교부의 비교 결과에 응답하여 불량 데이터에 대응하는 어드레스를 저장하기 위한 어드레스 저장부; 및
    상기 데이터 비교부의 활성화 구간을 제어하기 위한 구간 제어 신호를 생성하는 비교 구간 제어부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 구간 제어 신호는 상기 메모리 셀 각각에 대응하는 모든 어드레스의 개수보다 적은 개수에 대응하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 구간 제어 신호는 상기 메모리 셀 각각에 대응하는 모든 어드레스 중 일부 구간에 대응하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 비교 구간 제어부는,
    모든 어드레스의 일부 구간의 상기 처음 어드레스와 상기 마지막 어드레스를 생성하기 위한 어드레스 신호 생성부;
    상기 처음 어드레스를 입력받아 카운팅하는 카운팅부;
    상기 카운팅부의 출력 어드레스와 상기 마지막 어드레스를 비교하기 위한 비교부; 및
    상기 처음 어드레스와 상기 마지막 어드레스에 대응하여 활성화되는 상기 구간 제어 신호를 생성하기 위한 제어 신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 구간 제어 신호는 상기 불량 데이터의 개수가 한계 설정 값에 도달하는 시점까지 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 어드레스 저장부는 상기 한계 설정 값에 대응하는 개수를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 비교 구간 제어부는,
    상기 데이터 비교부의 출력 신호를 한계 설정 값까지 카운팅하기 위한 카운팅부; 및
    상기 테스트 동작 모드와 상기 카운팅부의 출력 신호에 대응하여 활성화되는 상기 구간 제어 신호를 생성하기 위한 반도체 메모리 장치.
  8. 테스트 동작 모드시 다수의 메모리 셀 각각에 대응하는 모든 어드레스 중 일부 어드레스에 대응하여 불량 어드레스를 검출하는 제1 읽기 동작 단계;
    상기 제1 읽기 동작 단계에서 검출된 불량 어드레스를 외부로 출력하는 단계; 및
    상기 일부 어드레스 이외의 어드레스에 대응하여 불량 어드레스를 검출하는 제2 읽기 동작 단계
    를 포함하는 반도체 메모리 장치의 테스트 방법.
  9. 제8항에 있어서,
    상기 테스트 동작 모드시 상기 다수의 메모리 셀에 예정된 데이터를 저장하기 위한 단계를 더 포함하는 반도체 메모리 장치의 테스트 방법.
  10. 제8항에 있어서,
    상기 제1 및 제2 읽기 동작 단계는,
    상기 다수의 메모리 셀에 저장되어야 하는 데이터와 상기 다수의 메모리 셀에 저장된 데이터를 비교하는 단계; 및
    상기 비교하는 단계의 결과에 따라 해당 메모리 셀에 대응하는 어드레스를 저장하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  11. 제8항에 있어서,
    상기 제1 및 제2 읽기 동작 단계 각각은 초기에 설정된 횟수만큼 반복하여 동작하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  12. 제8항에 있어서,
    상기 일부 어드레스는 예정된 제1 및 제2 어드레스 사이의 어드레스를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  13. 모든 어드레스 중 일부 어드레스에 대응하여 제1 테스트 동작을 수행하는 단계;
    상기 제1 테스트 동작에 의한 테스트 결과를 출력하는 단계; 및
    상기 일부 어드레스 이외에 어드레스에 대응하여 제2 테스트 동작을 수행하는 단계
    를 포함하는 반도체 메모리 장치의 테스트 방법.
  14. 제13항에 있어서,
    상기 제1 및 제2 테스트 동작은 동일한 테스트 모드인 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  15. 제13항에 있어서,
    상기 제1 및 제2 테스트 동작은 서로 다른 테스트 모드인 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  16. 제13항에 있어서,
    상기 제1 및 제2 테스트 단계 각각은 초기에 설정된 횟수만큼 반복하여 동작하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  17. 제13항에 있어서,
    상기 일부 어드레스는 예정된 제1 및 제2 어드레스 사이의 어드레스를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
KR1020110035054A 2011-04-15 2011-04-15 반도체 메모리 장치 및 그의 테스트 방법 KR20120117347A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110035054A KR20120117347A (ko) 2011-04-15 2011-04-15 반도체 메모리 장치 및 그의 테스트 방법
US13/333,856 US20120266034A1 (en) 2011-04-15 2011-12-21 Semiconductor memory device and test method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110035054A KR20120117347A (ko) 2011-04-15 2011-04-15 반도체 메모리 장치 및 그의 테스트 방법

Publications (1)

Publication Number Publication Date
KR20120117347A true KR20120117347A (ko) 2012-10-24

Family

ID=47007316

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110035054A KR20120117347A (ko) 2011-04-15 2011-04-15 반도체 메모리 장치 및 그의 테스트 방법

Country Status (2)

Country Link
US (1) US20120266034A1 (ko)
KR (1) KR20120117347A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9779837B1 (en) 2016-03-09 2017-10-03 SK Hynix Inc. Semiconductor test system during burn-in process

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130050776A (ko) * 2011-11-08 2013-05-16 에스케이하이닉스 주식회사 반도체 장치와 반도체 장치를 포함하는 반도체 시스템 및 그 동작방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001236797A (ja) * 1999-12-17 2001-08-31 Fujitsu Ltd 自己試験回路及びそれを内蔵するメモリデバイス
US7260758B1 (en) * 2001-09-07 2007-08-21 Lsi Corporation Method and system for performing built-in self-test routines using an accumulator to store fault information
JP4514028B2 (ja) * 2004-05-20 2010-07-28 ルネサスエレクトロニクス株式会社 故障診断回路及び故障診断方法
JP4455547B2 (ja) * 2006-07-07 2010-04-21 株式会社東芝 半導体集積回路
KR20100005088A (ko) * 2007-03-23 2010-01-13 가부시키가이샤 어드밴티스트 시험 장치 및 전자 디바이스

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9779837B1 (en) 2016-03-09 2017-10-03 SK Hynix Inc. Semiconductor test system during burn-in process

Also Published As

Publication number Publication date
US20120266034A1 (en) 2012-10-18

Similar Documents

Publication Publication Date Title
US6907555B1 (en) Self-test circuit and memory device incorporating it
US7506226B2 (en) System and method for more efficiently using error correction codes to facilitate memory device testing
US8547768B2 (en) Verifying multi-cycle self refresh operation of semiconductor memory device and testing the same
JP5579972B2 (ja) 半導体記憶装置及び半導体記憶装置のテスト方法
US8201037B2 (en) Semiconductor integrated circuit and method for controlling semiconductor integrated circuit
JPH06333391A (ja) 同期型半導体記憶装置
US9672939B2 (en) Memory devices, testing systems and methods
JP2013073654A (ja) 半導体装置
US8363496B2 (en) Semiconductor memory device performing refresh operation and method of testing the same
KR101877818B1 (ko) 리페어 제어 회로 및 이를 이용한 반도체 집적회로
JP2004046927A (ja) 半導体記憶装置
US9250992B1 (en) Test data reporting during memory testing
US9607718B2 (en) Semiconductor memory device and test operation method thereof
US7872931B2 (en) Integrated circuit with control circuit for performing retention test
JP2010135032A (ja) 半導体記憶装置及びセルフリフレッシュテスト方法
KR20120117347A (ko) 반도체 메모리 장치 및 그의 테스트 방법
US20160254043A1 (en) Semiconductor memory device and method of operating the same
WO2023245780A1 (zh) 测试方法、测试结构及存储器
US7075854B2 (en) Semiconductor memory device, write control circuit and write control method for the same
KR20010099733A (ko) 반도체 기억장치
US8386858B2 (en) Semiconductor memory device
US7339841B2 (en) Test mode method and apparatus for internal memory timing signals
KR101865935B1 (ko) Ｂｉｓｔ 장치 및 이를 포함하는 반도체 장치
US9508410B1 (en) Semiconductor device having a secondary address generating unit for generating address signal in response to address signal from a first address generating unit
KR100587233B1 (ko) 반도체 메모리소자의 번인테스트 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid