JP4455547B2 - 半導体集積回路 - Google Patents
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Description
Built-In Test for VLSI: Pseudo Random Techniques, Paul H. Bardell, William H. McAnney and Jacob Savir, John Wiley & Sons, 1987
図1に、本発明の実施の形態1による半導体集積回路の構成を示す。
図6に、参考例1による比較器型メモリBIST回路を用いてBIST動作を行う半導体集積回路の構成を示す。
図7に、参考例2による圧縮器型メモリBIST回路を用いてBISTを行う半導体集積回路の構成を示す。
参考例3によるBIST回路を用いて故障診断を行う半導体集積回路について、その構成を示した図9を用いて説明する。
本発明の実施の形態2による半導体集積回路について、その構成を示した図面を用いて説明する。本実施の形態2は、図1に示された上記実施の形態1におけるBIST回路400及びメモリカラー416の構成に、図9に示された参考例3におけるBIST回路7071の構成を組み合わせたものに相当する。
401、1401 BIST制御回路
402、1402 データ生成器
403、1403 アドレス生成器
404、1404 制御信号生成器
405、1405 結果解析器
406、1406 診断データ保存回路
416、1416 メモリカラー
417、1417 メモリセル
418、505、506、1418 取り込みレジスタ
420、514、515 比較回路
422、1422 フラグレジスタ
508、509 保存レジスタ
518 フラグ抑制信号用レジスタ
Claims (5)
- メモリに与える書き込みデータを生成して出力するデータ生成器と、
前記メモリに与えるアドレス信号を生成して出力するアドレス生成器と、
前記メモリを制御する制御信号を生成して出力する制御信号生成器と、
フラグ信号を与えられて組み込み自己テスト(以下、BISTという)の結果を解析し、BIST結果信号を出力する結果解析器と、
前記データ生成器、前記アドレス生成器、前記制御信号生成器、前記結果解析器の動作をそれぞれ制御し、またBISTの状態を示すBIST状態信号を出力するBIST制御回路と、
前記フラグ信号が与えられない間は、第1のクロックに従って、前記BIST制御回路から出力された最新の前記アドレス信号と前記BIST状態信号とを取り込んで出力し、前記フラグ信号が与えられるとその時点における出力を維持する第1の取り込みレジスタと、前記第1のクロックより低速な第2のクロックに従い、シフトイネーブル信号が与えられない間は、前記取り込みレジスタからの出力を与えられて保存することで、前記フラグ信号が与えられた時点における前記アドレス信号と前記BIST状態信号とを保存し、前記シフトイネーブル信号が与えられると、保存内容を外部にシフト出力する保存レジスタと、前記第1の取り込みレジスタからの出力と前記保存レジスタの保存内容とを比較することで、前記フラグ信号が一旦与えられた後、前記第1の取り込みレジスタから出力された前記最新の前記アドレス信号と前記BIST状態信号とが前記保存レジスタに保存された前記アドレス信号と前記BIST制御信号とに一致するまでの間、フラグ抑制信号を出力するフラグ抑制手段とを含む診断データ保存回路と、
を有するBIST回路と、
前記第1のクロックに従い、前記書き込みデータ、前記アドレス信号、前記制御信号を与えられて書き込み動作を行い、書き込んだデータを読み出して出力するメモリセルと、
シフトイネーブル信号が与えられずかつ前記フラグ信号が与えられない間は、前記メモリセルから出力された最新のデータを与えられて取り込み、前記フラグ信号が与えられるとその時点における保持内容を維持し、前記シフトイネーブル信号が与えられるとその時点での保持内容を外部にシフト出力する第2の取り込みレジスタと、
前記第2の取り込みレジスタからの出力と期待値とを比較し、不一致の場合にフェイル検出を意味する比較結果信号を出力する比較回路と、
前記フラグ抑制信号が与えられない間は、前記比較結果信号に基づいて前記フラグ信号を出力し、前記フラグ抑制信号が与えられると前記フラグ信号の出力が抑制されるフラグレジスタと、
を有するメモリカラーと、
を備えることを特徴とする半導体集積回路。 - 前記BIST制御回路は、
前記フラグ信号が前記フラグレジスタから出力されるとBISTを中断し、この中断時点より遡る再開時点からBISTを再開することを特徴とする請求項1記載の半導体集積回路。 - 前記BIST制御回路は、
前記中断時点から前記再開時点までの前記メモリに書き込まれたデータが、BISTが前記再開時点から前記中断時点まで実行されたことによってBISTの実行前と異なるデータに書き換えられている場合は、BISTの実行前と同じデータに書き戻した後、前記再開時点からBISTを再開することを特徴とする請求項1又は2記載の半導体集積回路。 - 前記メモリセルが複数設けられている場合、前記メモリカラーが各メモリセル毎に対応して複数設けられており、
前記メモリカラーにおける前記第2の取り込みレジスタが相互にシリアルに接続されており、シフトイネーブル信号が与えられると、前記第2の取り込みレジスタにそれぞれ保持された内容が外部にシリアルにシフト出力されることを特徴とする請求項1乃至3のいずれか一に記載の半導体集積回路。 - 動作設定データが与えられ、当該BIST回路がBIST対象であるか否か、前記メモリがBIST対象であるか否かを少なくとも設定するBIST動作設定レジスタと、
メモリに与える書き込みデータを生成して出力するデータ生成器と、
前記メモリに与えるアドレス信号を生成して出力するアドレス生成器と、
前記メモリを制御する制御信号を生成して出力する制御信号生成器と、
フラグ信号を与えられてBISTの結果を解析し、BIST結果信号を出力する結果解析器と、
前記データ生成器、前記アドレス生成器、前記制御信号生成器、前記結果解析器の動作をそれぞれ制御し、またBISTの状態を示すBIST状態信号を出力するBIST制御回路と、
前記フラグ信号が与えられない間は、第1のクロックに従って、前記BIST制御回路から出力された最新の前記アドレス信号と前記BIST状態信号とを取り込んで出力し、前記フラグ信号が与えられるとその時点における出力を維持する第1の取り込みレジスタと、前記第1のクロックより低速な第2のクロックに従い、シフトイネーブル信号が与えられない間は、前記取り込みレジスタからの出力を与えられて保存することで、前記フラグ信号が与えられた時点における前記アドレス信号と前記BIST状態信号とを保存し、前記シフトイネーブル信号が与えられると、保存内容を外部にシフト出力する保存レジスタと、前記第1の取り込みレジスタからの出力と前記保存レジスタの保存内容とを比較することで、前記フラグ信号が一旦与えられた後、前記第1の取り込みレジスタから出力された前記最新の前記アドレス信号と前記BIST状態信号とが前記保存レジスタに保存された前記アドレス信号と前記BIST制御信号とに一致するまでの間、フラグ抑制信号を出力するフラグ抑制手段とを含む診断データ保存回路と、
前記BIST動作設定レジスタに設定された内容に従って、前記保存レジスタの保存内容、あるいは入力信号のいずれかを切り替えて出力する第1のマルチプレクサと、
を有し、それぞれの前記第1のマルチプレクサが相互にシリアルに接続された複数のBIST回路と、
前記第1のクロックに従い、前記書き込みデータ、前記アドレス信号、前記制御信号を与えられて書き込み動作を行い、書き込んだデータを読み出して出力するメモリセルと、
シフトイネーブル信号が与えられずかつ前記フラグ信号が与えられない間は、前記メモリセルから出力された最新のデータを与えられて取り込み、前記フラグ信号が与えられるとその時点における保持内容を維持し、前記シフトイネーブル信号が与えられるとその時点での保持内容を外部にシフト出力する第2の取り込みレジスタと、
前記第2の取り込みレジスタからの出力と期待値とを比較し、不一致の場合にフェイル検出を意味する比較結果信号を出力する比較回路と、
前記フラグ抑制信号が与えられない間は、前記比較結果信号に基づいて前記フラグ信号を出力し、前記フラグ抑制信号が与えられると前記フラグ信号の出力が抑制されるフラグレジスタと、
前記BIST動作設定レジスタに設定された内容に従って、前記第2の取り込みレジスタの保持内容、あるいは前記フラグレジスタからの出力のいずれかを切り替えて出力する第2のマルチプレクサと、
を有し、それぞれの前記第2のマルチプレクサが相互にシリアルに接続された複数のメモリカラーと、
を備えることを特徴とする半導体集積回路。
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