JP2008059690A - 半導体装置及びテスト方法 - Google Patents

Abstract

【課題】ＢＩＳＴによりメモリを実仕様周波数でテストしながら、テストデータを出力可能な半導体装置を提供する。
【解決手段】 複数のメモリセルと、メモリセルのそれぞれにアクセス可能な複数の入出力回路を有するメモリ３２ａ〜３２ｎをそれぞれ有する複数のメモリ回路３０ａ〜３０ｎと、複数のメモリの良否テストを実施する組込みセルフテスト回路１０とを備え、複数のメモリ回路３０ａ〜３０ｎのそれぞれが、複数の入出力回路を逐次選択して選択された対象入出力回路を介して複数のメモリセルのそれぞれから読み出されたデータ信号を組込みセルフテスト回路１０に逐次出力する入出力選択器３８ａ〜３８ｎを有する。
【選択図】図１

Description

本発明は、メモリを備えた半導体装置に関し、特に組込みセルフテストを備えた半導体装置及び組込みセルフテストによるメモリの不良解析のテスト方法に関する。

システム大規模集積回路（ＬＳＩ）に搭載されるメモリの数は数十から数百に及び、そのほとんどのメモリのテストは組込みセルフテスト（ＢＩＳＴ）によって行われるようになってきている。ＢＩＳＴ化の有無に関わらず、メモリに不良が見つかった場合は不良解析を行って不良原因を究明し対策を打つと言う流れには変わりは無い。そしてメモリの不良解析に最も有効なものがフェイルビットマップ（ＦＢＭ）である。

通常のメモリテスタを使用してダイレクトにメモリにアクセスしてテストを行う場合は、ＦＢＭ取得が非常に簡単である。被測定メモリと同じアドレス空間をテスタ内の不良解析メモリにマッピングさせ、テストに同期させて各セルのテスト結果を不良解析メモリに記録させている。このようなマッピング機能は、一般のメモリテスタには標準的に装備されている。

一方、ＢＩＳＴ化されたメモリのＦＢＭ取得はかなり複雑になる。通常のＢＩＳＴによるテストモードでは、ＢＩＳＴ回路内でメモリの出力と期待値の比較を行い、その結果だけを外部ピンに出力する仕様になっている。

例えば、ＢＩＳＴによるテストモードの基本動作では、複数のメモリ回路のそれぞれにＢＩＳＴ回路からアドレス信号、メモリ制御信号、書き込みデータ等が入力され、メモリ回路のメモリに対して書き込み及び読み出し動作が行われる。メモリの読み出しデータは、メモリ回路内において、データレジスタを経由して比較器に入力されてＢＩＳＴ回路から出力された期待値と比較される。ＢＩＳＴ回路では、複数のメモリの比較結果の論理和がテスト結果として出力される。

ＦＢＭ取得のためには、不良のメモリセルのアドレスを知る必要がある。しかし、メモリＢＩＳＴのテストモードの動作ではメモリの良否結果は取得できても、不良セルのアドレスを取得することはできない。不良セルのアドレスを得るために、通常のテストモード以外に不良解析モードを備えたＢＩＳＴが存在する。

一般の不良解析モードでは、メモリから読み出された不良解析データがシフトチェインパスを介して外部ピンに出力される。例えば、メモリのセルから読み出された１アドレス分の不良解析データがデータレジスタに一旦記憶される。各メモリ回路のデータレジスタは、シフトチェインパスを介してシフトレジスタ状に接続されており、シフトアウト動作により逐次ＢＩＳＴ回路から不良解析データが外部出力ピンに出力される。出力データをテスタ上で期待値と比較することにより不良検出することができる。不良検出したステップから不良セルのアドレスを導き出し、ＦＢＭを作成してメモリの不良解析が行われる。不良検出ステップと不良アドレスの関係は被測定メモリのサイズとＢＩＳＴのテスト仕様から求めることができる。

一般の不良解析モードでは、読み出しステップの後にシフトアウトステップが設けられたタイミングチャートを用いる。そのため、メモリの不良解析データを外部に出力することができ、ＢＩＳＴ化メモリのＦＢＭを取得することができる。しかし、メモリから不良解析データを読み出した後に読み出された不良解析データのシフトアウト動作が入るため、直ぐにメモリへの書き込み動作に入ることができずメモリに対しては連続アクセスすることができない。そのため、実仕様周波数でメモリをテストしていることにはならない。

メモリの不良原因は物理的なオープン／ショートだけではない。例えば、寄生容量や寄生抵抗に起因する不良は、高速テストでないと検出できない場合も多い。したがって、実仕様周波数でメモリをテストすることが必要となる。

ＢＩＳＴを用いて実仕様の速度でメモリをテストする不良解析モードが提案がされている（例えば、特許文献１及び２参照。）。提案された不良解析モードにおいては、テスト結果を保持するために半導体装置とは別に設けた外付け、あるいは内臓のＦＢＭ用メモリに高速で出力された不良解析データが格納される。テスト終了後に、格納された不良解析データを低速のテスタで処理してＦＢＭを作成している。しかし、特許文献１では、読み出された不良解析データが、ＦＢＭ用メモリへ逐次出力されるため、読み出し直後にメモリへの書き込みはできない。また、特許文献２では、不良ビットが検出されると、一定のクロック数の期間、次のアドレスの読み出しが停止される。したがって、不良解析モードにおいて実仕様のクロックを用いてメモリをテストしていても、実際のメモリテストが部分的に中断されている。したがって、不良解析モードにおいて、メモリを実仕様周波数でテストしながら、不良解析データを出力することは困難である。
特開２００２−２９８５９８号公報 特開２００４−８６９９６号公報

本発明の目的は、ＢＩＳＴによりメモリを実仕様周波数でテストしながら、不良解析テストデータを出力可能な半導体装置及びテスト方法を提供することにある。

本発明の第１の態様によれば、（イ）複数のメモリセルと、メモリセルのそれぞれにアクセス可能な複数の入出力回路を有するメモリをそれぞれ有する複数のメモリ回路と、（ロ）複数のメモリの良否テストを実施する組込みセルフテスト回路とを備え、（ハ）複数のメモリ回路のそれぞれが、複数の入出力回路を逐次選択して選択された対象入出力回路を介して複数のメモリセルのそれぞれから読み出されたデータ信号を組込みセルフテスト回路に逐次出力する入出力選択器を有する半導体装置が提供される。

本発明の第２の態様によれば、（イ）複数のメモリセルと、メモリセルのそれぞれにアクセス可能な複数の入出力回路を有するメモリをそれぞれ有する複数のメモリ回路、及び複数のメモリの良否テストを実施する組込みセルフテスト回路を備える半導体装置の複数のメモリ回路のメモリのテスト方法であって、（ロ）複数の入出力回路の中から対象入出力回路を選択し、複数のメモリセルのそれぞれからデータ信号を読み出し、（ハ）複数のメモリセルのそれぞれに複数の入出力回路を介してテスト信号を逐次書き込み、（ニ）対象入出力回路を介して複数のメモリセルのそれぞれから逐次読み出されたテストデータ信号を選択し、（ホ）対象メモリからテストデータ信号を選択的に逐次外部出力ピンに出力することを含むテスト方法が提供される。

本発明によれば、ＢＩＳＴによりメモリを実仕様周波数でテストしながら、不良解析テストデータを出力可能な半導体装置及びテスト方法を提供することが可能となる。

以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、装置やシステムの構成等は現実のものとは異なることに留意すべきである。したがって、具体的な構成は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの構成等が異なる部分が含まれていることは勿論である。

本発明の実施の形態に係る半導体装置は、図１に示すように、ＢＩＳＴ回路１０、複数のメモリ回路３０ａ、３０ｂ、・・・、３０ｎ等を備える。半導体装置には、テスタ等の外部の装置とＢＩＳＴ回路１０との外部接続端子として、入力ピン２１、２２、及び出力ピン２４等が設けられる。ＢＩＳＴ回路１０は、メモリ選択器１２、論理和（ＯＲ）回路１４、フリップフロップ（ＦＦ）１６、１８、マルチプレクサ２０等を備える。メモリ回路３０ａ〜３０ｎのそれぞれは、メモリ３２ａ、３２ｂ、・・・、３２ｎ、データレジスタ３４ａ、３４ｂ、・・・、３４ｎ、比較器３６ａ、３６ｂ、・・・、３６ｎ、入出力（Ｉ／Ｏ）選択器３８ａ、３８ｂ、・・・、３８ｎ等を備える。図１では省略したが、メモリ３２ａ〜３２ｎはそれぞれ、複数のメモリセルを有するメモリセルアレイと、複数のメモリセルのそれぞれにアクセス可能な複数の入出力（Ｉ／Ｏ）回路等を備える。Ｉ／Ｏ選択器３８ａ〜３８ｎのそれぞれは、複数のメモリ３２ａ〜３２ｎのそれぞれのＩ／Ｏ回路に接続され、複数のＩ／Ｏ回路を逐次選択して選択された対象Ｉ／Ｏ回路を介して複数のメモリセルのそれぞれから読み出されたデータ信号を逐次出力する。メモリ選択器１２は、複数の入出力選択器３８ａ〜３８ｎのそれぞれの出力ノードに入力ノードを接続し、複数のメモリ３２ａ〜３２ｎの中から対象メモリを選択し、対象メモリを備えるメモリ回路のＩ／Ｏ選択器から入力されたデータ信号を逐次ＦＦ１６及びマルチプレクサ２０を介して出力ピン２４に出力する。

メモリ回路３０ａ〜３０ｎのメモリ３２ａ〜３２ｎそれぞれの後段に、データレジスタ３４ａ〜３４ｎが接続される。データレジスタ３４ａ〜３４ｎそれぞれの後段に、比較器３６ａ〜３６ｎ及びＩ／Ｏ選択器３８ａ〜３８ｎが並列に接続される。なお、図１では図示を省略したメモリ３２ａ〜３２ｎの複数のＩ／Ｏ回路に対応して、メモリ３２ａ〜３２ｎとデータレジスタ３４ａ〜３４ｎとの間、データレジスタ３４ａ〜３４ｎと比較器３６ａ〜３６ｎ、及びＩ／Ｏ選択器３８ａ〜３８ｎとの間は複数の配線で並列に接続される。

比較器３６ａ〜３６ｎそれぞれの出力ノードは、ＢＩＳＴ回路１０のＯＲ回路１４の複数の入力ノードのそれぞれに並列に接続される。ＯＲ回路１４の出力ノードは、ＦＦ１８の入力ノードに接続される。ＦＦ１８の出力ノードは、マルチプレクサ２０の入力ノードの一つに接続される。

Ｉ／Ｏ選択器３８ａ〜３８ｎの出力ノードは、ＢＩＳＴ回路１０のメモリ選択器１２の複数の入力ノードにそれぞれ並列に接続される。メモリ選択器１２の出力ノードは、ＦＦ１６の入力ノードに接続される。ＦＦ１６の出力ノードは、マルチプレクサ２０の入力ノードの一つに接続される。

半導体装置の入力ピン２１が、ＢＩＳＴ回路１０に接続される。入力ピン２２が、メモリ選択器１２に接続される。出力ピン２４が、マルチプレクサ２０の出力に接続される。メモリ選択器１２からＩ／Ｏ選択器３８ａ〜３８ｎを逐次経由して直列に接続するシフトチェーンパス２６が設けられる。

ＢＩＳＴによる良否テストモードでは、比較器３６ａ〜３６ｎ、ＯＲ回路１４、及びＦＦ１８等が用いられる。例えば、ＢＩＳＴ回路１０に設けられたタイミング発生器及びパターン発生器等（図示省略）で生成された制御信号、アドレス信号、及びデータ信号等がメモリ回路３０ａ〜３０ｎのそれぞれに入力される。制御信号及びアドレス信号に基いて、メモリ３２ａ〜３２ｎそれぞれのメモリセルに対してデータ信号の書き込み及び読み出し動作が行われる。

例えば、図２に示すように、実仕様周波数の基準クロックに同期して、アドレスｉのメモリセルの書き込み及び読み出しが行われる。まず、ステップＲ１で初期値が読み出される。次に、ステップＷでデータ信号が書き込まれる。その後、ステップＲ２で書き込まれたデータ信号が読み出される。アドレスｉに対する読み出しステップＲ１及びＲ２で読み出された初期値及びデータ値は、各データレジスタ３４ａ〜３４ｎにシフトインして格納される。その結果、アドレスｉのステップＲ１、Ｗ、及びＲ２の時間に対して１クロック周期遅れて、各データレジスタ３４ａ〜３４ｎに空値を挟んでレジスタ値Ｄ１ｉ、Ｄ２ｉが格納される。

ステップＲ１、Ｗ、及びＲ２からなる３ステップを１テストサイクルとして、メモリ３２ａ〜３２ｎの各Ｉ／Ｏ回路に割り当てられたアドレスの数だけテストサイクルを繰り返す。例えば、アドレスｉ〜アドレス（ｉ＋２）のメモリセルの書き込み及び読み出し動作の間に、各メモリセルの読み出されたデータ信号は、レジスタ値Ｄ２（ｉ−１）、Ｄ１ｉ、Ｄ２ｉ、Ｄ１（ｉ＋１）、Ｄ２（ｉ＋１）、Ｄ１（ｉ＋２）として、１クロック周期遅れるようにステップＲ１及びＲ２に同期してデータレジスタ３４ａ〜３４ｎに格納される。

このように、データレジスタ３４ａ〜３４ｎに格納された各メモリセルの読み出されたデータは、比較器３６ａ〜３６ｎにそれぞれ入力される。比較器３６ａ〜３６ｎのそれぞれでは、入力されたデータのパターンがＢＩＳＴ回路のパターン発生器等から出力された期待値と比較される。比較結果は、ＯＲ回路１４に入力される。ＯＲ回路１４で複数の比較器３６ａ〜３６ｎからの比較結果の論理和が算出され、ＦＦ１８を経由して出力ピン２４にメモリ３２ａ〜３２ｎの良否（パス／フェイル）判定信号が出力される。

上述のように、良否テストモードでは、実仕様周波数でメモリ３２ａ〜３２ｎの良否判定ができるが、不良メモリセルのアドレスを特定することはできない。したがって、メモリ３２ａ〜３２ｎの不良解析に有効なＦＢＭを取得することは困難である。

一方、ＦＢＭ取得のための不良解析モードでは、Ｉ／Ｏ選択器３８ａ〜３８ｎ、メモリ選択器１２、及びＦＦ１６等が用いられる。また、図３に示すように、メモリ３２ａ〜３２ｎの不良解析を実施するときには、入力ピン２１、２２、及び出力ピン２４を介してテスタ４０が半導体装置に接続される。

テスタ４０は、タイミング発生器４２、パターン発生器４４、ドライバ４６、不良解析メモリ４８、比較器５０、メインプロセッサ５２、パターンデータメモリ５４、ＦＢＭメモリ５６等を備える。タイミング発生器４２及びパターン発生器４４が、それぞれドライバ４６を介して入力ピン２１、２２に接続される。パターンデータメモリ５４に接続されたパターン発生器４４が、不良解析メモリ４８及び比較器５０に接続される。不良解析メモリ４８に接続された比較器５０が、出力ピン２４に接続される。ＦＢＭメモリ５６に接続されたメインプロセッサ５２が、不良解析メモリ４８に接続される。

テスタ４０のパターン発生器４４は、パターンデータメモリ５４に格納された制御信号、アドレス信号、データ信号、及び入力選択信号等のパターンデータ情報を用いて制御信号、アドレス信号、データ信号等のテスト信号のパターンデータ及び選択信号のパターンデータを発生させる。タイミング発生器４２は、テスト信号及び選択信号を同期させるタイミングを発生させる。ドライバ４６を介してテスト信号及び選択信号それぞれのパターンデータが入力ピン２１及び２２にそれぞれ出力される。

比較器５０は、出力ピン２４を介してＢＩＳＴ回路１０から出力されたテストデータをパターン発生器４４から取得した期待値と比較する。比較結果は、パターン発生器４４で生成されたパターンデータと共に不良解析メモリ４８に格納される。

メインプロセッサ５２は、不良解析メモリ４８に格納された比較結果及びパターンデータに基き、不良解析対象のメモリのＦＢＭを作成してＦＢＭメモリ５６に格納する。

図４に示すように、メモリ選択器１２は、複数の入力ノード（１）、（２）、・・・、（ｎ）、メモリ設定回路６６、複数の論理積（ＡＮＤ）回路６２ａ、６２ｂ、・・・、６２ｎ、及びＯＲ回路６４等を備えたデコーダである。メモリ設定回路６６は、複数のＦＦ６０ａ、６０ｂ、・・・、６０ｎを有する。実施の形態では、デジタル型デコーダを用いているが、アナログ型デコーダであってもよい。入力ノード（１）〜（ｎ）には、Ｉ／Ｏ選択器３８ａ〜３８ｎの出力ノードがそれぞれ接続される。ＦＦ６０ａ〜６０ｎのそれぞれは、入力ピン２２に接続されたシフトチェーンパス２６によりシフトレジスタ状に直列に接続される。ＡＮＤ回路６２ａ〜６２ｎの入力ノードに、入力ノード（１）〜（ｎ）、及びＦＦ６０ａ〜６０ｎの出力ノードがそれぞれ接続される。ＡＮＤ回路６２ａ〜６２ｎのそれぞれの出力ノードは、ＯＲ回路６４の複数の入力ノードのそれぞれに並列に接続される。

図５は、図１に示したＩ／Ｏ選択器３８ａ〜３８ｎの中の一つを代表として選び、Ｉ／Ｏ選択器３８として示した図である。図５に示すように、Ｉ／Ｏ選択器３８は、複数の入力ノード（１）、（２）、・・・、（ｍ）、Ｉ／Ｏ設定回路７６、複数のＡＮＤ回路７２ａ、７２ｂ、・・・、７２ｍ、及びＯＲ回路７４等を備えたデコーダである。Ｉ／Ｏ設定回路７６は、複数のＦＦ７０ａ、７０ｂ、・・・、７０ｍを有する。実施の形態では、デジタル型デコーダを用いているが、アナログ型デコーダであってもよい。ＡＮＤ回路７２ａ〜７２ｍの入力ノードに、入力ノード（１）〜（ｍ）、及びＦＦ７０ａ〜７０ｍの出力ノードがそれぞれ接続される。ＡＮＤ回路７２ａ〜７２ｍのそれぞれの出力ノードは、ＯＲ回路７４の複数の入力ノードのそれぞれに並列に接続される。

図６に示すように、メモリ３２ａ〜３２ｎにはそれぞれメモリセルアレイ３３ａ、３３ｂ、・・・、３３ｎの複数のメモリセル１３２にそれぞれアクセス可能な複数のＩ／Ｏ回路８０ａ、８０ｂ、・・・、８０ｍが備えられる。Ｉ／Ｏ選択器３８ａ〜３８ｎそれぞれの入力ノード（１）〜（ｍ）には、メモリ３２ａ〜３２ｎの複数のＩ／Ｏ回路８０ａ〜８０ｍに対応するデータレジスタ３４ａ〜３４ｎの出力ノードがそれぞれ接続される。ＦＦ７０ａ〜７０ｍのそれぞれは、シフトチェーンパス２６によりシフトレジスタ状に直列に接続される。

メモリ選択器１２のメモリ設定回路６６及びＩ／Ｏ選択器３８ａ〜３８ｎのＩ／Ｏ設定回路７６ａ、７６ｂ、・・・、７６ｎは、図６に示すように、シフトチェーンパス２６によりシフトレジスタ状に直列に接続される。入力ピン２２からメモリ設定回路６６及びＩ／Ｏ設定回路７６ａ〜７６ｎのそれぞれに入力される選択信号のパターンデータに基いて、メモリ３２ａ〜３２ｎ及びメモリ３２ａ〜３２ｎそれぞれのＩ／Ｏ回路８０ａ〜８０ｍの中から対象メモリ及び対象Ｉ／Ｏ回路を選択する。例えば、対象メモリ及び対象Ｉ／Ｏ回路としてメモリ３２ａ及びＩ／Ｏ回路８０ａを選択する場合、メモリ選択器１２のＦＦ６０ａ及びＩ／Ｏ選択器３８ａのＦＦ７０ａの状態が「１」に設定され、選択されていないメモリ３２ｂ〜３２ｍ及びＩ／Ｏ回路８０ｂ〜８０ｍに対応するＦＦの状態は「０」に設定される。したがって、この場合の選択信号のパターンデータは、「１０・・・０１０・・・０１０・・・０・・・１０・・・０」となる。

具体的には、図７に示すように、入力選択動作において、選択信号のパターンデータは、入力ピン２２からメモリ選択器１２のＦＦ６０ａからＦＦ６０ｎ、更に各Ｉ／Ｏ選択器３８ａ〜３８ｎのＦＦ７０ａからＦＦ７０ｍにシフトチェーンパス２６を経由して逐次シフトイン（Ｓｉ）される。メモリ選択器１２のメモリ設定回路６６及びＩ／Ｏ選択器３８ａ〜３８ｎのＩ／Ｏ設定回路７６ａ〜７６ｎのそれぞれに選択信号が設定されて対象メモリ及び対象Ｉ／Ｏ回路が選択されると、テスト信号のパターンデータが入力ピン２１からＢＩＳＴ回路１０に入力される。ＢＩＳＴ回路１０は、テスト信号のパターンデータに基いて、各メモリセルアレイ３３ａ〜３３ｎのＩ／Ｏ回路８０ａ〜８０ｍのそれぞれからアクセスされる複数のメモリセル１３２のそれぞれのアドレス０、１、・・・、ｋのメモリセル１３２のメモリテストを逐次実施する。

良否テストモードと同様、ステップＲ１、Ｗ、Ｒ２からなる３ステップを１テストサイクルとして、メモリ３２ａ〜３２ｎの各Ｉ／Ｏ回路からアクセス可能な複数のメモリセル１３２のアドレス０〜ｋについてメモリテストが繰り返される。例えば、図８に示すように、アドレスｉ〜アドレス（ｉ＋２）のメモリセル１３２のメモリテスト動作の間に、各アドレスのメモリセル１３２で読み出されたテストデータ値が、レジスタ値Ｄ２（ｉ−１）、Ｄ１ｉ、Ｄ２ｉ、Ｄ１（ｉ＋１）、Ｄ２（ｉ＋１）、Ｄ１（ｉ＋２）として、各Ｉ／Ｏ回路８０ａ〜８０ｍを介して１クロック周期遅れるようにステップＲ１及びＲ２に同期してデータレジスタ３４ａ〜３４ｎに格納される。各Ｉ／Ｏ回路８０ａ〜８０ｍに対応するデータレジスタ３４ａ〜３４ｎのレジスタ値のそれぞれは、Ｉ／Ｏ選択器３８ａ〜３８ｎの入力ノード（１）〜（ｍ）の入力値となる。

簡単のため、Ｉ／Ｏ選択器３８ａを対象Ｉ／Ｏ選択器、Ｉ／Ｏ回路８０ａを対象Ｉ／Ｏ回路として、図５に示したＩ／Ｏ選択器３８を参照して説明する。Ｉ／Ｏ選択器３８ａは、対象メモリのＩ／Ｏ回路８０ａ〜８０ｍの出力のそれぞれを入力ノード（１）〜（ｍ）の入力とする。対象Ｉ／Ｏ回路の出力を入力とするＡＮＤ回路７２ａに接続されたＦＦ７０ａの状態は「１」で、他のＦＦ７０ｂ〜７０ｍは「０」である。したがって、ＡＮＤ回路７２ａでは、入力ノード（１）の入力値がそのまま出力される。一方、ＡＮＤ回路７２ｂ〜７２ｍでは、「０」が出力される。ＡＮＤ回路７２ａ〜７２ｍの出力を入力とするＯＲ回路７４では、ＡＮＤ回路７２ａの入力値、即ち対象Ｉ／Ｏ回路から読み出されたメモリセル１３２のデータ値が出力される。

メモリ選択器１２は、Ｉ／Ｏ選択器３８ａ〜３８ｎの出力のそれぞれを入力ノード（１）〜（ｎ）の入力値とする。例えば、図６において、Ｉ／Ｏ選択器３８ａを対象Ｉ／Ｏ選択器とする。図４に示したＦＦ６０ａ〜６０ｎの中で対象Ｉ／Ｏ選択器３８ａの出力を入力とするＡＮＤ回路６２ａに接続されたＦＦ６０ａの状態は「１」であり、他のＦＦ６０ｂ〜６０ｎは「０」である。したがって、ＡＮＤ回路６２ａでは、入力ノード（１）の入力値がそのまま出力される。一方、ＡＮＤ回路６２ｂ〜６２ｎでは、「０」が出力される。ＡＮＤ回路６２ａ〜６２ｎの出力を入力とするＯＲ回路６４では、ＡＮＤ回路６２ａの入力値、即ち対象Ｉ／Ｏ回路から読み出されたメモリセル１３２のデータ値が図１に示したＦＦ１６に出力される。

例えば、図８に示すように、アドレスｉ〜アドレス（ｉ＋２）のメモリセル１３２のメモリテスト動作の間に、データレジスタ３４ａ〜３４ｎに格納されたテストデータ値Ｄ２（ｉ−１）、Ｄ１ｉ、Ｄ２ｉ、Ｄ１（ｉ＋１）、Ｄ２（ｉ＋１）、Ｄ１（ｉ＋２）がＢＩＳＴ出力として、出力ピン２４からテスタ４０の比較器５０に出力される。

なお、図７に示すように、メモリテスト動作の間に２クロック周期遅れてデータ出力動作が行われる。そのため、対象Ｉ／Ｏ回路の最後のアドレスｋから出力されたデータをＢＩＳＴ出力するために、２シフトアウト（Ｓｏ）クロック周期のデータ出力動作が必要となる。

現行のＢＩＳＴ回路を内蔵した半導体装置では、メモリセルから読み出されたテストデータ信号を一旦格納する複数のデータレジスタが、シフトチェーンパスによりシフトレジスタ状に接続されている。複数のデータレジスタのそれぞれに格納されたテストデータ信号は、シフトアウト動作により逐次ＢＩＳＴ出力として出力ピンから出力される。したがって、複数のデータレジスタに格納されたデータ信号が全てシフトアウトされるまで、メモリテストは中断されてしまう。このように、現行のＢＩＳＴ回路を内蔵した半導体装置の不良解析モードでは、実仕様周波数でメモリテストを行うことができない。

また、複数のメモリのそれぞれで読み出されたテストデータ信号を出力ピンに直接出力して不良解析を行なう場合は、複数のメモリの数だけ出力ピンが必要となる。しかし、不良解析のために割り当てられる半導体装置の外部ピンの数は限られている。したがって、複数のメモリのそれぞれに出力ピンを設けることは好ましくない。

本発明の実施の形態に係る半導体装置では、Ｉ／Ｏ選択器３８ａ〜３８ｎが、データレジスタ３４ａ〜３４ｎの後段に配置される。また、メモリ選択器１２が、Ｉ／Ｏ選択器３８ａ〜３８ｎの後段に配置される。Ｉ／Ｏ選択器３８ａ〜３８ｎは、メモリ３２ａ〜３２ｎのＩ／Ｏ回路８０ａ〜８０ｍからアクセスされる複数のメモリセル１３２のアドレスのそれぞれから読み出されるデータ信号を１ビットずつ逐次選択して出力することができる。また、メモリ選択器１２は、複数のメモリ３２ａ〜３２ｎから１つを選択することができる。その結果、メモリテストの各サイクルで読み出された対象メモリの対象Ｉ／Ｏ回路のテストデータ信号が一つの出力ピン２４から外部に出力することができる。このように、実施の形態に係る半導体装置によれば、ＢＩＳＴによりメモリを実仕様周波数でテストしながら、不良解析データを出力することが可能となる。

対象メモリの全てのＩ／Ｏ回路８０ａ〜８０ｍのテストデータを読み出すには、メモリテストをＩ／Ｏ回路８０ａ〜８０ｍのそれぞれについて逐次実行する。更に、全てのメモリ３２ａ〜３２ｎについてメモリテストを実行する場合は、Ｉ／Ｏ選択器３８ａ〜３８ｎ及びメモリ選択器１２の設定を逐次変更しつつ、全てのメモリ３２ａ〜３２ｎについてメモリセル１３２のデータが出力されるようにしてメモリテストを実行する。このようにして、複数のメモリ３２ａ〜３２ｎの実仕様周波数に同期して複数のメモリ３２ａ〜３２ｎのそれぞれの読み出しデータ信号を一つの出力ピン２４から外部に出力することが可能となる。

また、メモリ選択器１２とＩ／Ｏ選択器３８ａ〜３８ｎのそれぞれは、シフトチェーンパス２６によりシフトレジスタ状に直列に接続されている。したがって、一つの入力ピン２２から選択信号をシフトインすることにより、Ｉ／Ｏ選択器３８ａ〜３８ｎ及びメモリ選択器１２の設定を逐次変更することが可能となる。

次に、本発明の実施の形態に係るテスト方法を、図９に示すフローチャートを用いて説明する。なお、図９においては、一つの対象メモリのテスト方法について説明する。不良解析対象のメモリが複数ある場合は、図９の処理を複数の対象メモリのそれぞれに対して実行すればよい。

（イ）ステップＳ１００で、図６に示した複数のメモリ３２ａ〜３２ｎの中の対象メモリについて、複数のＩ／Ｏ回路８０ａ〜８０ｍの中から対象Ｉ／Ｏ回路、例えばＩ／Ｏ回路８０ａを設定する。Ｉ／Ｏ回路数ｊ（ｊは、１〜ｍの整数）が１に設定される。

（ロ）ステップＳ１０１で、テスタ４０のパターン発生器４４により発生された選択信号のパターンデータが、入力ピン２２を介してメモリ選択器１２及び複数のＩ／Ｏ選択器３８ａ〜３８ｎを直列に接続するシフトチェーンパス２６にシフトインされる。例えば、メモリ選択器１２により対象メモリとしてメモリ３２ａが選択され、Ｉ／Ｏ選択器３８ａ〜３８ｎにより対象Ｉ／Ｏ回路としてＩ／Ｏ回路８０ａが選択される。

（ハ）ステップＳ１０２で、パターン発生器４４により発生されたテスト信号のパターンデータが、入力ピン２１を介してＢＩＳＴ回路１０に入力され、メモリテストが実行される。

（ニ）ステップＳ１０３で、メモリ３２ａのＩ／Ｏ回路８０ａの複数のアドレスのそれぞれのテストデータ信号が、Ｉ／Ｏ選択器３８ａ及びメモリ選択器１２等を経由してＢＩＳＴ回路１０から出力ピン２４を介して逐次出力される。

（ホ）ステップＳ１０４で、比較器５０により、テストデータ信号とパターン発生器４４で作成された期待値とが比較される。

（ヘ）ステップＳ１０５で、比較器５０の比較結果が、不良解析メモリ４８に格納される。また、パターン発生器４４で作成されたテスト信号のパターンデータが、比較結果と共に不良解析メモリ４８に格納される。

（ト）ステップＳ１０６で、メインプロセッサ５２により、不良解析メモリ４８に格納された比較結果及びパターンデータに基き、不良解析対象のメモリのＦＢＭが作成される。作成されたＦＢＭは、ＦＢＭメモリ５６に格納される。

（チ）ステップＳ１０７で、Ｉ／Ｏ回路数ｊがインクリメントされる。Ｉ／Ｏ回路数ｊがｍになるまで、ステップＳ１０１〜ステップＳ１０６の処理が繰り返し実行される。

本発明の実施の形態に係るテスト方法では、対象メモリの対象Ｉ／Ｏ回路において、複数のアドレスのそれぞれに対して実仕様周波数でメモリテストを実行しながら、読み出されたテストデータ信号を逐次出力することができる。また、複数のアドレスのそれぞれのテストデータ信号は、ＢＩＳＴ回路１０から一つの出力ピンを介して出力される。更に、不良解析メモリ４８に格納された比較結果及びテスト入力信号のパターンデータを用いて不良ビットのアドレスを判定することが可能である。

本発明の実施の形態に係るテスト方法によれば、ＢＩＳＴによりメモリを実仕様周波数でテストしながら、不良解析データを出力することが可能となる。

（第１の変形例）
本発明の実施の形態の第１の変形例に係る半導体装置は、図１０に示すように、ＯＲ回路９０を有するＢＩＳＴ回路１０等を備える。ＯＲ回路９０の入力ノードには、Ｉ／Ｏ選択器３８ａ〜３８ｎの出力ノードが並列に接続される。ＯＲ回路９０の出力ノードは、マルチプレクサ２０の入力ノードに接続される。Ｉ／Ｏ選択器３８ａ〜３８ｎのＩ／Ｏ設定回路７６ａ〜７６ｎのそれぞれは、入力ピン２２に接続されたシフトチェーンパス２６により直列に接続される。

本発明の実施の形態の第１の変形例では、Ｉ／Ｏ選択器３８ａ〜３８ｎの出力を入力として複数のメモリセルのアドレスのそれぞれから読み出されるデータ信号を１ビットずつ逐次選択して出力するＯＲ回路９０を用いる点が実施の形態と異なる。他の構成は実施の形態と同様であるので、重複する記載は省略する。

入力ピン２２からシフトチェーンパス２６を介してＩ／Ｏ設定回路７６ａ〜７６ｎのそれぞれに入力される選択信号のパターンデータに基いて、メモリ３２ａ〜３２ｎ及びメモリ３２ａ〜３２ｎそれぞれのＩ／Ｏ回路８０ａ〜８０ｍの中から対象メモリ及び対象Ｉ／Ｏ回路が選択される。例えば、対象メモリ及び対象Ｉ／Ｏ回路としてメモリ３２ａ及びＩ／Ｏ回路８０ａを選択する場合、Ｉ／Ｏ設定回路７６ａのＦＦ７０ａだけが「１」に設定され、選択されていないメモリ３２ａのＩ／Ｏ回路８０ｂ〜８０ｍ及びメモリ３２ｂ〜３２ｍのＩ／Ｏ回路８０ａ〜８０ｍに対応するＦＦのそれぞれは「０」に設定される。したがって、この場合の選択信号のパターンデータは、「１０・・・０００・・・０・・・００・・・０」となる。

図３に示したパターン発生器４４で生成された選択信号が、入力ピン２２からシフトチェーンパス２６を経由して各Ｉ／Ｏ選択器３８ａ〜３８ｎのＩ／Ｏ設定回路７６ａ〜７６ｎのＦＦ７０ａ〜７０ｍに逐次シフトインされる。Ｉ／Ｏ設定回路７６ａ〜７６ｎのそれぞれに選択信号が設定されて対象メモリ及び対象Ｉ／Ｏ回路が選択されると、テスト信号のパターンデータがＢＩＳＴ回路１０に入力される。ＢＩＳＴ回路１０は、テスト信号のパターンデータに基いて、各メモリ３２ａ〜３２ｎのＩ／Ｏ回路８０ａ〜８０ｍのそれぞれからアクセスされる複数のメモリセルのアドレスにおいてメモリテストを逐次実施する。

Ｉ／Ｏ選択器３８ａ〜３８ｎでは、対象メモリの対象Ｉ／Ｏ回路のメモリセルのテストデータ信号が選択的に出力される。したがって、ＯＲ回路９０から、対象メモリの対象Ｉ／Ｏ回路からアクセスされる複数のメモリセルのアドレスのそれぞれから読み出されるデータ信号を１ビットずつ逐次選択して出力することができる。このように、実施の形態の第１の変形例に係る半導体装置によれば、ＢＩＳＴによりメモリを実仕様周波数でテストしながら、不良解析データを出力することが可能となる。

また、実施の形態の第１の変形例では、Ｉ／Ｏ選択器３８ａ〜３８ｎの出力を入力として複数のメモリセルのアドレスのそれぞれから読み出されるデータ信号を１ビットずつ逐次選択して出力するＯＲ回路９０が用いられる。したがって、図４に示したメモリ選択器１２に比べ、回路構成を簡単にすることができる。

（第２の変形例）
本発明の実施の形態の第２の変形例に係る半導体装置は、図１１に示すように、Ｉ／Ｏ選択器３８Ａ、３８Ｂ、・・・、３８Ｎを有するメモリ回路３０ａ〜３０ｎ、メモリ選択器１２及びＩ／Ｏ設定回路７６Ａを有するＢＩＳＴ回路１０等を備える。Ｉ／Ｏ選択器３８Ａ〜３８Ｎのそれぞれは、ＡＮＤ回路７２ａ〜７２ｍ及びＯＲ回路７４等を備える。Ｉ／Ｏ設定回路７６Ａは、ＦＦ７０ａ、７０ｂ、・・・、７０ｍを備える。

メモリ選択器１２のメモリ設定回路６６のＦＦ６０ａ〜６０ｎ及びＩ／Ｏ設定回路７６ＡのＦＦ７０ａ〜７０ｎのそれぞれは、シフトチェーンパス２６によりシフトレジスタ状に直列に接続される。Ｉ／Ｏ選択器３８Ａ〜３８ＮのＡＮＤ回路７２ａ〜７２ｍのそれぞれには、Ｉ／Ｏ設定回路７６ＡのＦＦ７０ａ〜７０ｍがそれぞれ並列に接続される。

本発明の実施の形態の第２の変形例では、メモリ３２ａ〜３２ｎのＩ／Ｏ回路８０ａ〜８０ｍの中から対象Ｉ／Ｏ回路の選択を設定するＩ／Ｏ設定回路７６ＡをＩ／Ｏ選択器３８Ａ〜３８Ｎで共有して用いる点が実施の形態と異なる。他の構成は実施の形態と同様であるので、重複する記載は省略する。

入力ピン２２からメモリ設定回路６６及びＩ／Ｏ設定回路７６Ａのそれぞれに入力される選択信号のパターンデータに基いて、メモリ３２ａ〜３２ｎ及びメモリ３２ａ〜３２ｎそれぞれのＩ／Ｏ回路８０ａ〜８０ｍの中から対象メモリ及び対象Ｉ／Ｏ回路が選択される。例えば、対象メモリ及び対象Ｉ／Ｏ回路としてメモリ３２ａ及びＩ／Ｏ回路８０ａを選択する場合、メモリ設定回路６６のＦＦ６０ａ及びＩ／Ｏ設定回路７６ａのＦＦ７０ａが「１」に設定され、選択されていないメモリ３２ｂ〜３２ｎ及びＩ／Ｏ回路８０ｂ〜８０ｍに対応するＦＦのそれぞれは「０」に設定される。したがって、この場合の選択信号のパターンデータは、「１０・・・０１０・・・０」となる。

図３に示したパターン発生器４４で生成された選択信号が、入力ピン２２からシフトチェーンパス２６を経由してメモリ設定回路６６及びＩ／Ｏ設定回路７６ＡのＦＦ６０ａ〜６０ｎ、７０ａ〜７０ｍに逐次シフトインされる。メモリ設定回路６６及びＩ／Ｏ設定回路７６Ａのそれぞれに選択信号が設定されて対象メモリ及び対象Ｉ／Ｏ回路が選択されると、テスト信号のパターンデータがＢＩＳＴ回路１０に入力される。ＢＩＳＴ回路１０は、テスト信号のパターンデータに基いて、各メモリ３２ａ〜３２ｎのＩ／Ｏ回路８０ａ〜８０ｍのそれぞれからアクセスされるアドレスのメモリセルのメモリテストを逐次実施する。

Ｉ／Ｏ選択器３８ａ〜３８ｎでは、Ｉ／Ｏ設定回路７６Ａの設定に基いて、各メモリ３２ａ〜３２ｎの対象Ｉ／Ｏ回路のメモリセルのテストデータ信号が選択されて逐次出力される。メモリ選択器１２では、入力された各メモリ３２ａ〜３２ｎの対象Ｉ／Ｏ回路のメモリセルのテストデータ信号から対象メモリのテストデータ信号が選択されて逐次出力される。したがって、メモリ選択器１２から、対象メモリの対象Ｉ／Ｏ回路からアクセスされる複数のメモリセルのアドレスのそれぞれから読み出されるデータ信号を１ビットずつ逐次選択して出力することができる。このように、実施の形態の第２の変形例に係る半導体装置によれば、ＢＩＳＴによりメモリを実仕様周波数でテストしながら、不良解析データを出力することが可能となる。

また、実施の形態の第２の変形例では、Ｉ／Ｏ選択器３８Ａ〜３８Ｎのそれぞれの対象Ｉ／Ｏ回路の選択が、共有のＩ／Ｏ設定回路７６Ａで設定される。したがって、Ｉ／Ｏ選択器３８Ａ〜３８Ｎの回路構成を簡単にすることができる。

なお、実施の形態の第２の変形例では、Ｉ／Ｏ設定回路７６ＡをＢＩＳＴ回路１０内に配置しているが、配置は限定されない。例えば、メモリ回路３０ａ〜３０ｎのいずれかにＩ／Ｏ設定回路を配置してもよい。あるいは、ＢＩＳＴ回路１０及びメモリ回路３０ａ〜３０ｎ以外の半導体装置領域に配置してもよい。

（その他の実施の形態）
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。

本発明の実施の形態においては、テスタ４０のタイミング発生器４２、パターン発生器４４、及びパターンデータメモリ５４等を用いてテスト信号及び選択信号のパターンデータを生成している。しかし、ＢＩＳＴ回路１０に内臓のタイミング発生器、パターン発生器、及びパターンデータメモリ等を用いてテスト信号及び選択信号のパターンデータを生成してもよい。この場合、ＢＩＳＴ回路１０のパターンデータメモリに、予めテスト信号及び選択信号のパターンデータ情報が格納される。

このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。

本発明の実施の形態に係る半導体装置の構成の一例を示す概略図である。 本発明の実施の形態に係る半導体装置の良否テストのタイミングチャートの一例を示す図である。 本発明の実施の形態に係る半導体装置の不良解析を実行するテスタの構成の一例を示す概略図である。 本発明の実施の形態に係るメモリ選択器の構成の一例を示す概略図である。 本発明の実施の形態に係るＩ／Ｏ選択器の構成の一例を示す概略図である。 本発明の実施の形態に係る半導体装置の不良解析におけるメモリ及びＩ／Ｏ回路の選択を説明する図である。 本発明の実施の形態に係る半導体装置の不良解析のタイミングチャートの一例を示す図である。 本発明の実施の形態に係る半導体装置の不良解析におけるメモリテストのタイミングチャートの一例を示す図である。 本発明の実施の形態に係る半導体装置のテスト方法の一例を示すフローチャートである。 本発明の実施の形態の第１の変形例に係る半導体装置の構成の一例を示す概略図である。 本発明の実施の形態の第２の変形例に係る半導体装置の構成の一例を示す概略図である。

符号の説明

１０…ＢＩＳＴ回路
１２…メモリ選択器
２０…マルチプレクサ
２１、２２…入力ピン
２４…出力ピン
２６…シフトチェーンパス
３０ａ〜３０ｎ…メモリ回路
３２ａ〜３２ｎ…メモリ
３３ａ〜３３ｎ…メモリセルアレイ
３４ａ〜３４ｎ…データレジスタ
３６ａ〜３６ｎ…比較器
３８、３８ａ〜３８ｎ…入出力（Ｉ／Ｏ）選択器
８０ａ〜８０ｍ…入出力（Ｉ／Ｏ）回路
１３２…メモリセル

Claims (5)

1. 複数のメモリセルと、該メモリセルのそれぞれにアクセス可能な複数の入出力回路を有するメモリをそれぞれ有する複数のメモリ回路と、
   前記複数のメモリの良否テストを実施する組込みセルフテスト回路
   とを備え、前記複数のメモリ回路のそれぞれが、前記複数の入出力回路を逐次選択して選択された対象入出力回路を介して前記複数のメモリセルのそれぞれから読み出されたデータ信号を前記組込みセルフテスト回路に逐次出力する入出力選択器を有することを特徴とする半導体装置。
2. 前記複数のメモリ回路の入出力選択器のそれぞれの出力ノードに入力ノードを接続し、前記複数のメモリ回路のメモリの中から対象メモリを選択し、前記対象メモリを備えるメモリ回路の前記入出力選択器から入力された前記データ信号を逐次外部出力ピンに出力するメモリ選択器を、前記組込みセルフテスト回路が備えることを特徴とする請求項１に記載の半導体装置。
3. 前記複数のメモリ回路の入出力選択器のそれぞれが、前記対象入出力回路を設定するために、互いに他のメモリセルの入出力選択回路の入出力設定回路と直列に接続された入出力設定回路を有することを特徴とする請求項１に記載の半導体装置。
4. 前記メモリ選択器が前記対象メモリを設定するメモリ設定回路を備え、
   前記組込みセルフテスト回路が前記メモリ設定回路に直列に接続され、前記複数の入出力選択器のそれぞれに並列に前記対象入出力回路を設定する入出力設定回路を更に備えることを特徴とする請求項２に記載の半導体装置。
5. 複数のメモリセルと、該メモリセルのそれぞれにアクセス可能な複数の入出力回路を有するメモリをそれぞれ有する複数のメモリ回路、及び前記複数のメモリの良否テストを実施する組込みセルフテスト回路を備える半導体装置の前記複数のメモリ回路のメモリのテスト方法であって、
   前記複数の入出力回路の中から対象入出力回路を選択し、前記複数のメモリセルのそれぞれからデータ信号を読み出し、
   前記複数のメモリセルのそれぞれに前記複数の入出力回路を介してテスト信号を逐次書き込み、
   前記対象入出力回路を介して前記複数のメモリセルのそれぞれから逐次読み出されたテストデータ信号を選択し、
   前記対象メモリから前記テストデータ信号を選択的に逐次外部出力ピンに出力する
   ことを含むことを特徴とするテスト方法。

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