JP2006012234A - メモリテスト回路およびメモリテスト方法 - Google Patents

メモリテスト回路およびメモリテスト方法 Download PDF

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Abstract

【課題】 メモリテストの時間を短縮するメモリテスト回路およびメモリテスト方法を提供する。
【解決手段】 期待値データを生成するデータ生成器１０と、複数のメモリ２１ａ〜２１ｃからメモリ読み出しデータが並列転送可能なようにそれぞれ接続されたキャプチャレジスタ２２ａ〜２２ｃと、複数のキャプチャレジスタの出力と期待値データとを複数のキャプチャレジスタ毎に比較する比較回路２３ａ〜２３ｃと、複数の比較回路の中で不一致を検出した比較回路を識別する識別回路２５と、不一致を検出されたメモリからのメモリ読み出しデータとメモリを識別するメモリ識別情報を記憶する読出レジスタ２６と、不一致を検出されたメモリ読み出しデータとメモリ識別情報をシリアルに読み出し、不一致を検出されたメモリのアクセス情報に対応させてシリアルに出力する出力レジスタ１２と、を備える。
【選択図】 図１

Description

本発明は、内蔵自己テスト方式によるメモリテスト回路およびメモリテスト方法に関する。
従来の内蔵自己テスト方式によるメモリテスト回路は、テスト対象のメモリセルの読み出しデータと期待値生成回路の出力データを期待値比較回路で比較し、全ビットが一致していれば信号Ｈを出力し、１ビットでも不一致の場合は信号Ｌをパスフェイル判定信号として出力し、テスト項目検出回路に保持されたテスト項目と、アドレスレジスタに保持されたメモリセルのアドレス情報と、不良ビット検出回路に保持されたビット位置情報を不良メモリセル情報蓄積用メモリに格納することでテスト中断を最小限にし、内蔵メモリを実仕様のスピードでテストした後に、不良メモリセル情報蓄積用メモリに蓄積された不良メモリセル情報を低速で読み出していた（特許文献１、参照）。
また、従来の内蔵自己テスト方式によるメモリテスト回路は、テスト対象のメモリを複数のブロックに分割し、各ブロック毎にメモリ読み出しデータとデータ生成器の期待値データを比較回路で比較し、１ビットでも不一致の場合は、すべてのブロックのメモリ読み出しデータを出力レジスタへシフト出力していた。
しかしながら、従来のメモリテスト回路では、テスト対象のメモリセルの全アドレスまで実仕様のスピードでテストしている間は、不良メモリセル情報を外部へ読み出せず不良ビットマップを早期に作成するのが困難であった。
また、データの不一致が発生していないブロックのメモリ読み出しデータまでシリアル出力して不良ビットマップを作成しメモリをテストしていたので、テストパタンサイクルの増大に伴い、メモリテスタのメモリ容量が増加し、メモリテストの時間も長期化していた。
特開２００４−８６９９６号公報（第６頁、図１）
本発明は、内蔵自己テスト方式によるメモリテストの時間を短縮し、不良ビットマップ作成に必要なメモリセルのデータを読み出す、メモリテスト回路およびメモリテスト方法を提供することを目的としている。
本発明の一態様は、複数のメモリと同一基板上に集積化され、複数のメモリを検査するメモリテスト回路であって、（イ）期待値データを生成するデータ生成器と、（ロ）複数のメモリからのメモリ読み出しデータが並列転送可能なように複数のメモリにそれぞれ並列接続された複数のキャプチャレジスタと、（ハ）複数のキャプチャレジスタの出力と期待値データとを複数のキャプチャレジスタ毎に比較するように複数のキャプチャレジスタにそれぞれ並列接続された複数の比較回路と、（ニ）複数の比較回路に接続され、複数の比較回路の中で不一致を検出した比較回路を識別する識別回路と、（ホ）複数のキャプチャレジスタ及び識別回路にそれぞれ接続され、不一致を検出されたメモリからのメモリ読み出しデータとメモリを識別するメモリ識別情報とを記憶する読出レジスタと、（ヘ）読出レジスタに接続され、不一致を検出されたメモリ読み出しデータとメモリ識別情報とをシリアルに読み出し、不一致を検出されたメモリのアクセス情報に対応させてシリアルに出力する出力レジスタと、を備える内蔵自己テスト方式のメモリテスト回路であることを要旨とする。
本発明の一態様は、（イ）複数のメモリから複数のキャプチャレジスタへ並列転送されたメモリ読み出しデータとデータ生成器の期待値データを複数のメモリ毎に並列的に比較するステップと、（ロ）並列的に比較するステップでデータの不一致が検出されたメモリを識別するメモリ識別情報を出力するステップと、（ハ）不一致を検出されたメモリ読み出しデータとメモリ識別情報を読出レジスタへ記憶するステップと、（ニ）読出レジスタから不一致を検出されたメモリ読み出しデータとメモリ識別情報を不一致を検出されたメモリのアクセス情報に対応させてシリアルに出力するステップと、を含む内蔵自己テスト方式のメモリテスト方法であることを要旨とする。
本発明によれば、内蔵自己テスト方式によるメモリテストの時間を短縮し、不良ビットマップ作成に必要なメモリセルのデータを読み出す、メモリテスト回路およびメモリテスト方法を提供することができる。
（第１の実施の形態）
本発明の第１の実施の形態に係る内蔵自己テスト（以下、「ＢＩＳＴ」と略記する。）方式のメモリテスト回路は、図１に示すように、内蔵自己テスト制御回路１６（以下、「ＢＩＳＴ制御回路１６」と略記する。）と、ＢＩＳＴ制御回路１６に接続される第1〜第３テストブロック２０ａ〜２０ｃと、テストブロック２０ａ〜２０ｃに接続される識別回路としてのデコーダ２５と、読出レジスタ２６を備える。
ＢＩＳＴ制御回路１６は、データ生成器１０、アドレス生成器１１、出力レジスタ１２、判定器１３、不一致制御回路１４を内部に設けている。
第１〜第３テストブロック２０ａ〜２０ｃは、それぞれメモリ２１ａ〜２１ｃ、各メモリ２１ａ〜２１ｃに接続するキャプチャレジスタ２２ａ〜２２ｃ、各キャプチャレジスタ２２ａ〜２２ｃにそれぞれ接続する複数の比較回路２３ａ〜２３ｃを備えている。
各メモリ２１ａ〜２１ｃは、アドレス生成器１１に接続され、データの読み出し及び書き込みアドレスの供給を受ける。
複数の比較回路２３ａ〜２３ｃは、出力を分岐させ、一方をデコーダ２５へ接続し、他方をＡＮＤ論理の判定器１３へ接続している。
判定器１３は、不一致制御回路１４に接続し、複数の比較回路２３ａ〜２３ｃの中の１つでも判定信号Ｌを受信した場合は、不一致制御回路１４へ信号Ｌを出力する。
図示した、ＢＩＳＴ方式のメモリテスト回路１７は、複数のメモリ２１ａ〜２１ｃと同一基板上に集積化され、複数のメモリ２１ａ〜２１ｃを検査するメモリテスト回路１７であって、期待値データを生成するデータ生成器１０と、複数のメモリ２１ａ〜２１ｃからのメモリ読み出しデータが並列転送可能なように複数のメモリ２１ａ〜２１ｃにそれぞれ並列接続された複数のキャプチャレジスタ２２ａ〜２２ｃと、複数のキャプチャレジスタ２２ａ〜２２ｃの出力と期待値データとを複数のキャプチャレジスタ２２ａ〜２２ｃ毎に比較するように複数のキャプチャレジスタ２２ａ〜２２ｃにそれぞれ接続された複数の比較回路２３ａ〜２３ｃと、複数の比較回路２３ａ〜２３ｃに接続され、複数の比較回路２３ａ〜２３ｃの中で不一致を検出した比較回路を識別する識別回路としてのデコーダ２５と、複数のキャプチャレジスタ２２ａ〜２２ｃ及びデコーダ２５にそれぞれ接続され、不一致を検出されたメモリからのメモリ読み出しデータとメモリを識別するメモリ識別情報とを記憶する読出レジスタ２６と、読出レジスタ２６に接続され、不一致を検出されたメモリ読み出しデータとメモリ識別情報とをシリアルに読み出し、不一致を検出されたメモリのアクセス情報に対応させてシリアルに出力する出力レジスタ１２と、を備える。
ＢＩＳＴ制御回路１６は、読出レジスタ２６を制御し、デコーダ２５のメモリ識別情報及び不一致を検出されたメモリ読み出しデータを記憶する。例えば、２５６ビット幅のメモリ読み出しデータと２ビットのメモリ識別情報を記憶する。但し、本発明は、メモリ読み出しデータ幅及びメモリ識別情報のビット幅を限定するものではなく、回路設計に応じてデータ幅及びビット幅を任意に変更することができる。
読出レジスタ２６は、例えば、第１テストブロック２０ａに配置したキャプチャレジスタ２２ａのビット幅を２５６ビット幅とすれば、２５６ビット幅のデータを一度にキャプチャレジスタ２２ａから並列的に転送させ記憶することができる。又、第２及び第３テストブロック２０ｂ、２０ｃに配置したキャプチャレジスタ２２ｂ、２２ｃを２５６ビット幅以内に設定すれば、読出レジスタ２６は、一度にキャプチャレジスタ２２ｂ、２２ｃから並列的にデータを転送させ記憶することができる。
読出レジスタ２６の容量は、キャプチャレジスタ２２ａ〜２２ｃ個々のビット幅とメモリ識別情報のビット幅に基づいて任意に決定することができる。不良ビットが存在するキャプチャレジスタが複数発生する場合を想定して、テストブロック数に応じて増加させることもできる。
ＢＩＳＴ制御回路１６、第１〜第３テストブロック２０ａ〜２０ｃ、読出レジスタ２６は、共通のクロック信号ＣＫを受信し、データ書き込みサイクル、データ読み出しサイクル、データ転送サイクルをクロック信号ＣＫに同期して実行する。
図１のメモリテスト回路の動作について説明する。ＢＩＳＴ制御回路１６は、データ生成器１０に期待値データを生成させる。この期待値データは、メモリ２１ａ〜２１ｃが同時に書き込めるデータ幅を有する。
（ａ）データ書き込みサイクル
ＢＩＳＴ制御回路１６は、アドレス生成器１１に各メモリ２１ａ〜２１ｃの先頭番地〜最終番地の間でアクセス情報としてのアドレスを生成させ、各メモリ２１ａ〜２１ｃを書き込みイネーブル状態に遷移させてから、データ生成器１０の期待値データを各メモリ２１ａ〜２１ｃへ並列的に書き込む。
（ｂ）データ読み出しサイクル
ＢＩＳＴ制御回路１６は、各メモリ２１ａ〜２１ｃを読み出しイネーブル状態に遷移させてから、アドレス生成器１１のアドレスに対応した各メモリ２１ａ〜２１ｃのメモリ読み出しデータを第１〜第３テストブロック２０ａ〜２０ｃ毎に配置したキャプチャレジスタ２２ａ〜２２ｃに保持させる。
（ｃ）メモリデータ比較サイクル
第１テストブロック２０ａでは、比較回路２３ａは、キャプチャレジスタ２２ａの出力に現れるメモリ読み出しデータとデータ生成器１０の期待値データを比較し、全ビットが一致していれば信号Ｈを出力し、１ビットでも不一致を検知した場合は信号Ｌを出力する。
第２テストブロック２０ｂでは、比較回路２３ｂは、キャプチャレジスタ２２ｂの出力に現れるメモリ読み出しデータとデータ生成器１０の期待値データを比較し、全ビットが一致していれば信号Ｈを出力し、１ビットでも不一致を検知した場合は信号Ｌを出力する。
第３テストブロック２０ｃでは、比較回路２３ｃは、キャプチャレジスタ２２ｃの出力に現れるメモリ読み出しデータとデータ生成器１０の期待値データを比較し、全ビットが一致していれば信号Ｈを出力し、１ビットでも不一致を検知した場合は信号Ｌを出力する。
また、出力レジスタ１２は、読み出しアドレスに対応した比較結果が確定するまでアドレス生成器１１のアドレスを保持する。
このように、メモリ２１ａ〜２１ｃから読み出されたメモリ読み出しデータは、それぞれキャプチャレジスタ２２ａ〜２２ｃを経由して第１〜第３テストブロック２０ａ〜２０ｃ毎に配置した比較回路２３ａ〜２３ｃにて比較され、１ビットでも不一致を検知したテストブロックの比較回路が信号Ｌをパスファイル判定信号としてデコーダ２５及び判定器１３へ出力する。
ここで、最終アドレスに至る間に、第１テストブロック２０ａのメモリ２１ａで不良ビットが発見された場合を例示して説明する。
判定器１３は、不一致を検出した比較回路２３ａからパスファイル判定信号Ｌを受信すると、パスフェイル判定信号Ｌをメモリテスト回路の外部へ出力すると共に、不一致制御回路１４へも信号Ｌを伝達する。
（ｄ）データ転送サイクル
不一致制御回路１４は、テスト中断信号をデータ生成器１０、アドレス生成器１１、出力レジスタ１２へ出力し、メモリ２１ａ〜２１ｃから次のアドレスによるデータの書き込み及び読み出しを停止させ、不良ビットを含むメモリ読み出しデータをキャプチャレジスタ２２ａから読出レジスタ２６へ転送する。
ＢＩＳＴ制御回路１６は、キャプチャレジスタ２２ａに対して、比較回路２３ａで比較された全ビット分のメモリ読み出しデータを読出レジスタ２６へ並列転送させ書きこむ。引き続き、デコーダ２５は、不一致を検出されたメモリ２１ａを識別するメモリ識別情報を読出レジスタ２６へ書き込む。
ここで、「メモリ識別情報」は、第１テストブロック２０ａのパスファイル判定信号「Ｌ」、第２テストブロック２０ｂのパスファイル判定信号「Ｈ」、第３テストブロック２０ｃのパスファイル判定信号「Ｈ」が出力された場合に、デコーダ２５から出力される２桁の２進数「０１」で表わすことができる。但し、本発明は、メモリ識別情報を２桁の２進数に限定するものではなく、回路設計に応じて４桁の８進数を対象とするなど様々な態様に変更可能である。
（ｅ）シリアル出力サイクル
ＢＩＳＴ制御回路１６は、出力レジスタ１２を制御し、アドレス生成器１１で発生したアドレスをメモリテスト回路の外部へ出力させ、連続して読出レジスタ２６から不良ビットを含むメモリ読み出しデータと共にメモリ識別情報をシリアルに読み出しメモリテスト回路の外部へシリアルに出力し、１アドレスに対する不良ビットマップ情報を提供することができる。
引き続き、ＢＩＳＴ制御回路１６は、アドレス生成器１１のアドレスを増分又は減分させ、データ書き込みサイクルを実行し、データ読み出しサイクルを実行し、メモリデータ比較サイクルを実行し、最終アドレスまで各サイクルを繰り返し実行させる。
このように、メモリテスト回路では、メモリ読み出しデータと期待値データの不一致を検出する毎に、アドレス生成器１１を停止させて、１アドレスに対する全ビットのメモリ読み出しデータと対応するメモリ識別情報をメモリテスト回路の外部へシリアルに出力する。
また、シリアル出力サイクルの変形例として、アドレス生成器１１を停止させずに、不一致を検出されたメモリ読み出しデータと対応するメモリ識別情報を読出レジスタ２６に蓄積し、テスト終了アドレスまでメモリ読み出しデータと期待値データの比較が完了してから、読出レジスタ２６に蓄積したメモリ読み出しデータと対応するメモリ識別情報を不良ビットのアドレスに対応つけてシリアルに読み出し、出力レジスタ１２からシリアルに出力することもできる。
（ｆ）マルチブロック不良モード
読出レジスタ２６は、１アドレスに対して、第１〜第３テストブロック２０ａ〜２０ｃに設けたメモリ２１ａ〜２１ｃの何れか１つだけが不良ビットを有している場合は、１つのキャプチャレジスタのデータを並列転送し１度書き込むだけで良い。
また、読出レジスタ２６は、１アドレスに対して、複数のテストブロックに設けたメモリで不良ビットが存在する場合は、不良ビットが存在するキャプチャレジスタのデータを優先順位を付けて複数回の並列転送を実行し書き込むだけで不良ビットマップの情報を格納することができる。
さらに、ＢＩＳＴ制御回路１６は、複数の比較回路が同時に不一致を検出した場合、マルチブロック不良モードを検出し出力レジスタ１２を制御する。
出力レジスタ１２は、１つのキャプチャレジスタのデータとメモリ識別情報を読出レジスタ２６からシリアルに読み出すだけでなく、後続のキャプチャレジスタのデータとメモリ識別情報をも読出レジスタ２６からシリアルに読み出して、複数のテストブロックで発生した不良ビットのメモリ読み出しデータをメモリテスト回路の外部に設けたメモリテスタへ送信する。
ＢＩＳＴ制御回路１６は、複数の比較回路２３ａ〜２３ｃを第１〜第３テストブロック２０ａ〜２０ｃの番号順に優先順位を付けて、キャプチャレジスタ２２ａ、２２ｂ、２２ｃに記憶する不良ビットを含むメモリ読み出しデータを順番に転送させ読出レジスタ２６に優先順位の高いキャプチャレジスタのメモリ読み出しデータから順に書き込む。
第１テストブロック２０ａのメモリ２１ａに不良ビットが存在する場合は、第１テストブロック２０ａのキャプチャレジスタ２２ａのメモリ読み出しデータを第１優先順位で読出レジスタ２６へ書き込み、引き続き、第１テストブロック２０ａを識別する２桁の２進数「０１」をメモリ識別情報として読出レジスタ２６へ書き込む。
第２テストブロック２０ｂのメモリ２１ａに不良ビットが存在する場合は、第２テストブロック２０ｂのキャプチャレジスタ２２ｂのメモリ読み出しデータを第２優先順位で読出レジスタ２６へ書き込み、引き続き、第２テストブロック２０ｂを識別する２桁の２進数「１０」をメモリ識別情報として読出レジスタ２６へ書き込む。
第３テストブロック２０ｃのメモリ２１ｃに不良ビットが存在する場合は、第３テストブロック２０ｃのキャプチャレジスタ２２ｃのメモリ読み出しデータを第３優先順位で読出レジスタ２６へ書き込み、引き続き、第３テストブロック２０ｃを識別する２桁の２進数「１１」をメモリ識別情報として読出レジスタ２６へ書き込む。
読出レジスタ２６は、１アドレスに対して、第１と第２テストブロック２０ａ、２０ｂのメモリ２１ａ、２１ｂで不良ビットが存在する場合は、優先順位の通りに、第１テストブロック２０ａのキャプチャレジスタ２２ａの次ぎに第２テストブロック２０ｂのキャプチャレジスタ２２ａのメモリ読み出しデータを読み出す。
読出レジスタ２６は、１アドレスに対して、第２と第３テストブロック２０ｂ、２０ｃに設けたメモリ２１ｂ、２１ｃで不良ビットが存在する場合は、優先順位の通りに、第２テストブロック２０ｂのキャプチャレジスタ２２ｂの次ぎに第３テストブロック２０ｃのキャプチャレジスタ２２ｃのメモリ読み出しデータを読み出す。
出力レジスタ１２は、読出レジスタ２６へ優先順位を付けたメモリ読み出しデータと対応するメモリ識別情報が書き込まれた段階で、ファストインファストアウト方式で読出レジスタ２６からメモリ読み出しデータとメモリ識別情報をシリアルに読み出し外部へ転送する。
このように、出力レジスタ１２は、マルチブロック不良モードの場合は、１つ目のメモリ読み出しデータと、対応するメモリ識別情報をシリアルに出力した後、連続して２つ目のメモリ読み出しデータと、対応するメモリ識別情報をシリアルに転送するので、メモリテスト回路の外部に設けたメモリテスタでは、容易にマルチブロック不良モードを判別することができる。
例えば、出力レジスタ１２は、読出レジスタ２６の中に第１、第２テストブロック２０ａ、２０ｂに対応するメモリ読み出しデータが記録されている場合は、第１テストブロック２０ａに対応するメモリ読み出しデータ及び第１テストブロック２０ａを識別するメモリ識別情報をシリアルに読み出した後、連続して、第２テストブロック２０ｂに対応するメモリ読み出しデータ及び第２テストブロック２０ｂを識別するメモリ識別情報をシリアルに読み出し、メモリテスト回路の外部へ転送する。
第１の実施の形態では、出力レジスタ１２は、１アドレスだけでなく、複数の不良ビットのメモリのアドレスを記憶し、読出レジスタ２６からメモリ読み出しデータと対応するメモリ識別情報を読み出し、各不良ビットのアドレスに対応つけてシリアルに出力することができる。
出力レジスタ１２は、不良ビットのメモリ読み出しデータと対応するメモリ識別情報からなる不良ビット情報をテスト終了アドレスの比較が完了してからシリアルに出力することができるので、実仕様の速度でＢＩＳＴ方式のテストをすることができる。
ただし、不良ビットマップの作成を早期に完了させるために、ＢＩＳＴのテスト終了アドレスまでの任意の期間に不良ビット情報を出力レジスタ１２からシリアルに出力しても良い。
また、出力レジスタ１２は、複数の不良ビット情報が読出レジスタ２６に溜まった段階で不良ビット情報をシリアルに出力しても良い。
図３は、本発明の第１の実施の形態のメモリテスト回路の動作を説明するフローチャートである。図１及び図３を参照して、メモリテスト回路の動作シーケンスを説明する。
ＢＩＳＴ制御回路１６は、データ生成器１０、アドレス生成器１１、出力レジスタ１２の内容を初期化ステップ３０（以下、ステップを「Ｓ」と略記する。）において初期化し、ビルトインセルフテスト処理を遂行する。
ＢＩＳＴ制御回路１６は、各メモリ２１ａ〜２１ｃにデータ生成器１０の期待値データを書き込んだ後に、各メモリ２１ａ〜２１ｃを読み出しイネーブル状態に遷移させ、期待値データを書きこんだアドレスに対応した各メモリ２１ａ〜２１ｃのメモリ読み出しデータを第１〜第３テストブロック２０ａ〜２０ｃ毎に配置したキャプチャレジスタ２２ａ〜２２ｃに保持させる。
第１〜第３テストブロック２０ａ〜２０ｃの比較回路２３ａ〜２３ｃは、データ比較Ｓ３１において、キャプチャレジスタ２２ａ〜２２ｃの出力に現れるメモリ読み出しデータとデータ生成器１０の期待値データをそれぞれ比較する。
一致判定Ｓ３２では、比較回路２３ａ〜２３ｃは、メモリ読み出しデータの全ビットが期待値データと一致していれば信号Ｈを出力し、処理をアドレス変更Ｓ３６へ分岐させ、１ビットでもデータの不一致を検知した場合は信号Ｌを出力し、デコーダ２５でメモリ識別情報を生成させ、処理をデータ記憶Ｓ３３へ移行させる。
アドレス変更Ｓ３６は、アドレス生成器１１のアドレスを増分又は減分させ、次ぎのアドレスを生成させ、データ比較Ｓ３１へＢＩＳＴ処理を移行させる。
データ記憶Ｓ３３では、例えば、第１テストブロック２０ａの比較回路２３ａがデータの不一致を検出した場合、データ生成器１０の期待値データと比較し不一致を検出されたメモリ読み出しデータの全ビットをキャプチャレジスタ２２ａから並列転送して読出レジスタ２６へ記憶する。並行して、デコーダ２５から第１テストブロック２０ａに設けたメモリ２１ａを識別するメモリ識別情報を取得し読出レジスタ２６へ記憶する。
出力レジスタ１２は、シリアル出力Ｓ３４で、アドレス生成器１１から取得したアドレスと読出レジスタ２６からシリアルに読み出すメモリ読み出しデータと、メモリ識別情報を結合させて、メモリテスト回路の外部へシリアル出力する。
ＢＩＳＴ制御回路１６は、終了判定Ｓ３５においてテスト終了アドレスまでメモリ読み出しデータと期待値データを比較したか否かを判定し、すべて比較していない場合（ＮＯ）はアドレス変更Ｓ３６へ分岐し、ＢＩＳＴの残りのアドレスに対応させて各メモリ２１ａ〜２１ｃをテストする。又、ＢＩＳＴの最終アドレスまでメモリ読み出しデータと期待値データを比較した場合（ＹＥＳ）はＢＩＳＴ処理を終了させる。
図３のシリアル出力Ｓ３４に用いるデータフォーマットを図４（ａ）に例示する。データフォーマットは、先頭ビットと最終ビットの間に、出力レジスタ１２（図１参照）が保持するアドレス生成器１１のアドレス、このアドレスの次ぎに、読出レジスタ２６（図１参照）からシリアルに読み出した不良ビットを含むメモリ読み出しデータ、最後に不良ビットを含むメモリを識別するメモリ識別情報を割り当てる。
図４（ａ）のデータフォーマットを用いたメモリの不良解析では、メモリ識別情報に基づき、ＢＩＳＴ中に不良ビットが発生したメモリ読み出しデータが何れのテストブロックの情報か容易に判別でき、アドレスの情報からメモリの記憶場所が判別できるので、不良ビットマップの作成が効率的に且つ短時間に完了させることができる。
例えば、データの不一致が発生している第１テストブロック２０ａのメモリ２１ａのメモリ読み出しデータだけ取得し、メモリ識別情報で第１テストブロック２０ａを判別できるので、他のテストブロック２０ｂ、２０ｃに設けたメモリ２１ｂ、２１ｃのメモリ読み出しデータのシリアル出力時間を省略することができる点で有利である。
図３のシリアル出力Ｓ３４に用いる他のデータフォーマットを図４（ｂ）に例示する。データフォーマットは、先頭ビットと最終ビットの間に、出力レジスタ１２（図１参照）が保持するアドレス生成器１１のアドレス、このアドレスの次ぎに、読出レジスタ２６（図１参照）からシリアルに読み出した不良ビットを含む、例えば、第１テストブロック２０ａのメモリ読み出しデータ、このメモリ読み出しデータの次ぎに第１テストブロック２０ａに設けたメモリ２１ａのメモリ識別情報、このメモリ識別情報の次ぎに、例えば、第２テストブロック２０ｂのメモリ読み出しデータ、このメモリ読み出しデータの次ぎに第２テストブロック２０ｂに設けたメモリ２１ｂのメモリ識別情報を割り当てる。
このように、第１テストブロック２０ａを識別するメモリ識別情報の後に連続して第２テストブロック２０ｂのメモリ読み出しデータがシリアルに出力されるデータフォーマットを採用するので、メモリテスト回路の外部に設けたメモリテスタが、データの連続性を検知し、マルチブロック不良モードを判別することができる。
このように、第１及び第２テストブロック２０ａ、２０ｂにおいて、同一のアドレスでメモリ読み出しデータと期待値データが不一致の場合であっても、テストブロック毎に設けたメモリのメモリ読み出しデータと関連するメモリ識別情報を取得できるので、従来に比して必要なメモリ読み出しデータを早期に取得することができる。
このように、第１の実施の形態では、全テストブロックのメモリ読み出しデータをシリアルにシフト出力させる必要がないので、データのシフト量が大幅に削減される。したがって、テストパタンサイクルを大きく削減することが出来ると供に、メモリテスト回路の外部に設けたメモリテスタのメモリ容量を削減し、テストタイムを大幅に削減することができる。
読出レジスタ２６は、不良ビットが発生したアドレスのメモリ読み出しデータと対応するメモリ識別情報を記憶し、同一アドレスにて複数のテストブロックのメモリが不良ビットを発生させたときにも、不良ビットのメモリ読み出しデータと対応するメモリ識別情報を順次記憶することができる。
（第２の実施の形態）
本発明の第２の実施の形態に係るＢＩＳＴ方式のメモリテスト回路は、図２に示すように、複数のメモリ２１ａ〜２１ｃと同一基板上に集積化され、複数のメモリ２１ａ〜２１ｃを検査するメモリテスト回路であって、期待値データを生成するデータ生成器１０と、複数のメモリ２１ａ〜２１ｃからメモリ読み出しデータが並列転送可能なようにそれぞれ接続されたキャプチャレジスタ２２ａ〜２２ｃと、複数のキャプチャレジスタ２２ａ〜２２ｃの出力と期待値データとを複数のキャプチャレジスタ２２ａ〜２２ｃ毎に比較するように複数のキャプチャレジスタ２２ａ〜２２ｃにそれぞれ接続された比較回路２３ａ〜２３ｃと、複数の比較回路２３ａ〜２３ｃに接続され、複数の比較回路２３ａ〜２３ｃの中で不一致を検出した比較回路を識別する識別回路としてのデコーダ２５と、複数のキャプチャレジスタ２２ａ〜２２ｃ及びデコーダ２５にそれぞれ接続され、不一致を検出されたメモリからのメモリ読み出しデータとメモリを識別するメモリ識別情報を記憶する読出レジスタ２６と、データの不一致を検出したテストのサイクル数を生成するサイクル数生成器１５と、読出レジスタ２６及びサイクル数生成器１５に接続され、不一致を検出されたメモリ読み出しデータとメモリ識別情報をシリアルに読み出し、不一致を検出されたテストのサイクル数に対応させてシリアルに出力する出力レジスタ１２と、を備える。
なお、第１の実施の形態と同一の構成要素については、重複する説明を省略する。
第２の実施の形態では、アドレス生成器１１のアドレスに代えて、テストのサイクル数をサイクル数生成器１５で生成し、このサイクル数をメモリテスト回路の外部へ出力し、不良ビットマップを作成する点で第１の実施の形態と相違する。
サイクル数生成器１５は、ＢＩＳＴの初期化後、クロック信号ＣＫの周期をカウントし、不一致制御回路１４のテスト中止信号が出力されるまでカウントされたテストのサイクル数を出力レジスタ１２へ出力する。
但し、本発明は、クロック信号ＣＫの周期をカウントする構成に限定されるのもではなく、例えば、アドレス生成器１１のアドレス生成回数を数えることにより、メモリ２１ａ〜２１ｃから何番目に読み出されたメモリ読み出しデータであるかを検出し、どのテストサイクルでメモリ２１ａ〜２１ｃがビット不良を発生させたかを判別することもできる。
出力レジスタ１２は、サイクル数生成器１５が生成したサイクル数、読出レジスタ２６から取得したメモリ読み出しデータ、及びメモリ識別情報を順番にシリアル出力することで、メモリテスト回路の外部で不良ビットマップを作成させることができる。
しかも、テストのサイクル数に基づいて不良ビットマップを作成するため、メモリ２１ａ〜２１ｃのアドレス情報から何番目のメモリ読み出しデータであるかを算出する手間が省け効率的な不良解析情報を提供することができる。
図２に示す出力レジスタ１２から出力するデータフォーマットを図４（ｃ）に例示する。データフォーマットは、先頭ビットから最終ビットの間に、先頭から最大アドレスのビット幅の中に予備ビット、サイクル数生成器１５から取得したサイクル数、予備ビットを割当てる。
次ぎに、最大アドレスの後に、読出レジスタ２６から取得したメモリ読み出しデータを割り当て、最後にメモリ識別情報としてのメモリ識別情報を割当てる。
ここで、「最大アドレス」のビット幅は、出力レジスタ１２のビット幅と同一に設定できる。複数のメモリ２１ａ〜２１ｃの中で最大容量のメモリを全ビットアドレスするビット幅を最大アドレスとしてデータフォーマットの中で固定する。
又、「予備ビット」は、メモリテスタで識別できる全ビット「１」又は「０」のダミーデータを割当てることができる。
サイクル数生成器１５は、最大アドレスのビット幅より狭いビット幅のサイクル数を生成するので、データフォーマットの最大アドレスのビット幅にサイクル数のビット幅を合わせるためにサイクル数の前後に予備ビットを配置させる。
また、固定長の最大アドレスの後に連続してメモリ読み出しデータと対応するメモリ識別情報を割当てているので、メモリテスト回路の外部に設けたメモリテスタによる不良ビットマップが容易に作成することができる。
図４（ｄ）に示すように、最大アドレスのビット幅には、前後に予備ビットを配置する中容量から小容量のメモリのアドレスもデータフォーマットに割り当て出力レジスタ１２へ記憶させることができるので、異なるビット幅のアドレス毎に異なる出力レジスタを設ける必要がない点で有利である。
また、固定長の最大アドレスの後に連続してメモリ読み出しデータと対応するメモリ識別情報を割当てているので、メモリテスト回路の外部に設けたメモリテスタによる不良ビットマップが容易に作成することができる。
第１又は第２の実施の形態で説明した図４のデータフォーマットは例示に過ぎず、データの配置順は図４の他に回路設計に応じて当業者が適宜変更することができる事項である。
なお、本発明の実施の形態に記載された、作用及び効果は、本発明から生じる最も好適な作用及び効果を列挙したに過ぎず、本発明による作用及び効果は、本発明の実施の形態に記載されたものに限定されるものではない。
本発明の第１の実施の形態に係るメモリテスト回路のブロック図。 本発明の第２の実施の形態に係るメモリテスト回路のブロック図。 本発明の第１の実施の形態に係るメモリテスト回路の動作を説明する流れ図。 本発明の実施の形態に用いるデータフォーマットを示す図。
符号の説明
１０…データ生成器
１１…アドレス生成器
１２…出力レジスタ
１３…判定器
１４…不一致制御回路
１５…サイクル数生成器
１６…内蔵自己テスト制御回路
２０ａ〜２０ｃ…テストブロック
２１ａ〜２１ｃ…メモリ
２２ａ〜２２ｃ…キャプチャレジスタ
２３ａ〜２３ｃ…比較回路
２５…デコーダ
２６…読出レジスタ

Claims (5)

  1. 複数のメモリと同一基板上に集積化され、前記複数のメモリを検査するメモリテスト回路であって、
    期待値データを生成するデータ生成器と、
    前記複数のメモリからのメモリ読み出しデータが並列転送可能なように前記複数のメモリにそれぞれ並列接続された複数のキャプチャレジスタと、
    前記複数のキャプチャレジスタの出力と前記期待値データとを前記複数のキャプチャレジスタ毎に比較するように前記複数のキャプチャレジスタにそれぞれ並列接続された複数の比較回路と、
    前記複数の比較回路に接続され、該複数の比較回路の中で不一致を検出した比較回路を識別する識別回路と、
    前記複数のキャプチャレジスタ及び前記識別回路にそれぞれ接続され、前記不一致を検出されたメモリからのメモリ読み出しデータと該メモリを識別するメモリ識別情報とを記憶する読出レジスタと、
    前記読出レジスタに接続され、前記不一致を検出されたメモリ読み出しデータと前記メモリ識別情報とをシリアルに読み出し、前記不一致を検出されたメモリのアクセス情報に対応させてシリアルに出力する出力レジスタと、
    を備えることを特徴とする内蔵自己テスト方式のメモリテスト回路。
  2. 前記出力レジスタは、アドレス生成器に接続し、前記アドレス生成器が生成した不一致が検出されたアドレスを出力することを特徴とする請求項１に記載の内蔵自己テスト方式のメモリテスト回路。
  3. 前記出力レジスタは、テストのサイクル数を生成するサイクル数生成器に接続され、データの不一致が検出されたサイクル数を出力することを特徴とする請求項１に記載の内蔵自己テスト方式のメモリテスト回路。
  4. 複数のメモリから複数のキャプチャレジスタへ並列転送されたメモリ読み出しデータとデータ生成器の期待値データを前記複数のメモリ毎に並列的に比較するステップと、
    前記並列的に比較するステップでデータの不一致が検出されたメモリを識別するメモリ識別情報を出力するステップと、
    前記不一致を検出されたメモリ読み出しデータと前記メモリ識別情報を読出レジスタへ記憶するステップと、
    前記読出レジスタから不一致を検出されたメモリ読み出しデータと前記メモリ識別情報を前記不一致を検出されたメモリのアクセス情報に対応させてシリアルに出力するステップと、
    を含むことを特徴とする内蔵自己テスト方式のメモリテスト方法。
  5. 前記シリアルに出力するステップは、少なくとも不一致が検出されたアドレス又はサイクル数、前記メモリ読み出しデータ、前記メモリ識別情報を出力することを特徴とする請求項４に記載の内蔵自己テスト方式のメモリテスト方法。

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012046602A1 (ja) * 2010-10-05 2012-04-12 国立大学法人 九州工業大学 故障検出システム、取出装置、故障検出方法、プログラム及び記録媒体
CN103744012A (zh) * 2014-01-09 2014-04-23 上海华虹宏力半导体制造有限公司 基于Credence KalosI存储器测试平台的并行测试装置及测试方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008059690A (ja) * 2006-08-31 2008-03-13 Toshiba Corp 半導体装置及びテスト方法
JP4869879B2 (ja) * 2006-11-20 2012-02-08 富士通セミコンダクター株式会社 半導体集積回路
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8001434B1 (en) 2008-04-14 2011-08-16 Netlist, Inc. Memory board with self-testing capability
JP5206487B2 (ja) * 2009-02-25 2013-06-12 富士通セミコンダクター株式会社 半導体集積回路の制御方法および半導体集積回路
CN102592680B (zh) * 2011-01-12 2015-04-08 北京兆易创新科技股份有限公司 一种存储芯片的修复装置和方法
JP5186587B1 (ja) * 2011-09-29 2013-04-17 株式会社アドバンテスト 試験装置および試験方法
US8769354B2 (en) * 2012-06-28 2014-07-01 Ememory Technology Inc. Memory architecture and associated serial direct access circuit
KR101558687B1 (ko) * 2013-12-10 2015-10-08 현대자동차주식회사 직렬 통신 테스트 장치, 시스템 및 방법
CN104780123B (zh) * 2015-04-28 2018-02-13 福州瑞芯微电子股份有限公司 一种网络包收发处理装置及其设计方法
CN107705818B (zh) * 2016-08-08 2021-02-05 中芯国际集成电路制造(上海)有限公司 一种访问时间测量电路和访问时间测量方法
JP2018133121A (ja) 2017-02-15 2018-08-23 東芝メモリ株式会社 半導体回路
CN112582016B (zh) * 2020-12-28 2022-03-01 中国电子科技集团公司第五十八研究所 单粒子自检测电路和方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63241791A (ja) * 1987-03-27 1988-10-07 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH063424A (ja) * 1992-06-22 1994-01-11 Mitsubishi Electric Corp 集積回路装置、および集積回路装置に組込まれるテストデータ発生回路
JPH1116392A (ja) * 1997-06-24 1999-01-22 Nec Ic Microcomput Syst Ltd 半導体集積回路のテスト回路および方法
JP2000030483A (ja) * 1998-07-15 2000-01-28 Mitsubishi Electric Corp 大規模メモリ用ｂｉｓｔ回路
JP2000331499A (ja) * 1999-05-17 2000-11-30 Nec Eng Ltd メモリテスト回路および半導体集積回路
JP2001035192A (ja) * 1999-07-19 2001-02-09 Nec Corp メモリ搭載集積回路およびそのテスト方法
JP2002163899A (ja) * 2000-11-27 2002-06-07 Toshiba Microelectronics Corp 半導体記憶装置
JP2004086996A (ja) * 2002-08-27 2004-03-18 Matsushita Electric Ind Co Ltd メモリテスト回路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5557619A (en) * 1994-04-04 1996-09-17 International Business Machines Corporation Integrated circuits with a processor-based array built-in self test circuit
DE10002139A1 (de) * 2000-01-19 2001-08-02 Infineon Technologies Ag Datenspeicher
US20020133769A1 (en) * 2001-03-15 2002-09-19 Cowles Timothy B. Circuit and method for test and repair
WO2002093583A1 (fr) * 2001-05-16 2002-11-21 Advantest Corporation Appareil de test de memoire a semi-conducteurs et procede de generation d'adresses pour l'analyse de defauts
US6667917B1 (en) * 2001-06-15 2003-12-23 Artisan Components, Inc. System and method for identification of faulty or weak memory cells under simulated extreme operating conditions
JP4137474B2 (ja) * 2002-03-18 2008-08-20 富士通株式会社 自己テスト回路及び半導体記憶装置
JP2003332443A (ja) * 2002-05-08 2003-11-21 Toshiba Corp 半導体集積回路とその設計支援装置およびテスト方法
US20040006729A1 (en) * 2002-07-03 2004-01-08 Pendurkar Rajesh Y. Hierarchical test methodology for multi-core chips
JP4481588B2 (ja) * 2003-04-28 2010-06-16 株式会社東芝 半導体集積回路装置
US7251757B2 (en) * 2003-12-02 2007-07-31 International Business Machines Corporation Memory testing
US7325178B2 (en) * 2003-12-05 2008-01-29 Texas Instruments Incorporated Programmable built in self test of memory
JP3859647B2 (ja) * 2004-01-16 2006-12-20 松下電器産業株式会社 半導体集積回路のテスト方法および半導体集積回路
JP4157066B2 (ja) * 2004-03-29 2008-09-24 株式会社東芝 半導体集積回路
US8595557B2 (en) * 2005-02-23 2013-11-26 International Business Machines Corporation Method and apparatus for verifying memory testing software

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63241791A (ja) * 1987-03-27 1988-10-07 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH063424A (ja) * 1992-06-22 1994-01-11 Mitsubishi Electric Corp 集積回路装置、および集積回路装置に組込まれるテストデータ発生回路
JPH1116392A (ja) * 1997-06-24 1999-01-22 Nec Ic Microcomput Syst Ltd 半導体集積回路のテスト回路および方法
JP2000030483A (ja) * 1998-07-15 2000-01-28 Mitsubishi Electric Corp 大規模メモリ用ｂｉｓｔ回路
JP2000331499A (ja) * 1999-05-17 2000-11-30 Nec Eng Ltd メモリテスト回路および半導体集積回路
JP2001035192A (ja) * 1999-07-19 2001-02-09 Nec Corp メモリ搭載集積回路およびそのテスト方法
JP2002163899A (ja) * 2000-11-27 2002-06-07 Toshiba Microelectronics Corp 半導体記憶装置
JP2004086996A (ja) * 2002-08-27 2004-03-18 Matsushita Electric Ind Co Ltd メモリテスト回路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012046602A1 (ja) * 2010-10-05 2012-04-12 国立大学法人 九州工業大学 故障検出システム、取出装置、故障検出方法、プログラム及び記録媒体
KR20140009974A (ko) * 2010-10-05 2014-01-23 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠 고장 검출 시스템, 취출 장치, 고장 검출 방법, 프로그램 및 기록 매체
US9075110B2 (en) 2010-10-05 2015-07-07 Kyushu Institute Of Technology Fault detection system, acquisition apparatus, fault detection method, program, and non-transitory computer-readable medium
JP5845187B2 (ja) * 2010-10-05 2016-01-20 国立研究開発法人科学技術振興機構 故障検出システム、取出装置、故障検出方法、プログラム及び記録媒体
KR101891362B1 (ko) 2010-10-05 2018-08-23 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코 고장 검출 시스템, 취출 장치, 고장 검출 방법, 프로그램 및 기록 매체
CN103744012A (zh) * 2014-01-09 2014-04-23 上海华虹宏力半导体制造有限公司 基于Credence KalosI存储器测试平台的并行测试装置及测试方法

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