JPH063424A - 集積回路装置、および集積回路装置に組込まれるテストデータ発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 集積回路装置内部にテスト機能を組み込み、
通常の命令情報によりテスト機能を制御することによ
り、テスト機能実現に必要なハードウェア量の低減を可
能とする。 【構成】 機能ブロック２２０、２２１を備えた集積回
路装置であって、機能ブロック２２０、２２１に対応し
たテストデータを発生するデータ発生器１１０と、テス
トデータの発生源としてデータ発生器１１０を指定する
とともにテストデータの転送先を指定するための命令情
報を保持する命令レジスタ１００と、保持された命令情
報をデコードするデコーダ１０１と、デコーダ１０１に
よりデコードされた信号に応答して、機能ブロックにテ
ストデータを与える入力レジスタ２１０、２１１と、機
能ブロックの出力データを外部に出力する外部インター
フェイス部２４０とを含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、入力データを処理お
よび／または記憶する複数の機能ブロックの動作テスト
を行なうことのできる集積回路装置、および集積回路装
置に組込まれるテストデータ発生回路に関し、特にテス
ト時間の短縮とテストコストの低減を図れる集積回路装
置およびテストデータ発生回路に関するものである。

【０００２】

【従来の技術】従来、集積回路装置に組込まれるテスト
回路（ＢＩＳＴ：Ｂｕｉｌｔ−Ｉｎ−Ｓｅｌｆ−Ｔｅｓ
ｔ）に関しては多くの文献がある。たとえば、ＩＥＥＥ
ＤＥＳＩＧＮ＆ＴＥＳＴ １９８５．ＡＰＲＩＬにＢ
ＩＳＴ技術の特集がある。Ｅｄｗａｒｄ Ｊ．ＭｃＣｌ
ｕｓｋｅｙ氏のＢｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ
ＴｅｃｈｎｉｑｕｅｓはＢＩＳＴ技術特にデータ発生器
とパターン圧縮器について詳しく解説している。また同
誌１９８７年６月号でＰａｔｒｉｃ Ｐ．Ｇｅｌｓｉｎ
ｇｅｒ氏がＤｅｓｉｇｎ ａｎｄ Ｔｅｓｔ ｏｆ ８
０３８６に最先端のＢＩＳＴ技術を示している。ここで
は、これらの先行技術を基に従来技術を説明する。ま
ず、ＢＩＳＴ回路を使った集積回路装置のブロック図を
使ってテスト動作シーケンスについて説明し、次にＢＩ
ＳＴ回路の鍵となる技術の１つであるデータ発生器の詳
細を説明し、従来技術の抱える問題点を明確にする。

【０００３】まず、ＢＩＳＴ回路を用いた集積回路装置
について説明する。

【０００４】図１６は、前記文献から考えられる集積回
路装置のブロック図を示す。この集積回路装置はプログ
ラマブルロジックアレイ（以下、ＰＬＡ）９００、リー
ドオンリメモリ（以下、ＲＯＭ）９０１、データ発生器
９０２、データ発生器９０３、パターン圧縮器９０４、
パターン圧縮器９０５、テスト結果保持部９０８、外部
テスト端子９０９、およびテスト動作制御部９１０を含
む。外部テスト端子９０９は、ＰＬＡ９００の動作テス
ト、ＲＯＭ９０１の動作テストなどを行なわせるための
テストモード指定信号が与えられる。したがって、外部
テスト端子９０９の本数は、内部の素子数が増大すれば
当然に増加する。テスト動作制御部９１０は、外部テス
ト端子９０９に接続され、集積回路装置のテスト動作制
御に必要な制御信号を発生する。データ発生器９０２
は、テスト動作制御部９１０からの制御信号に応答し
て、ＰＬＡ９００へのテスト入力データを発生する。デ
ータ発生器９０３は、テスト動作制御部９１０からの制
御信号に応答してＲＯＭ９０１をテストするためのテス
ト入力データを発生する。パターン圧縮器９０４は、テ
スト動作制御部９１０からの制御信号に応答してＰＬＡ
９００の出力データを保持し、この保持したデータを１
ビットにデータ量を圧縮する。パターン圧縮器９０５
は、テスト動作制御部９１０からの制御信号に応答し
て、ＲＯＭ９０１の出力データを保持し、この保持した
データを１ビットにデータ量を圧縮する。テスト結果保
持部９０８は、パターン圧縮器９０４および９０５の出
力データを保持する。

【０００５】次に図１６に示した集積回路装置のテスト
動作について説明する。テスト動作を制御するための入
力信号は、外部テスト端子９０９を通してテスト動作制
御部９１０に与えられる。このテスト動作制御部９１０
の制御の下で、各ブロック単位でテストが並列かつ独立
して行なわれる。たとえばＰＬＡ９００については、デ
ータ発生器９０２により発生された出力データ（１３ビ
ット）が順次ＰＬＡ９００に入力される。ＰＬＡ９００
は、入力データに対して処理を施した後、パターン圧縮
器９０４に対して１６ビットのデータを出力する。パタ
ーン圧縮器９０４は、１６ビットのデータから１ビット
データへの圧縮を行なう。ＲＯＭ９０１については、デ
ータ発生器９０３により発生された出力データ（１９ビ
ット）が順次ＲＯＭ９０１に入力される。ＲＯＭ９０１
は、入力データを記憶した後、この記憶したデータをパ
ターン圧縮器９０５に与える。パターン圧縮器９０５
は、ＲＯＭ９０１の出力（１２ビット）を１ビットに圧
縮する。これらのパターン圧縮器９０４および９０５の
例としては、入力ビット列中の“１”の数を数えて奇数
個か偶数個かに応じて出力値を“１”あるいは“０”に
するというものがある。この例からもわかるように、ビ
ット列中に偶数箇所間違いがあった場合には、その間違
いが検出できない（故障見逃し）。これがこのパターン
圧縮技術の最大の問題点である。それにもかかわらずこ
の回路が用いられているのは、期待値データを各入力デ
ータ毎に用意しておく必要がないからである。これらデ
ータ圧縮器９０４および９０５の出力は、テスト結果保
持回路９０８に保持される。全入力データに対してのテ
ストの終了の後、このテスト結果保持回路９０８の内容
を参照することによりＰＬＡ９００、ＲＯＭ９０１など
の機能ブロックが正常に動作しているか否かを判断する
ことができる。

【０００６】次にデータ発生器９０２および９０３につ
いて説明する。データ発生器９０２および９０３は、い
わゆるＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓ
ｈｉｆｔ Ｒｅｇｉｓｔｅｒ）と呼ばれるものが用いら
れる。

【０００７】図１７は、従来のＢＩＳＴ回路において用
いられるＬＦＳＲのブロック図である。図１７に示され
るＬＦＳＲは、説明を簡単化するために４ビット構成に
している。図１７を参照して、このＬＦＳＲは、ラッチ
回路６０ａ、６０ｂ、６０ｃおよび６０ｄと、ＥＸ−Ｏ
Ｒ回路６１とを含む。ラッチ回路６０ａ〜６０ｄは、６
０ａ，６０ｂ，６０ｃ，６０ｄの順番に直列に接続され
ている。また、ラッチ回路６０ａ〜６０ｄの各々は、初
期値設定信号によってその初期値を“１”または“０”
に設定する機能を持っている。ラッチ回路６０ｄの出力
およびラッチ回路６０ａの出力は、ＥＸ−ＯＲ回路６１
の入力に接続される。ＥＸ−ＯＲ回路６１は、その出力
がラッチ回路６０ａのデータ入力端子に接続される。

【０００８】図１８は、図１７に示したＬＦＳＲの出力
信号Ｑ１，Ｑ２，Ｑ３，およびＱ４の値がクロック信号
φに同期してどのように変化していくかを示す表であ
る。

【０００９】図１８に示す表を用いて図１７のＬＦＳＲ
の動作を説明する。図１８を参照して、状態０は、出力
信号Ｑ１〜Ｑ４の初期状態を表わしている。出力信号Ｑ
１〜Ｑ４は、初期状態“１０００”から始まって１５番
目の状態“１０００”まで進む。この１５番目の状態
は、状態０と同じである。すなわち、このＬＦＳＲを使
えば、周期１５サイクルの擬似乱数が発生されることが
わかる。ここで擬似乱数と言ったのは、回路構成が同じ
でかつ初期状態が同じであれば、各状態でのＬＦＳＲの
出力値は決まっているからである。ここで注意すべきこ
とは、図１８の表からわかるように出力信号Ｑ１〜Ｑ４
の値が“００００”となることがないということであ
る。初段のラッチ回路６０ａの入力は、ラッチ回路６０
ａの出力Ｑ１とラッチ回路６０ｄの出力Ｑ４とのＥＸ−
ＯＲをとった値である。したがって、初期状態として
“００００”を設定したとすると、出力信号Ｑ１および
Ｑ４は共に“０”であるため、ＥＸ−ＯＲ回路６１の出
力は常に“０”である。この結果ＬＦＳＲの出力信号Ｑ
１，Ｑ２，Ｑ３，およびＱ４の値は“００００”に固定
されてしまい、乱数を発生することができない。言い換
えれば、“００００”を含む乱数発生を行なうことがで
きないという問題がある。

【００１０】

【発明が解決しようとする課題】従来のテスト回路を組
込んだ集積回路装置は、以上のように構成されているの
で、各機能ブロック毎にデータ発生器、パターン圧縮器
を備えなければならない。このため、以下のような問題
がある。すなわち、（１）個々の機能ブロックの動作テ
ストを行なうことができるが、各ブロック間の接続テス
トは行なえない。（２）機能ブロック毎にＢＩＳＴ回路
を設ける必要があり、テスト機能の実現のために付加し
なければならないハードウェア量、および制御のための
外部テスト端子の本数が多くなってしまう。（３）従来
のＬＦＳＲにより発生される擬似乱数では、全ビットが
“０”となるデータを発生することができないため、故
障の見逃しが起こってしまう。（４）メモリなどでは必
要なテスト入力データは擬似乱数ではなく、全ビット
“１”、全ビット“０”あるいは“１”と“０”とが交
互に繰返して現われるチェッカボードパターンなどが主
である。したがって、従来のＬＦＳＲそのままでは、こ
れらのパターンを容易に発生することができない。

【００１１】さらに、テスト対象となる機能ブロックの
すべてに前述したＢＩＳＴ回路を付加すると、集積回路
装置の設計における負担が増大するという問題が発生す
る。

【００１２】この発明は従来の集積回路装置が持つこれ
らの問題点を解決するためになされたものであり、テス
ト機能の実現のために付加しなければならないハードウ
ェア量、テスト動作制御のための外部テスト端子の本数
を少なくし、さらに集積回路装置の設計時における負担
を軽減することのできる集積回路装置を得ることを目的
としている。

【００１３】この発明のさらにもう１つの目的は、テス
ト対象ブロック毎に異なるデータを発生できるデータ発
生回路を提供することを目的としている。

【００１４】

【課題を解決するための手段】請求項１の発明に係る集
積回路装置は、テストデータ発生手段、命令情報発生手
段、デコーダ手段、経路、および出力手段を含む。

【００１５】テストデータ発生手段は、複数の機能ブロ
ックの良否をテストするための複数のテストデータを発
生する。

【００１６】命令情報発生手段は、複数のテストデータ
のうちの少なくとも１つを指定するとともに、複数の機
能ブロックのうちの少なくとも１つをテスト対象ブロッ
クとして指定する命令情報を発生する。

【００１７】デコーダ手段は、発生された命令情報を解
読する。

【００１８】経路は、デコーダ手段により解読された命
令情報に応答して、テストデータ発生手段により発生さ
れた少なくとも１つのテストデータをテスト対象ブロッ
クに転送する。

【００１９】出力手段は、デコーダ手段により解読され
た命令情報に応答して、テスト対象ブロックから出力さ
れる出力データを外部に出力する。

【００２０】請求項２の発明に係る集積回路装置は、前
記請求項１の集積回路装置と同様にテストデータ発生手
段、命令情報発生手段、デコーダ手段、およびデータ伝
搬経路を含み、さらに圧縮手段と、出力データ保持手段
とを含む。

【００２１】圧縮手段は、デコーダ手段により解読され
た命令情報に応答して、テスト対象ブロックから出力さ
れる出力データを圧縮する。

【００２２】出力データ保持手段は、圧縮手段により圧
縮された出力データを保持する。

【００２３】請求項３の発明に係る集積回路装置は、前
記請求項１の集積回路装置と同様にテストデータ発生手
段、命令情報発生手段、デコーダ手段、およびデータ伝
搬経路を含み、さらに判定手段と、保持手段とを含む。

【００２４】判定手段は、デコーダ手段により解読され
た命令情報に応答して、テスト対象ブロックから出力さ
れる出力データとテスト対象ブロックから出力されるで
あろう期待値データとの比較に基づいて、テスト対象ブ
ロックの良否を判定する。

【００２５】保持手段は、判定手段の良否判定結果を保
持する。

【００２６】請求項４の発明に係る集積回路装置は請求
項１の集積回路装置と同様に、テストデータ発生手段、
命令情報発生手段、デコーダ手段、およびデータ伝搬経
路を含み、さらに出力データ保持手段と、期待値保持手
段と、判定手段とを含む。

【００２７】出力データ保持手段は、デコーダ手段によ
り解読された命令情報に応答して、テスト対象ブロック
から出力される出力データを保持する。

【００２８】期待値保持手段は、テストデータ発生手段
により発生されたテストデータを期待値データとして保
持する。

【００２９】判定手段は、出力データ保持手段により保
持された出力データと期待値保持手段により保持された
期待値データとの比較に基づいて、テスト対象ブロック
の良否を判定する。

【００３０】請求項５の発明に係る集積回路装置は、擬
似乱数データ発生手段、固定値データ発生手段、命令情
報発生手段、デコーダ手段、データ伝搬経路および出力
手段を含む。

【００３１】擬似乱数データ発生手段は、複数の機能ブ
ロックの良否をテストするためのテストデータとして擬
似乱数データを発生する。

【００３２】固定値データ発生手段は、擬似乱数データ
発生手段により発生された擬似乱数データを固定値デー
タに設定する。

【００３３】命令情報発生手段は、前記発生された擬似
乱数データおよび固定値データのうちの少なくとも１つ
を指定するとともに、複数の機能ブロックのうちの少な
くとも１つをテスト対象ブロックとして指定するための
命令情報を発生する。

【００３４】デコーダ手段は、命令情報発生手段により
発生された命令情報を解読する。

【００３５】データ伝搬経路は、デコーダ手段により解
読された命令情報に応答して、テストデータ発生手段に
より発生された擬似乱数データおよび固定値データのう
ちの少なくとも１つをテスト対象ブロックに転送する。

【００３６】出力手段は、デコーダ手段により解読され
た命令情報に応答して、テスト対象ブロックから出力さ
れる出力データを外部に出力する。

【００３７】請求項６の発明に係る集積回路装置は、デ
ータ受信手段、テストデータ出力手段、期待値保持手
段、一致検出手段、および判定手段を含む。

【００３８】データ受信手段は、複数の機能ブロックの
うちのテスト対象ブロックをテストするためのテストデ
ータと、このテストデータに対応する期待値データとを
外部から時系列的に受ける。

【００３９】テストデータ出力手段は、データ受信手段
により受信されたテストデータをデータ伝送路を介して
テスト対象ブロックに出力する。

【００４０】期待値保持手段は、期待値データを保持す
る。

【００４１】一致検出手段は、テスト対象ブロックの出
力データと期待値保持手段により保持された期待値デー
タとの一致を検出する。

【００４２】判定手段は、一致検出手段の一致検出結果
に基づいてテスト対象ブロックの良否を判定する。

【００４３】請求項７の発明に係る集積回路装置は、命
令情報発生手段、デコーダ手段、複数のビットテスト手
段および排他的論理和手段を含む。

【００４４】命令情報発生手段は、複数の機能ブロック
の良否をテストするためのテストデータを指定するとと
もに複数の機能ブロックのうちの少なくとも１つをテス
ト対象ブロックとして指定するための命令情報を発生す
る。

【００４５】デコーダ手段は、命令情報発生手段により
発生された命令情報を解読する。

【００４６】複数のビットテスト手段は、各々がデコー
ダ手段により解読された命令情報に応答して、テストデ
ータの１ビット分を発生し、テスト対象ブロックの良否
判定を行なうための期待値データを保持し、かつテスト
対象ブロックの出力データと期待値データとの一致をビ
ット毎に検出する。

【００４７】排他的論理和手段は、複数のビットテスト
手段のうちの少なくとも２つより発生されるテストデー
タの排他的論理和をとり、その結果を所存のビットテス
ト手段に与える。

【００４８】前記ビットテスト手段の各々は、第１の選
択手段、第１のデータ保持手段、デマルチプレクサ手
段、第２のデータ保持手段、第３のデータ保持手段、第
４のデータ保持手段、および一致検出手段を含む。

【００４９】第１の選択手段は、初期値設定のためのデ
ータまたは前段のビットテスト手段により発生された１
ビット分のデータを選択する。

【００５０】第１のデータ保持手段は、第１の選択手段
の出力を保持する。

【００５１】デマルチプレクサ手段は、少なくとも２つ
の出力端子を有し、第１のデータ保持手段により保持さ
れた１ビット分のデータを選択的に出力する。

【００５２】第２のデータ保持手段は、デマルチプレク
サ手段の一方の出力を保持し、保持されたデータを次段
のビットテスト手段の第１の選択手段に与える。

【００５３】第３のデータ保持手段は、デマルチプレク
サ手段の他方の出力を期待値データとして保持する。

【００５４】第４のデータ保持手段は、テスト対象ブロ
ックから出力される出力データを保持する。

【００５５】一致検出手段は、第４のデータ保持手段に
より保持されたデータと第３のデータ保持手段により保
持されたデータとの一致を検出する。

【００５６】請求項９の発明に係るテストデータ発生回
路は、擬似乱数データ発生手段、および選択手段を含
む。

【００５７】擬似乱数データ発生手段は、複数ビットの
擬似乱数データを発生する。

【００５８】選択手段は、擬似乱数データ発生手段によ
り発生された複数ビットの擬似乱数データから任意の少
なくとも１ビットのデータを選択して出力する。

【００５９】請求項１０の発明に係る集積回路装置は、
一致検出手段、テスト結果保持手段、読出手段、読出デ
ータ保持手段、テスト結果更新手段、および書込手段を
含む。

【００６０】一致検出手段は、複数の機能ブロックのう
ちのテスト対象ブロックから出力される出力データと期
待値データとの一致を検出する。

【００６１】テスト結果保持手段は、複数の機能ブロッ
クに対応して複数のテスト結果保持領域が設けられ、各
テスト結果保持領域に対応の機能ブロックのテスト結果
を保持する。

【００６２】読出手段は、複数のテスト結果保持領域の
うちの現在テストを行なっているテスト対象ブロックに
対応するテスト結果保持領域を選択し、この選択したテ
スト結果保持領域からテスト結果を読出す。

【００６３】読出データ保持手段は、読出手段により読
出されたテスト結果を保持する。

【００６４】テスト結果更新手段は、一致検出手段の検
出結果に基づいて読出データ保持手段により保持された
テスト結果を更新する。

【００６５】書込手段は、選択されたテスト結果保持領
域に更新されたテスト結果を書込む。

【００６６】

【作用】請求項１の発明では、テストデータ発生手段に
よりテスト対象ブロックをテストするための複数のテス
トデータを発生することができる。それにより、各機能
ブロック毎にテストデータ発生器を設ける必要がなくな
るもので、ハードウェア量が従来例よりも少なくてす
む。命令情報発生手段は、複数のテストデータのうちの
少なくとも１つを指定しかつ指定したテストデータの転
送先を指定するための命令情報を発生し、デコーダ手段
は発生された命令情報を解読する。この解読された命令
情報によりテストデータ発生手段、データ伝搬経路の接
続および出力手段を制御することができるので、外部信
号の数を少なくすることができる。それにより、外部テ
スト端子の本数も削減できる。また、命令情報により複
数のテストデータおよび複数のテスト対象ブロックを指
定することもできるので、複数のテスト対象ブロックの
良否テストを同時に行なうことができる。

【００６７】請求項２の発明では、前記請求項１の発明
と同様の作用に加え、圧縮手段によりテスト対象ブロッ
クから出力される出力データを圧縮することができ、こ
の圧縮した出力データをデータ保持手段に保持すること
ができる。この結果、出力データ保持手段に保持される
情報量を減少させることができる。

【００６８】請求項３の発明では、判定手段により、テ
スト対象ブロックから出力される出力データとテスト対
象ブロックから出力されるであろう期待値データとの比
較に基づいてテスト対象ブロックの良否を判定すること
ができる。このようにして、期待値を用意することがで
きるので、従来例で問題となっていた偶数個のエラーが
発生した場合の故障見逃しの発生を防ぐことができる。

【００６９】請求項４の発明では、期待値データ保持手
段によりテストデータ発生手段により発生されたテスト
データを保持することができ、この保持した期待値デー
タとテスト対象ブロックから出力される出力データとに
基づいてテスト対象ブロックの良否を判定することがで
きる。この場合におけるテスト対象ブロックとしては、
入力データのパターンと出力データのパターンとが一致
している機能ブロックが挙げられる。

【００７０】請求項５の発明では、テストデータとして
擬似乱数データと固定値データとを発生することができ
るので、入力データと出力データとのパターンが異なる
機能ブロック（ｅｘ．プログラマブルロジックアレイ）
のテストを行なうことができるとともに、入力データと
出力データとのパターンが一致する機能ブロック（ｅ
ｘ．メモリ）のテストを行なうことができる。

【００７１】請求項６の発明では、外部的に発生される
テストデータと期待値データとを時系列的に受け、期待
値保持手段により期待値データを保持しかつテストデー
タ出力手段によりテストデータをデータ伝搬経路を通し
てテスト対象ブロックに出力する。したがって、入力デ
ータのパターンと出力データとのパターンとが異なる機
能ブロックであってもテストを容易に行なうことができ
る。また、テストデータは、データ伝搬経路を通してテ
スト対象ブロックに転送されるので、テスト結果を参照
することにより、データ伝搬経路のテストも行なうこと
ができる。

【００７２】請求項７の発明では、デコーダ手段により
解読された命令情報に基づいて各ビットテスト手段は次
のようなテストデータを発生することができる。すなわ
ち、第２のデータ保持手段を直列的に接続し、複数の第
２のデータ保持手段のうちの２つの出力の排他的論理和
をとることにより、擬似乱数データを発生することがで
きる。また、各第１の選択手段に外部的に発生されるデ
ータを選択させ続けることにより、テストデータを固定
した値にすることができる。さらに、外部的に発生され
るデータにテストデータと期待値データとを時分割的に
与え、テストデータをテスト対象ブロックに与え、期待
値データを第３のデータ保持手段に保持させることがで
きる。そして、第４のデータ保持手段により、テスト対
象ブロックから出力される出力データを保持し、一致検
出手段により第４のデータ保持手段により保持されたデ
ータと第３のデータ保持手段により保持された期待値デ
ータとの一致を検出することにより、テスト対象ブロッ
クから出力される出力データを各ビット毎にテストする
ことができる。

【００７３】このようにして、複数のビットテスト手段
によりテスト対象ブロックに対応したテストデータを発
生し、かつテスト対象ブロックに対応した期待値データ
を保持させ、さらにテスト対象ブロックから出力される
出力データと期待値データとの一致検出を行なうことが
できるので、テスト機能を有する集積回路装置のハード
ウェア量を大幅に削減できる。

【００７４】請求項９の発明では、複数ビットの擬似乱
数データを発生し、この発生した複数ビットの擬似乱数
データのうちの任意の少なくとも１ビットを選択するこ
とができるので、各テスト対象ブロックに対応したテス
トデータを発生することができる。それにより、テスト
データ発生回路を１つにすることができるので、集積回
路装置のハードウェア量を削減できる。

【００７５】請求項１０の発明では、テスト対象ブロッ
クからテスト結果が出力される毎に対応のテスト結果保
持領域に保持されているテスト結果が更新されるので、
テスト結果保持手段に保持されているテスト結果を最終
的に参照することにより、複数の機能ブロックの良否判
定を行なうことができる。すなわち、請求項１０の構成
によれば、テスト結果保持手段に対して、更新手段、デ
ータ保持手段、書込手段、および読出手段は各々の１つ
でよいので、集積回路装置のハードウェア量を大幅に削
減することができる。

【００７６】

【実施例】図１はこの発明に係る集積回路装置の一実施
例を示すブロック図である。図１に示す集積回路装置
は、外部的に発生された命令情報を入力するための外部
端子ＥＸＴと、集積回路装置の動作を制御するための内
部メモリ９８と、命令情報９９を保持するための命令レ
ジスタ１００と、命令レジスタ１００の出力をデコード
するためのデコーダ１０１と、データ発生器１１０と、
入力レジスタ２１０および２１１と、機能ブロック２２
０および２２１と、出力レジスタ２３０および２３１
と、外部インターフェイス部２４０、およびデータバス
２７０を含む。

【００７７】デコーダ１０１は、命令情報を解読し、指
定されたデータソースを制御するとともにデータの転送
制御を行なうための信号を発生する。この信号は、デー
タ発生器１１０、入力レジスタ２１０および２１１、デ
ータレジスタ２３０および２３１、外部インターフェイ
ス２４０などに与えられる。

【００７８】データ発生器１１０は、データ伝搬経路３
２１を介してデータバス２７０に接続され、デコーダ１
０１からの制御信号３００に応答して、テストデータを
発生する。

【００７９】入力レジスタ２１０は、データ伝搬経路３
２２を介してデータバス２７０に接続され、デコーダ１
０１からの制御信号３０１に応答して、データバス２７
０からのデータを保持する。

【００８０】入力レジスタ２１１は、データ伝搬経路３
２３を介してデータバス２７０に接続され、デコーダ１
０１からの制御信号３０３に応答してデータバス２７０
からのデータを保持する。

【００８１】出力レジスタ２３０は、データ伝搬経路３
２５を介してデータバス２７０に接続され、デコーダ１
０１からの制御信号３０２に応答して機能ブロック２２
０からの出力データを保持し、この保持したデータをデ
ータ伝搬経路３２５を介してデータバス２７０に出力す
る。

【００８２】出力レジスタ２３１はデータ伝搬経路３２
６を介してデータバス２７０に接続され、デコーダ１０
１からの制御信号３０４に応答して機能ブロック２２１
からの出力データを保持し、この保持したデータをデー
タ伝搬経路３２６を介してデータバス２７０に出力す
る。

【００８３】外部インターフェイス部２４０は、データ
伝搬経路３２０を介してデータバス２７０に接続され、
かつデータ伝搬経路３２４を介してデータ入出力端子Ｄ
ｉ／Ｄｏに接続される。この外部インターフェイス部２
４０は、デコーダ１０１からの制御信号３０５に応答し
て、データバス２７０と外部データ入出力端子Ｄｉ／Ｄ
ｏとのデータの入出力制御を行なう。

【００８４】図２は命令情報９９のパケット構成を示す
図である。

【００８５】図２を参照して、命令情報９９はオペレー
ションコード部９９１、データソースコード部９９２、
デスティネーションコード部９９３を含む。オペレーシ
ョンコード部９９１には、オペコードが格納され、デー
タソースコード部９９２には、データ発生源を指定する
ためのデータソースコードが格納され、デスティネーシ
ョンコード部９９３には、データの行先を指定するため
のデスティネーションコードが格納される。図２の
（ａ）は、データソースが１つであり、発生されたデー
タの行先が１つの場合を示す。図２の（ｂ）は、データ
ソースが１つであり、発生されたデータの行先が２つで
ある場合を示す。図２の（ｃ）は、データソースが２つ
であり、発生されたデータの行先が１つの場合を示す。
図２の（ｄ）は、データソースが２つであり、発生され
たデータの行先が２つの場合を示す。

【００８６】命令情報は、図２に示すようなパケット構
成を有しているので、命令情報中のデータソースコード
（場合によっては、デスティネーション指示コード）に
よって、このレジスタやメモリと同様にデータ発生器１
１０を指定することができる。

【００８７】次に、図１に示した集積回路装置によるテ
スト動作を説明する。まず、図２に示す命令情報９９が
外部テスト端子ＥＸＴまたは内部メモリ９８から命令レ
ジスタ１００に入力される。命令レジスタ１００は、命
令情報９９を保持する。保持された命令情報は、デコー
ダ１１０によりデコードされ、指定されたデータソース
を制御するための制御信号、データソースにより発生さ
れたテストデータを指定された機能ブロック（テスト対
象ブロック）に転送するための制御信号、機能ブロック
を動作させるための制御信号などが発生される。ここ
で、データソースは、データ発生器１１０、レジスタ、
メモリ、外部インターフェイス部２４０などのデータを
発生したりデータを保持したりする機能を有するものを
含む。これらの発生あるいは保持されたテストデータを
テスト対象ブロックに与えることにより、各種の機能ブ
ロックをテストすることができる。

【００８８】次に図２の命令情報による各種のテスト例
を説明する。

【００８９】まず厳しい使用条件で長時間連続動作させ
ることにより、早期に不良を出させるバーンインテスト
を行なう場合には、次のようにする。図２に示した命令
情報のオペコードにリピート命令（同一命令を設定回数
だけ繰返し実行する）やジャンプ命令による無限ループ
処理のみを設定すれば、データ発生器１１０のデータを
１個以上のテスト対象ブロック２１０、２１１、および
外部インターフェイス部２４０への入力として使用する
ことが容易になる。それにより従来のごとく高温室を必
要とする大型のバーンインテスト装置を用いなくても、
バーンインテスト装置を用いたのと等価なテストを行な
うことができる。

【００９０】また、集積回路装置は、命令情報に応答し
て、テストデータを処理するというシステム動作を行な
うので、集積回路装置をシステムボードに実装した状態
で集積回路装置内部のテストを行なうことも容易であ
る。また、図２の（ｂ）に示した命令情報を使えば、デ
ータ発生器１１０を他の一般の命令により、アクセス可
能なレジスタやメモリと同様にデータソースとして指定
し、データ発生器１１０の出力データをデータバス２７
０を通してデスティネーションコードにより指定された
複数の転送先（レジスタあるいはメモリ）に同時に転送
できる。各機能ブロックからの出力データは、内部演算
器（図示しない）や内部メモリに格納しておき、後で命
令により外部に読出して故障の有無判定を行なうか、そ
の都度データを外部に転送することが可能である。この
ようなフレキシビリティなテスト機能は、命令情報に基
づくデータソースの指定とテスト対象ブロックの指定に
より可能となる。

【００９１】さらに図２の（ａ）の形式の命令コードで
は、単一機能ブロックのテストやレジスタの読出／書込
機能、メモリのテストが行なえる。図２の（ｂ）の形式
の命令情報により、複数の機能ブロックのテストが並列
に実行できる。図２の（ｃ）では、２項演算データを必
要とする機能ブロックのテストが行なえる。この場合、
たとえばデータソースコード１は、データ発生器を指定
し、データソースコード２は、それ以外のレジスタある
いはメモリを指定する。また、データソースコード１お
よびデータソースコード２の両方にデータ発生器１１０
を指定することもできる。図２の（ｄ）は図２の（ｂ）
を２項演算用に拡張したものである。

【００９２】以上のテスト動作をすべて命令によって制
御することにより大型テスタ用のテストプログラム開発
に多くの時間を費やすことなく、集積回路装置内部の機
能テストが集積回路装置のアプリケーションプログラム
によって実行できる。

【００９３】図３は、この発明に係る集積回路装置の第
２の実施例を示すブロック図である。図３に示す集積回
路装置は、図１に示した集積回路装置に、期待値保持部
４００、出力データ保持部４０１、一致検出部４０２、
およびテスト結果保持部５００が追加されている。期待
値保持部４００は、データバス２７０に接続され、デコ
ーダ１１０からの制御信号３０８に応答して、期待値デ
ータを保持する。この期待値データは、データ発生器１
１０により発生されるテストデータあるいは他のレジス
タ、メモリ、外部インターフェイスなどからのデータで
ある。出力データ保持部４０１は、データバス２７０に
接続され、デコーダからの制御信号３０６に応答して、
テスト対象ブロックの出力データを保持する。一致検出
部４０２は、期待値保持部４００に保持された値と出力
データ保持部４０１に保持された値との一致／不一致を
検出し、良／不良判定結果を出力する。テスト結果保持
部５００は、デコーダ１０１からの制御信号３０７に応
答して、一致検出部４０２の出力を保持する。

【００９４】次に図３に示した集積回路装置の動作につ
いて説明する。ここでは、説明を簡単化するために、機
能ブロック２２０をメモリとし、このメモリをテストす
るときの動作について説明する。このテストに必要な入
力データは、データ発生器１１０の出力を使用する。ま
た、命令情報は、機能ブロック２２０を動作させるオペ
レーションコード（メモリの場合には書込命令）と、デ
ータ発生器１１０を指定するデータソースコード、デー
タの送り先として機能ブロック２２０とそのアドレスを
指定するデスティネーションコードを格納する。この命
令情報は、命令レジスタ１００に入力される。一般に、
命令情報は、内部メモリ（命令メモリ）から読出される
場合と集積回路装置外部から設定される場合とがある。
内部メモリは、テストを行なうための特別の命令ではな
く、通常動作を行なわせる命令であり、この実施例で
は、通常動作の命令をテストの際に用いている。

【００９５】命令レジスタ１００の出力は、デコーダ１
０１により解読される。解読結果に従って、制御信号３
００が活性化され、データ発生器１１０の出力がデータ
バス２７０に送出される。このデータ発生器１１０のデ
ータは、命令によってテストに必要な値に設定できる。
他方、制御信号３０１が活性化されており、機能ブロッ
ク２２０の入力レジスタ２１０がデータバス上のデータ
を取込むことができる。機能ブロック２２０では、オペ
レーションコードに従って、この入力レジスタ２１０の
データを所定のアドレスに書込む。次にこの同一アドレ
スのデータを読出す命令を実行すると、その結果は出力
レジスタ２３０に取込まれる。次に、データ発生器１１
０のデータを期待値保持部４００へ転送する命令、およ
び出力レジスタ２３０の値を出力データ保持部４０１に
転送する命令を実行させる。一致検出部４０２におい
て、機能ブロック２２０の機能が正常か異常かテストさ
れる。テスト結果は、テスト結果保持部５００に保持さ
れる。このテスト結果保持部５００の値は、命令によっ
てデータバス２７０に送出され、さらに外部インターフ
ェイス部２４０を通して外部に出力される。

【００９６】以上の動作を機能ブロック２２０（メモ
リ）の全アドレスについて行なうことにより、メモリテ
ストが完了する。メモリのテストは、この他一旦全アド
レスにデータを書込んだ後、全アドレスを読出しテスト
をする方法が必要な場合がある。こうした場合には、期
待値データを得る手段が問題となる。しかし、この実施
例によれば、データ発生器１１０は、常に書込データを
保持しているため、期待値データは容易に得られる。す
なわち、メモリの全アドレスにデータの書込が終了した
後、データ発生器１１０を再び初期化すれば、書込時と
同じデータが同一順序で発生されるので、これを期待値
として使用できる。

【００９７】図４は、この発明に係る集積回路装置の第
３の実施例を示すブロック図である。図４に示す集積回
路装置は、入力データと出力データとが同一となるテス
ト対象（たとえば、メモリの機能、内部データバスを使
ったデータ転送機能のテスト）に適用される。図４に示
す集積回路装置が、図３に示す集積回路装置と異なると
ころは、データ発生器１１０を期待値保持部と兼用させ
ていることである。

【００９８】次に図４の集積回路装置の動作を説明す
る。データ発生器１１０は、テストデータを発生すると
ともに、このテストデータを期待値データとして保持す
る。発生されたテストデータは、データバス２７０およ
び入力レジスタ２１０，２１１を介して機能ブロック２
２０および２２１に与えられる。機能ブロック２２０お
よび２２１により処理されたデータは出力レジスタ２３
０，２３１を通してデータバス２７０に与えられ、出力
データ保持部４１０に転送される。出力データ保持部は
与えられた出力データを保持する。一致検出部４０２
は、データ発生器１１０に保持されたテストデータ（期
待値データ）と出力データ保持部４１０に保持された出
力データとの一致／不一致を検出する。

【００９９】図５はこの発明に係る集積回路装置の第４
の実施例を示すブロック図である。図５に示す集積回路
装置は、図４に示したデータ発生器１１０、出力データ
保持ブロック４０１、一致検出部４０２、およびテスト
結果保持部５００に代えて用いられる。

【０１００】図５を参照して、この集積回路装置は、複
数ビットのテストデータに対応して設けられる複数のテ
ストブロック８００ａ、８００ｂ、…、８００ｎと、２
入力１出力のＥＸ−ＯＲ回路８２０は、テストブロック
８００ａ〜８００ｎの出力（比較結果）に基づいてテス
ト対象ブロックの良否判定を行なう判定部８３０とを含
む。

【０１０１】テストブロック８００ａは、複数ビットの
うちの最下位ビットに対応し、テストブロック８００ｎ
は、複数ビットのうちの最上位ビットに対応する。各テ
ストブロック８００ａ〜８００ｎは、制御信号Ｓ１〜Ｓ
６により制御されるセレクタ回路８０１、ラッチ回路８
０２、デマルチプレクサ回路８０３、ラッチ回路８０
４、８０５、８０６およびセレクタ回路８０７を含む。
上記制御信号Ｓ１〜Ｓ６は、デコーダ１０１（図４）か
ら発生される制御信号およびシステム動作のためのクロ
ック信号等により作成され、後述する図６〜図９に示す
如く、テスト内容によって出力波形が異なる。初段のテ
ストブロック８００ａに含まれるセレクタ回路８０１
は、制御信号Ｓ１に応答して、ＥＸ−ＯＲ回路８２０の
出力またはデータバス２７０を通して与えられる初期値
データＤＳ₀ を選択する。ラッチ回路８０２は、制御信
号Ｓ２に応答してセレクタ回路８０１から出力されるデ
ータを保持する。デマルチプレクサ回路８０３は、２つ
の出力端子を有し、制御信号Ｓ３に応答してラッチ回路
８０２により保持されているデータをラッチ回路８０４
または８０５に出力する。ラッチ回路８０４は、制御信
号Ｓ４に応答して、デマルチプレクサ回路８０３の出力
を保持し、この保持したデータをテストデータＤＰ₀ と
して出力する。ラッチ回路８０５は、制御信号Ｓ５に応
答してデマルチプレクサ回路８０３の出力を第１データ
として保持し、この保持したデータをセレクタ回路８０
７に与える。ラッチ回路８０６は、データバス２７０に
接続され、制御信号Ｓ６に応答してデータバス２７０を
通して与えられるテスト対象ブロックの出力ＤＢ０を保
持し、この保持したデータに基づいて正負２つの論理出
力信号Ｑ，／Ｑを出力する。セレクタ回路８０７は、ラ
ッチ回路８０６からの論理出力信号とラッチ回路８０５
からの期待値データとを比較し、テスト対象ブロックか
ら出力される出力データの一致／不一致をビット毎に検
出する。

【０１０２】ＥＸ−ＯＲ回路８２０は、初段のテストブ
ロック８００ａから出力されるテストデータと最終段の
テストブロック８００ｂから出力されるテストデータと
の排他的論理和をとり、結果を初段のテストブロック８
００ａのセレクタ回路８０１に与える。

【０１０３】判定部８３０は、各セレクタ回路８０７か
ら出力されるビット毎の一致検出信号に基づいて判定結
果を出力する。

【０１０４】なお、セレクタ回路８０１、ラッチ回路８
０２、デマルチプレクサ回路８０３、およびラッチ回路
８０４によりテストデータの１ビット分が発生される。
このことからこれらの回路８０１〜８０４をデータ発生
器と称する。

【０１０５】次に、図５に示した集積回路装置の動作を
説明する。各セレクタ回路８０１は、制御信号Ｓ１に応
答して初期値データＤＳ₀ 〜ＤＳ_n-1 を選択し、ラッチ
回路８０２は、制御信号Ｓ２に応答して、セレクタ回路
８０１に出力データ（初期値データ）を保持する。この
ようにしてデータ発生器の初期化を行なうことができ
る。初期設定後においては、初段のテストブロック８０
０ａのセレクタ回路８０１は、ＥＸ−ＯＲ回路８２０の
出力を選択し、その他のテストブロックのセレクタ回路
８０１は、前段のテストブロックから出力されるテスト
データを選択する。それにより、テストブロック８００
ａ〜８００ｎによりＬＦＳＲが構成され、テストデータ
ＤＰ₀ 〜ＤＰ_n-1 は、擬似乱数データとなる。この擬似
乱数データがテスト対象ブロックに出力され、テスト対
象ブロックから出力される出力データと期待値データと
の一致／不一致がセレクタ回路８０７により検出され
る。

【０１０６】次に期待値データの準備の仕方について説
明する。期待値データの準備の仕方は、テストデータと
期待値データとが一致するか否かにより異なり、また、
テストデータと期待値データとが一致する場合であって
も擬似乱数データを用いるか、固定された値をテストデ
ータとして用いるかによっても異なる。固定された値を
テストデータとして用いる場合には、制御信号Ｓ２によ
り、ラッチ回路８０２に同じデータを保持させるように
制御することにより実現できる。

【０１０７】図６ないし図９は、固定された値をテスト
データとしない場合の期待値データの準備および一致検
出動作を説明するためのタイミングチャートである。

【０１０８】図６は、ＬＦＳＲの値を初期化して期待値
データを設定する場合のタイミングチャートを示す。図
５を参照して、初期値データＡは、制御信号Ｓ１が
“０”、制御信号Ｓ２が“１”、制御信号Ｓ３が
“１”、制御信号Ｓ４が“１”のときに、ラッチ回路８
０４により保持される。それにより、擬似乱数データが
発生され、ＥＸ−ＯＲ回路１２０の出力は、Ｂ，Ｃ，Ｄ
と変化する。このようにして発生された擬似乱数データ
Ａ，Ｂ，Ｃ，Ｄのすべてがメモリに書込まれる。メモリ
にすべてのデータを書込んだ後に、データバスを介して
初期値データＡを再びテストブロックに与え、擬似乱数
データを発生させる。この発生した擬似乱数データは、
制御信号Ｓ５が“１”のときに、ラッチ回路８０５に保
持され、この保持された値が期待値データである。他
方、テスト対象ブロックからの出力データはデータバス
２７０を介して対応のビット毎にラッチ回路８０６に取
込まれる。ラッチ回路８０６は、正負の論理出力信号
Ｑ，／Ｑを出力する。これら出力信号は、セレクタ回路
８０７に与えられる。セレクタ回路８０７は、ラッチ回
路８０５の出力値と論理出力信号Ｑ，／Ｑとの一致／不
一致を検出する。

【０１０９】今、仮にラッチ回路８０５の出力値が
“１”であるとする。これは、期待値が“１”であるこ
とと等価である。テスト対象ブロックの出力ＤＢ₀ ＝
“０”であると、ラッチ回路８０６の出力Ｑ，／Ｑ＝
“０，１”となる。セレクタ回路８０７が期待値“０”
のときＱを選択して“１”のとき／Ｑを選択するとする
と、この場合には“１”が出力される。同様にＤＢ₀ ＝
“０”のとき選択回路の出力は“０”となる。すなわ
ち、期待値とテスト対象ブロックの出力データとが一致
していれば“０”、不一致であれば“１”が出力され
る。各ビット毎に一致／不一致検出を行なった結果か
ら、テスト対象ブロックの出力が期待値と一致している
か否かを判定するのは、判定部８３２で行なう。

【０１１０】図７はテストデータとしてメモリに１ビッ
トを書込んだ直後に書込んだデータを読出す場合のタイ
ミングチャートを示す。図７における期待値データもテ
ストデータと同じ値が用いられる。図７に示した制御方
法によっても、図６に示した場合と同様に各ビット毎に
一致／不一致を検出することができる。また、図７に示
した制御方法は図６に示した制御方法と相違し、１ビッ
ト分のデータを書込んだ直後に期待値データとテスト対
象ブロックからの出力データとの一致／不一致が検出さ
れるので、テストに要する時間が短縮される。

【０１１１】図８は、初期値データをテストデータおよ
び期待値データとして用いる場合のタイミングチャート
を示す。図５を参照して、制御信号Ｓ１は“０”にさ
れ、セレクタ回路８０１は、常にデータバス２７０を通
して与えられる初期データＡ〜Ｅを選択する。その後に
出力される制御信号Ｓ２〜Ｓ６は図７に示した場合と同
様である。このようにしても図７の場合と同様に期待値
データとテストデータとが一致する場合のテスト対象ブ
ロックをテストすることができる。

【０１１２】図９は、データバスを介してテストデータ
と期待値データとが交互に与えられる場合のタイミング
チャートを示す図である。図５および図９を参照して、
データバス２７０を介して与えられるテストデータＡ，
Ｂ，Ｃ，Ｄおよび期待値データＥ（Ａ），Ｅ（Ｂ），Ｅ
（Ｃ），Ｅ（Ｄ）は、セレクタ回路８０１に与えられ
る。制御信号Ｓ１は常時“０”にされており、セレクタ
回路８０１は交互に与えられるテストデータおよび期待
値データを選択する。ラッチ回路８０２は、制御信号Ｓ
２が“１”のときに、テストデータＡ，Ｂ，…および期
待値データＥ（Ａ），Ｅ（Ｂ），…を保持する。デマル
チプレクサ回路８０３は、制御信号Ｓ３が“１”のとき
に、ラッチ回路８０２に保持されたテストデータを選択
し、ラッチ回路８０４に与える。また、デマルチプレク
サ回路８０３は、制御信号Ｓ３が“０”のときに、ラッ
チ回路８０２に保持された期待値データを選択し、ラッ
チ回路８０５に与える。ラッチ回路８０４に保持された
データ出力端子ＤＰ₀ 〜ＤＰ _n-1 に出力される。そし
て、テスト対象ブロックからの出力データとラッチ回路
８０５に保持された期待値データとの一致／不一致がセ
レクタ回路８０７により検出される。図９の場合には、
期待値データＥ（Ｃ）と出力データ（Ｃ）とが不一致の
場合を示す。

【０１１３】図９に示したテスト方法は、最も汎用性が
高く、テストデータと期待値データとが一致する場合の
みならず、テストデータと期待値データとが一致しない
（たとえばＰＬＡ）場合であっても容易にテストを行な
うことができる。

【０１１４】図１０はこの発明に係る集積回路装置の第
５の実施例を示すブロック図である。図１０に示す集積
回路装置と図１に示す集積回路装置とが異なるところは
出力レジスタ２３０に代えてシグネチャ解析器（パター
ン圧縮器）７００が設けられかつ出力レジスタ２３１に
代えてシグネチャ解析器（パターン圧縮器）７０１が設
けられていることである。その他の回路については図１
と同様でありその説明は省略する。シグネチャ解析器７
００は、機能ブロック２２０の出力データの情報量を圧
縮する。シグネチャ圧縮器７０１は、機能ブロック２２
１の出力データの情報量を圧縮する。テスト結果保持部
５００は、これらのシグネチャ解析器７００および７０
１の圧縮結果が保持される。テスト結果保持部５００の
内容は命令によって参照することができる。

【０１１５】図１１は、この発明に係る集積回路装置の
第６の実施例を示すブロック図である。図１１に示す集
積回路装置が、図１に示す集積回路装置と異なるところ
は、出力レジスタ２３０に代えてシグネチャ解析器が設
けられ、期待値保持部４００、出力データ保持部４０
１、一致検出部４０２が追加されていることである。テ
スト結果保持部５００には、シグネチャ解析器７００の
圧縮結果および一致検出部４０２の出力が保持される。
このテスト結果保持部５００の内容は、命令によっで参
照することができる。このように構成してもテスト回路
のためのハードウェア量を少なくすることができる。

【０１１６】図１２は、この発明に係る集積回路装置の
第７の実施例を示すブロック図である。図１２を参照し
て、この集積回路装置は、一致検出部４０２と、機能ブ
ロック、レジスタなどのテスト結果を更新しながら保持
するテスト結果保持装置５０１とを含む。

【０１１７】一致検出部４０２は、期待値データ（ｍビ
ット，１≦ｍ）とテスト対象ブロックから出力される出
力データ（ｍビット，１＜ｍ）との一致／不一致を検出
し、この検出結果を出力する。

【０１１８】テスト結果保持装置５０１は、テスト対象
ブロック毎のテスト結果を保持するテスト結果保持部５
１０と、テスト結果保持部５１０の読出／書込を制御す
るための制御信号を発生する制御信号発生部５２１と、
ＡＮＤ回路５２３とを含む。テスト結果保持部５１０
は、複数のテスト対象ブロックに対応して設けられるデ
ータ保持部５１１〜５１ｎと、データ保持部の選択およ
びデータの入出力制御を行なうための制御部５２０とを
含む。ここでは、テスト対象ブロックがｎ個存在し、デ
ータ保持部５１１には第１ブロックのテスト結果、デー
タ保持部５１２には、第２ブロックのテスト結果、デー
タ保持部５１ｎには、第ｎブロックのテスト結果が保持
されるものとする。各データ保持部５１１〜５１ｎは、
データバス２７０に接続され、命令に応答してテスト結
果をデータバス２７０に出力する。

【０１１９】制御信号発生部５２１は、現在テストを行
なっているテスト対象ブロックの番号（アドレス番号）
に応答して、テスト結果保持部５１０から番号に対応す
るデータ保持部を選択するための選択信号、選択したデ
ータ保持部からテスト結果を読出すための読出制御信号
Ｒ、およびＡＮＤ回路５２３の出力データを書込むため
の書込制御信号Ｗを発生する。

【０１２０】読出データ保持部５２３は、選択されたデ
ータ保持部から読出されたテスト結果を保持する。

【０１２１】ＡＮＤ回路５２３は、２つの入力端子と、
１つの出力端子を有し、その一方の入力端子は、読出デ
ータ保持部５２２の出力に接続され、その他方の入力端
子は一致検出部４０２の出力に接続され、その出力端子
は制御部５２０に接続される。

【０１２２】次に図１２に示した集積回路装置の動作に
説明する。なお、動作の説明においては説明を簡単化す
るために、第２ブロックがテスト対象とされている場合
を例とする。第２ブロックからの出力データとこの出力
データに対応する期待値データとが一致検出部４０２に
入力され、一致／不一致情報が出力される。この実施例
では一致検出部４０２は、一致を検出した場合には、
“１”（論理Ｈｉｇｈ）、不一致の場合“０”（論理Ｌ
ｏｗ）を出力する。一方、テスト対象ブロックの出力デ
ータを読出す場合には、命令コードにて出力データ格納
場所が指示される。この命令コードの情報からテスト対
象ブロックの番号が得られ、制御信号発生部５２１に入
力される。制御信号発生部５２１は、入力されるブロッ
ク番号に応答して第２ブロックを指示するための選択信
号、読出制御信号Ｒおよび書込制御信号Ｗを出力する。
読出制御信号Ｒと書込制御信号Ｗとの順番は、まず読出
制御信号Ｒが出力され、次いで書込制御信号Ｗが出力さ
れる。今、第２ブロックに対応するデータ保持部５１２
を選択するための選択信号と読出制御信号Ｒとが出力さ
れていると仮定すると、データ保持部５１０から保持さ
れているテスト結果が読出され、読出データ保持部５２
２に入力されかつ保持される。この読出データ保持部５
２２の保持データと一致検出部４０２の一致検出結果と
がＡＮＤ回路５２３に入力される。ここで読出データ保
持部５２２の値が“１”（すなわち、それまでのテスト
結果では、第２ブロックは異常なし）である場合、一致
検出結果が“１”ならばＡＮＤ回路５２３の出力は
“１”となり、一致検出結果が“０”ならばＡＮＤ回路
５２３の出力は“０”になる。

【０１２３】次に制御信号発生部５２２が書込制御信号
Ｗを出力すると、このＡＮＤ回路５２３の出力が第２ブ
ロックに対応のデータ保持部５１２に書込まれる。

【０１２４】以上の動作が全テスト対象ブロックの全テ
ストパターンについて行なわれると、最終的にテスト結
果保持部５１２は各テスト対象ブロックのテスト結果が
保持されている。このテスト結果保持部５１２に保持さ
れているテスト結果をデータバス２７０を介して読出す
ことができる。このような構成にすると、テスト結果の
更新に必要な回路を共用できるためハードウェア量が削
減できる。

【０１２５】なお、図１２の集積回路装置では、一致検
出部４０２の出力データは１ビットであるが、これはＣ
ビット（１≦Ｃ≦ｍ；ただしｍは期待値および出力デー
タのビット数）であってもよく、このブロック毎のビッ
ト数が異なっていてもよい。この場合、ＡＮＤ回路５２
３、読出データ保持部５２２、データ保持部５１１〜５
１ｎもテスト対象ブロックの出力データのうち最大ビッ
ト数分が必要である。このように構成しても、ブロック
毎にＡＮＤ回路、読出データ保持部、テスト結果保持部
５１０を備えるよりもハードウェア量は削減できる。

【０１２６】また、図１２の集積回路装置では、一致検
出部４０２の出力データと以前のテスト結果から新たな
テスト結果データを求めるのに、ＡＮＤ回路を用いた
が、これらの信号の論理を反転すればＯＲ回路でも同様
の効果が得られる。

【０１２７】さらに、図１２のテスト結果保持装置は、
図３、図４、図１０および図１１に示されたテスト結果
保持部に代えて用いることができるのみならず、期待値
データとテスト対象ブロックの出力データとの一致を検
出する機能を有する集積回路装置にも適用できる。

【０１２８】図１３はこの発明のテストデータ発生回路
の一実施例を示すブロック図である。図１３に示すテス
トデータ発生回路と図１７に示すテストデータ発生回路
とが異なるところは、ラッチ回路６０ａ〜６０ｄの出力
Ｑ１〜Ｑ４にセレクタ回路７０が接続されていることで
ある。セレクタ回路７０は、外部から与えられる選択信
号に応答して、出力信号Ｑ１〜Ｑ４のうちのＱ１〜Ｑ３
を選択する。

【０１２９】次に図１３のテストデータ発生回路の動作
について説明する。

【０１３０】まず、初期値設定信号によってデータ発生
回路内のラッチ回路６０ａ〜６０ｄが所望の初期状態に
設定される。この実施例では、ラッチ回路６０ａは
“１”に、それ以外は“０”に設定される場合を示して
いる。クロック信号φが印加されると、直列接続された
ラッチ回路間でデータがシフトしていく。初段のラッチ
回路６０ａの入力データはＥＸ−ＯＲ回路６１の出力信
号である。このラッチ回路６０ａ〜６０ｄとＥＸ−ＯＲ
回路６１から構成される部分の動作は、図１７のテスト
データ発生回路と同一であるためここでは動作説明を省
略し、この実施例の特徴的な部分の動作についてのみ説
明する。

【０１３１】選択信号は、命令コードをデコードして得
られる制御信号として与えられる。この選択信号がＱ
１，Ｑ２，Ｑ３を選択するものであるとする。この結
果、セレクタ回路７０の出力信号Ｏ１，Ｏ２，Ｏ３には
それぞれＱ１，Ｑ２，Ｑ３の信号の値が伝搬する。

【０１３２】従来例のテストデータ発生回路では、前述
したように全信号が“０”となる組合せデータは発生す
ることができない。このため擬似乱数の発生過程におい
て、全信号共に“０”となるテストデータを必要とする
機能ブロックのテストを正確に行なうことができないと
いう問題がある。

【０１３３】しかし、図１８に示す表において、Ｑ１，
Ｑ２，Ｑ３，Ｑ４のうちＱ１〜Ｑ３に着目すれば、表の
第１４番目の状態において、Ｑ１，Ｑ２，Ｑ３＝“０，
０，０”となっている。すなわち、この３ビットを使え
ば、一連の擬似乱数発生過程において、“０，０，０”
となるデータが得られる。したがってセレクタ回路７０
を選択信号により制御して、出力信号Ｑ１，Ｑ２，Ｑ３
を選択するように制御することにより、一連の擬似乱数
発生過程において全ビット“０”となるデータを得るこ
とができる。

【０１３４】図１３に示すテストデータ発生回路におい
ては、説明を簡単化するために必要なデータ長さを３ビ
ットとしたが、これを一般化してＮビット（１≦Ｎ，Ｎ
が整数）としてもよい。この場合において、テストデー
タ発生回路からの出力データのビット数Ｍは次の式を満
たすように設定される。

【０１３５】Ｎ＋１≦Ｍ なお、図１３に示すテストデータ発生回路においてクロ
ック信号φを命令により制御することによって、擬似乱
数データ発生動作を停止させ、同一データを出力させ続
けることができる。この機能により、メモリやレジスタ
の機能テストにおいて期待値データを容易に発生させる
ことができる。

【０１３６】図１４はこの発明のテストデータ発生回路
の第２の実施例を示すブロック図である。図１４に示す
テストデータ発生回路が図１３に示すテストデータ発生
回路と異なるところは、セレクタ回路７０に代えて、２
入力１出力のセレクタ回路６２が設けられていることで
ある。セレクタ回路６２は、選択信号に応答して、最終
段のラッチ回路６０ｄの出力またはＥＸ−ＯＲ回路６１
の出力の一方を選択し、初段のラッチ回路６０ａに出力
する。

【０１３７】セレクタ回路６２がＥＸ−ＯＲ回路６１の
出力を選択している場合には、テストデータ発生回路は
擬似乱数データを発生する。そしてセレクタ回路６２が
選択信号に応答してラッチ回路６０ｄの出力を選択して
いる場合には、データを１ビット分ずつ右側にシフトし
た信号を発生する。

【０１３８】このような回路構成をとることにより、単
なる擬似乱数データ以外のデータ系列を容易に発生させ
ることができる。

【０１３９】図１５はこの発明のテストデータ発生回路
の第３の実施例を示すブロック図である。図１５に示す
テストデータ発生回路と図１４に示すテストデータ発生
回路とが異なるところは、セレクタ回路７０および６２
に代えて、３入力１出力のセレクタ回路８０が設けられ
ていることである。セレクタ回路８０は、その第１の入
力端子が命令コード内の即値データあるいはデータ入出
力端子Ｄｉ／Ｄｏ（図１参照）から与えられるデータの
いずれかを受けるように接続され、第２の入力端子ＥＸ
−ＯＲ回路６１の出力を受けるように接続されて第３の
入力端子がラッチ回路６０ｄの出力を受けるように接続
され、その出力端子が初段ラッチ回路６０ａの入力に接
続される。クロック信号φはラッチ回路６０ａ〜６０ｄ
に与えられ、ラッチ回路６０ａ〜６０ｄの出力データの
値を保持（変更しない）場合には、ディスエーブルな論
理値に固定される。

【０１４０】次に、図１５に示したテストデータ発生回
路の動作について説明する。まずラッチ回路６０ａ〜６
０ｄは、すべて初期化される。擬似乱数データを発生す
る場合には、セレクタ回路８０は、選択信号に応答して
ＥＸ−ＯＲ回路６１の出力を選択する。次に擬似乱数デ
ータではなくデータを１ビット分ずつ右側にシフトして
信号を発生する場合には、セレクタ回路８０は、選択信
号に応答して最終段のラッチ回路６０ｄの出力を選択す
る。さらに、セレクタ回路８０は、選択信号に応答して
このテストデータ発生回路の外部から与えられるデータ
を選択して出力することもできる。この場合には、任意
の値をテストデータ発生回路にセットすることができ、
テスト対象ブロックに必要なテストパターンを発生させ
ることができる。図１５に示したテストデータ発生回路
によれば、少ないハードウェア量で複数のテストデータ
を発生することができる。

【０１４１】

【発明の効果】請求項１の発明によれば、テストデータ
発生手段により複数のテストデータを発生することがで
きる。それにより、各機能ブロック毎にテストデータ発
生器を設ける必要がなくなるので、ハードウェア量が従
来例よりも少なくてすむ。また命令情報により、複数の
テストデータのうちの少なくとも１つを指定しかつ指定
したテストデータの伝送先を指定することができるの
で、テストのための特別な外部テストピンの本数を減ら
すことができ、かつテストデータの伝搬経路もテストす
ることができる。またハードウェア量および外部テスト
ピンの本数を少なくすることができるので、集積回路設
計時の負担を軽減することができる。また、命令情報に
リピート命令を含ませることにより、大型のテスト装置
を用いることなく、バーンインテストを行なうことがで
きる。また、ボードに実装した状態で集積回路装置のテ
ストを行なうことを容易にする。

【０１４２】請求項２の発明によれば、請求項１と同様
な効果に加えて、圧縮手段によりデータを圧縮すること
により、出力データの情報量を減少させることができる
という効果が得られる。

【０１４３】請求項３および請求項４の発明では、出力
データと期待値データとの比較に基づいてテスト対象ブ
ロックの良否を判定することができるので、故障見逃し
の発生を防ぐことができる。

【０１４４】請求項５の発明では、テストデータ発生手
段は、テストデータとして擬似乱数データと固定値デー
タとを発生することができるので、プログラマブルロジ
ックアレイやメモリなどの各種の機能ブロックのテスト
を行なうためのテストデータを１つのデータ発生手段に
より共用できる。この結果、ハードウェア量を削減でき
る。

【０１４５】請求項６の発明では、外部的に発生される
テストデータと期待値データとを時分割的に受け、テス
トデータをデータ伝搬経路を通してテスト対象ブロック
に出力しかつ期待値データを保持するので、入力データ
のパターンと出力データとのパターンとが異なる機能ブ
ロックであってもテストを行なうことが容易となる。ま
た、テストデータはデータ伝搬経路を通して転送される
ので、テスト結果を参照することにより、データ伝搬経
路のテストも行なうことができる。

【０１４６】請求項７の発明では、複数のビットテスト
手段および排他的論理和手段により、テストのために必
要な複数のテストデータを発生することができ、かつ期
待値データをも保持し、さらにテスト対象ブロックの出
力データと期待値データの一致／不一致をビット毎に検
出することができる。したがって、複数のビットテスト
手段と排他的論理和手段は複数のテスト対象ブロックに
対して共用されるため、テストのためのハードウェア量
および外部テストピンの本数を大幅に削減することがで
き、ひいては集積回路装置の設計時における負担を軽減
することができる。

【０１４７】請求項９のテストデータ発生回路であれ
ば、複数ビットの擬似乱数データを発生し、この発生し
た擬似乱数データのうち任意の少なくとも１ビットを選
択することができるので複数ビットの範囲でテスト対象
毎に必要なテストデータのパターンを発生することがで
きる。それにより、複数のテスト対象ブロックに対して
単一テストデータ発生回路を用いることができるので、
ハードウェア量を削減することができる。

【０１４８】請求項１０の発明では、テスト結果保持手
段、更新手段、データ保持手段、書込手段および読出手
段は複数のテスト対象ブロックで共用できるため、テス
トのためのハードウェア量を大幅に削減することがで
き、ひいては集積回路装置の設計時における負担を軽減
することができる。

【図面の簡単な説明】

【図１】この発明に係る集積回路装置の一実施例を示す
ブロック図である。

【図２】命令情報のパケット構成を示す図である。

【図３】この発明に係る集積回路装置の第２の実施例を
示すブロック図である。

【図４】この発明に係る集積回路装置の第３の実施例を
示すブロック図である。

【図５】この発明に係る集積回路装置の第４の実施例を
示すブロック図である。

【図６】図５の集積回路装置において、ＬＦＳＲの値を
初期化して期待値データを設定する場合のタイミングチ
ャートを示す図である。

【図７】図５の集積回路装置において、メモリにテスト
データの１ビットを書込んだ直後に、書込んだデータを
読出す場合のタイミングチャートを示す図である。

【図８】図５の集積回路装置において、初期値データを
テストデータおよび期待値データとして用いた場合のタ
イミングチャートを示す図である。

【図９】図５の集積回路装置において、データバスを介
してテストデータと期待値データとが交互に与えられる
場合のタイミングチャートを示す図である。

【図１０】この発明に係る集積回路装置の第５の実施例
を示すブロック図である。

【図１１】この発明に係る集積回路装置の第６の実施例
を示すブロック図である。

【図１２】この発明に係る集積回路装置の第７の実施例
を示すブロック図である。

【図１３】この発明に係るテストデータ発生回路の一実
施例を示すブロック図である。

【図１４】この発明に係るテストデータ発生回路の第２
の実施例を示すブロック図である。

【図１５】この発明に係るテストデータ発生回路の第３
の実施例を示すブロック図である。

【図１６】従来のテスト機能を有する集積回路装置のブ
ロック図である。

【図１７】従来のＬＦＳＲの構成を示すブロック図であ
る。

【図１８】図１７に示したＬＦＳＲの出力状態を示す表
である。

【符号の説明】

９９ 命令情報 １００ 命令レジスタ １０１ デコーダ １１０ データ発生器 ２２０，２２１ 機能ブロック ２１０，２１１ 入力レジスタ ２３０，２３１ 出力レジスタ ４００ 期待値保持部 ４０１ 出力データ保持部 ４０２ 一致検出部 ５００ テスト結果保持部 ８００ａ〜８００ｎ テストブロック ８２０ ＥＸ−ＯＲ回路 ８３０ 判定部 ７００，７０１ シグネチャ解析器 ５０１ テスト結果保持装置 ５１０ テスト結果保持部 ５２１ 制御信号発生部 ５２２ 読出データ保持部 ５２３ ＡＮＤ回路 ６０ａ〜６０ｄ ラッチ回路 ６１ ＥＸ−ＯＲ回路 ７０ セレクタ回路

Claims (12)

【特許請求の範囲】
1. 【請求項１】 入力データを処理および／または記憶す
   る複数の機能ブロックを備えた集積回路装置であって、 前記複数の機能ブロックの良否をテストするための複数
   のテストデータを発生するテストデータ発生手段、 前記複数のテストデータのうちの少なくとも１つを指定
   するとともに、前記複数の機能ブロックのうちの少なく
   とも１つをテスト対象ブロックとして指定する命令情報
   を発生するための命令情報発生手段、 前記発生された命令情報を解読するデコーダ手段、 前記デコーダ手段により解読された命令情報に応答し
   て、前記テストデータ発生手段により発生された少なく
   とも１つのテストデータを前記テスト対象ブロックに転
   送するための経路、および前記デコーダ手段により解読
   された命令情報に応答して、前記テスト対象ブロックか
   ら出力される出力データを外部に出力する出力手段を含
   むことを特徴とする集積回路装置。
2. 【請求項２】 入力データを処理および／または記憶す
   る複数の機能ブロックを備えた集積回路装置であって、 前記複数の機能ブロックの良否をテストするための複数
   のテストデータを発生するテストデータ発生手段、 前記複数のテストデータのうちの少なくとも１つを指定
   するとともに、前記複数の機能ブロックのうちの少なく
   とも１つをテスト対象ブロックとして指定する命令情報
   を発生するための命令情報発生手段、 前記発生された命令情報を解読するデコーダ手段、 前記デコーダ手段により解読された命令情報に応答し
   て、前記テストデータ発生手段により発生された少なく
   とも１つのテストデータを前記テスト対象ブロックに転
   送するための経路、 前記デコーダ手段により解読された命令情報に応答し
   て、前記テスト対象ブロックから出力される出力データ
   を圧縮する圧縮手段、および前記圧縮手段により圧縮さ
   れた出力データを保持する出力データ保持手段を含むこ
   とを特徴とする集積回路装置。
3. 【請求項３】 入力データを処理および／または記憶す
   る複数の機能ブロックを備えた集積回路装置であって、 前記複数の機能ブロックの良否をテストするための複数
   のテストデータを発生するテストデータ発生手段、 前記複数のテストデータのうちの少なくとも１つを指定
   するとともに、前記複数の機能ブロックのうちの少なく
   とも１つをテスト対象ブロックとして指定する命令情報
   を発生するための命令情報発生手段、 前記発生された命令情報を解読するデコーダ手段、 前記デコーダ手段により解読された命令情報に応答し
   て、前記テストデータ発生手段により発生された少なく
   とも１つのテストデータを前記テスト対象ブロックに転
   送するための経路、 前記デコーダ手段により解読された命令情報に応答し
   て、前記テスト対象ブロックから出力される出力データ
   と前記テスト対象ブロックから出力されるであろう期待
   値データとの比較に基づいて機能ブロックの良否を判定
   する判定手段、および前記判定手段の良否判定結果を保
   持する手段を含むことを特徴とする集積回路装置。
4. 【請求項４】 入力データを処理および／または記憶す
   る複数の機能ブロックを備えた集積回路装置であって、 前記複数の機能ブロックの良否をテストするための複数
   のテストデータを発生するテストデータ発生手段、 前記複数のテストデータのうちの少なくとも１つを指定
   するとともに、前記複数の機能ブロックのうちの少なく
   とも１つをテスト対象ブロックとして指定する命令情報
   を発生するための命令情報発生手段、 前記発生された命令情報を解読するデコーダ手段、 前記デコーダ手段により解読された命令情報に応答し
   て、前記テストデータ発生手段により発生された少なく
   とも１つのテストデータを前記テスト対象ブロックに転
   送するための経路、 前記デコーダ手段により解読された命令情報に応答し
   て、前記テスト対象ブロックから出力される出力データ
   を保持する出力データ保持手段と、 前記テストデータ発生手段により発生されたテストデー
   タを期待値データとして保持する期待値保持手段、およ
   び前記出力データ保持手段により保持された出力データ
   と前記期待値保持手段により保持された期待値データと
   の比較に基づいてテスト対象ブロックの良否を判定する
   判定手段とを含むことを特徴とする集積回路装置。
5. 【請求項５】 入力データを処理および／または記憶す
   る複数の機能ブロックを備えた集積回路装置であって、 前記複数の機能ブロックの良否をテストするためのテス
   トデータとして擬似乱数データを発生する擬似乱数デー
   タ発生手段、 前記発生された擬似乱数データを固定値データに設定す
   る固定値データ発生手段、 前記擬似乱数データおよび固定値データのうちの少なく
   とも１つを指定するとともに、前記複数の機能ブロック
   のうちの少なくとも１つをテスト対象ブロックとして指
   定する命令情報を発生するための命令情報発生手段、 前記発生された命令情報を解読するデコーダ手段、 前記デコーダ手段により解読された命令情報に応答し
   て、前記テストデータ発生手段により発生された擬似乱
   数データおよび固定値データのうちの少なくとも１つを
   前記テスト対象ブロックに転送するための経路、および
   前記デコーダ手段により解読された命令情報に応答し
   て、前記テスト対象ブロックから出力される出力データ
   を外部に出力する出力手段を含むことを特徴とする集積
   回路装置。
6. 【請求項６】 入力データを処理および／または記憶す
   る複数の機能ブロックを備えた集積回路装置であって、 前記複数の機能ブロックのうちのテスト対象ブロックを
   テストするためのテストデータとこのテストデータに対
   応の期待値データとを時系列的に受けるデータ受信手
   段、 前記データ受信手段により受信されたテストデータをデ
   ータ伝送路を介して前記テスト対象ブロックに出力する
   テストデータ出力手段、 前記期待値データを保持する期待値保持手段、 前記テスト対象ブロックの出力データと前記期待値保持
   手段により保持された期待値データとの一致を検出する
   一致検出手段、および前記一致検出手段の検出結果に基
   づいて前記テスト対象ブロックの良否を判定する判定手
   段を含むことを特徴とする集積回路装置。
7. 【請求項７】 入力データを処理および／または記憶す
   る複数の機能ブロックを備えた集積回路装置であって、 前記複数の機能ブロックの良否をテストするためのテス
   トデータを指定するとともに、前記複数の機能ブロック
   のうちの少なくとも１つをテスト対象ブロックとして指
   定する命令情報を発生するための命令情報発生手段、 前記発生された命令情報を解読するデコーダ手段、 各々が、前記デコーダ手段により解読された命令情報に
   応答して、テストデータの１ビット分を発生し、テスト
   対象ブロックの良否判定を行なうための期待値データを
   保持し、かつテスト対象ブロックの出力データと期待値
   データとの一致をビット毎に検出するための複数のビッ
   トテスト手段、および前記複数のビットテスト手段の少
   なくとも２つの出力の排他的論理和をとり、その結果を
   初段のビットテスト手段に与える排他的論理和手段とを
   含み、 前記ビットテスト手段の各々は、 初期値設定のためのデータまたは前段のビットテスト手
   段により発生された１ビット分のデータを選択する第１
   の選択手段、 前記第１の選択手段の出力を保持する第１のデータ保持
   手段、 少なくとも２つの出力端子を有し、前記第１の保持手段
   により保持された１ビット分のデータを選択的に出力す
   るデマルチプレクサ手段、 前記デマルチプレクサ手段の一方の出力を保持し、保持
   されたデータを次段のビットテスト手段の第１の選択手
   段に与える第２のデータ保持手段、 前記デマルチプレクサ手段の他方の出力を期待値データ
   として保持する第３のデータ保持手段、 前記テスト対象ブロックから出力される出力データを保
   持する第４のデータ保持手段、 前記第４のデータ保持手段により保持されたデータと前
   記第３のデータ保持手段により保持されたデータとの一
   致を検出する一致検出手段を含むことを特徴とする集積
   回路装置。
8. 【請求項８】 前記請求項７に記載の集積回路装置は、
   前記ビットテスト手段の各々に含まれる一致検出手段の
   出力に基づいて、前記テスト対象ブロックの良否判定を
   行なう判定手段を含むことを特徴とする。
9. 【請求項９】 入力データを処理および／または記憶す
   る複数の機能ブロックを備えた集積回路装置に組込まれ
   るテストデータ発生回路であって、 複数ビットの擬似乱数データを発生する擬似乱数データ
   発生手段、および前記発生された複数ビットの擬似乱数
   データから任意の少なくとも１ビットのデータを選択し
   て出力するための選択手段を含むことを特徴とするテス
   トデータ発生回路。
10. 【請求項１０】 入力データを処理および／または記憶
    する複数の機能ブロックを備えた集積回路装置であっ
    て、 前記複数の機能ブロックのうちのテスト対象ブロックか
    ら出力される出力データと期待値データとの一致を検出
    する一致検出手段、 前記複数の機能ブロックに対応して複数のテスト結果保
    持領域が設けられ、各テスト結果保持領域に対応の機能
    ブロックのテスト結果を保持するテスト結果保持手段、 前記複数のテスト結果保持領域のうちの現在テストを行
    なっているテスト対象ブロックに対応するテスト結果保
    持領域を選択し、この選択したテスト結果保持領域から
    テスト結果を読出す読出手段、 前記読出されたテスト結果を保持する読出データ保持手
    段、 前記一致検出手段の検出結果に基づいて前記保持手段に
    より保持されたテスト結果を更新するテスト結果更新手
    段、および前記選択されたテスト結果保持領域に前記更
    新されたテスト結果を書込む書込手段を含むことを特徴
    とする集積回路装置。
11. 【請求項１１】 前記テスト結果更新手段は、前記読出
    データ保持手段により保持されているテスト結果と前記
    一致検出手段の一致検出結果とを入力する論理積回路を
    含む前記請求項１０記載の集積回路装置。
12. 【請求項１２】 前記テスト結果更新手段は、前記読出
    データ保持手段により保持されているテスト結果と前記
    一致検出手段の一致検出結果とを入力とする論理和回路
    を含む前記請求項１０記載の集積回路装置。