JPH02118474A - 伝播遅延時間の試験装置 - Google Patents
伝播遅延時間の試験装置Info
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- JPH02118474A JPH02118474A JP63272166A JP27216688A JPH02118474A JP H02118474 A JPH02118474 A JP H02118474A JP 63272166 A JP63272166 A JP 63272166A JP 27216688 A JP27216688 A JP 27216688A JP H02118474 A JPH02118474 A JP H02118474A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
-
- G—PHYSICS
- G01—MEASURING; TESTING
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の（１１１要］
半導体素子などの被ｄｌｌｌ定物の伝（番遅延時間の試
験装置に関し、 短時間にデータ取得を可１１ヒとし、良／不良試験時に
もデータ取得が可能であり、また間欠的な出力信号の変
化がないことを保証する場合も良／不良判定にて検出可
能である試験装置を提供することを目的とし、 被測定物に各種試験入力を供給するテストユニ７１−と
、該被測定物の出力を並列に供給され、各々異なるタイ
ミングで該出力の良否を判定する複数個，の：Ｉンパレ
ータと、各コンパレークの判定結果をど込まれるメモリ
とを備えるよう＋ｉ’！成する。
験装置に関し、 短時間にデータ取得を可１１ヒとし、良／不良試験時に
もデータ取得が可能であり、また間欠的な出力信号の変
化がないことを保証する場合も良／不良判定にて検出可
能である試験装置を提供することを目的とし、 被測定物に各種試験入力を供給するテストユニ７１−と
、該被測定物の出力を並列に供給され、各々異なるタイ
ミングで該出力の良否を判定する複数個，の：Ｉンパレ
ータと、各コンパレークの判定結果をど込まれるメモリ
とを備えるよう＋ｉ’！成する。
（産業．」二の利用分野〕
本発明は、半導体素子などの被測定物の伝１（５遅延時
間のＵ，Ｎ験装置に関する。
間のＵ，Ｎ験装置に関する。
近年の半導体素子は益々大容量、超高速になってきてお
り、その性能評価のためのデータ取得には益々多大な時
間が必要となってきている。本発明は特に半導体素子の
評価のためのデータ取得をＧＯ／Ｎｏ″ＧＯ試験状態（
１試験条件下におけるＧＯ（良） ／Ｎｏ Ｇｏ （不
良）判定）でも可能とした試験装置に係るものである。
り、その性能評価のためのデータ取得には益々多大な時
間が必要となってきている。本発明は特に半導体素子の
評価のためのデータ取得をＧＯ／Ｎｏ″ＧＯ試験状態（
１試験条件下におけるＧＯ（良） ／Ｎｏ Ｇｏ （不
良）判定）でも可能とした試験装置に係るものである。
半導体素子などではある１つの試験条件下において一連
の試験パターンを通ずることにより良／否判定をし、条
件を変更して試験を繰り返して所要のデータを得ている
。このため試験時間が膨大となっている。
の試験パターンを通ずることにより良／否判定をし、条
件を変更して試験を繰り返して所要のデータを得ている
。このため試験時間が膨大となっている。
また間欠的な出力信号の変化がないことを保証する場合
も、繰り返して試験判定している。
も、繰り返して試験判定している。
〔発明が解決しようとする課題］
従来は被測定物の試験データを取得するのに繰り返して
試験していたため、評価所要時間が人になっていた。
試験していたため、評価所要時間が人になっていた。
本発明は、短時間にデータ取得を可能とし、Ｇ。
（良） ／Ｎｏ ＧＯ（不良）試験時にもデータ取得が
可能であり、また間欠的な出力信号の変化がないことを
保証する場合もＧＯ／ＮＯＧｏ判定にて検出可能である
試験装置を提供することを目的とするものである。
可能であり、また間欠的な出力信号の変化がないことを
保証する場合もＧＯ／ＮＯＧｏ判定にて検出可能である
試験装置を提供することを目的とするものである。
第１図（ａ）に示すように本発明の試験装置は、制１３
１１川のホス１−コンピュータＣＰＵと、被δＩＩＩ定
物（こ＼ではテストヘッドＴ Ｈ）に試験条件を供給す
るテストユニット クＴＯ，パターンゼネレークＰＣ，フォーマット二ｌン
トロールＦＣ， レベルゼネレータＶｌ／ＶＯと、被測
定物から出力された信号を判定するデジタルコンパレー
タＤＣと、その判定結果を記１、αするメモリＣＭと、
測定結果を出力する出力機器ＯＰと、測定条件を定義し
た試験プログラムをコンピュータＣＰＵへ入力可能な入
力機器ＩＰを有する。
１１川のホス１−コンピュータＣＰＵと、被δＩＩＩ定
物（こ＼ではテストヘッドＴ Ｈ）に試験条件を供給す
るテストユニット クＴＯ，パターンゼネレークＰＣ，フォーマット二ｌン
トロールＦＣ， レベルゼネレータＶｌ／ＶＯと、被測
定物から出力された信号を判定するデジタルコンパレー
タＤＣと、その判定結果を記１、αするメモリＣＭと、
測定結果を出力する出力機器ＯＰと、測定条件を定義し
た試験プログラムをコンピュータＣＰＵへ入力可能な入
力機器ＩＰを有する。
半導体素子などの被測定物Ｄ Ｕ’ｒ’ （Ｄｅｖｉｃ
ｅ Ｕｎｄ−ｅｒ Ｔｅｓｔ）とコンパレータＤＣ，メ
モリＣＭの関係は、第１図（ｂ）に示す如くであり、Ｄ
Ｃ，ＣＭとも複数（Ｎ）個ある。被測定物ＤＵＴの出力
、例えばメモリであれば読出し出力は、各コンパレータ
ＤＣに並列に入力する。判定用ストローブ信号Ｓは各コ
ンパレータＤＣへ供給されるが、逐次遅延とされるので
、時間軸上で見ると第１図（Ｃ）の如く、ｌサイクル中
にＮ個のストローブが入ったようになる。
ｅ Ｕｎｄ−ｅｒ Ｔｅｓｔ）とコンパレータＤＣ，メ
モリＣＭの関係は、第１図（ｂ）に示す如くであり、Ｄ
Ｃ，ＣＭとも複数（Ｎ）個ある。被測定物ＤＵＴの出力
、例えばメモリであれば読出し出力は、各コンパレータ
ＤＣに並列に入力する。判定用ストローブ信号Ｓは各コ
ンパレータＤＣへ供給されるが、逐次遅延とされるので
、時間軸上で見ると第１図（Ｃ）の如く、ｌサイクル中
にＮ個のストローブが入ったようになる。
（作用）
この装置では被測定物ＯＵＴは、ある１つの条件でそれ
に対する出力を生じ、Ｎ個のコンパレータＤＣに入力す
る。コンパレータはストローブ信号Ｓが入った時点で入
力を判定する。例えば、被測定物ＤＵＴの出力が第１図
（Ｃ）のＯＵＴａであったとする、ストローブＳ１のタ
イミングで動作するコンパレータ（ＤＣ． とする）は
入力Ｌレベルとし、それよりＴ，時間遅れたストローブ
Ｓ２のタイミングで動作するコンパレータ（ＤＣ．とす
る）も入力はＬレベルとし、しかしそれより更にＴ２時
間遅れたストローブＳ３のタイミングで動作するコンパ
レータ（ＤＣ，とする）は入力はＩ−ルベルとし、更に
Ｔ３時間遅れたストローブＳ４のタイミングで動作する
コンパレータ（ｒ５ｃ．とする）も人ツノはＨレベルと
する。期待値はＯＵＴｅの如くオールＨであれば、コン
パレータ１， ２の比較結果は不良（１す１待値と異
なる）°“ビ、そしてコンパレータ３，４の比較結果は
良“０゛°となる。メモリＣＭにはこの不良１を書込む
。従ってごのメモリＣＭを読出してみると良／不良、不
良ならその最大遅れなどを知ることができる。
に対する出力を生じ、Ｎ個のコンパレータＤＣに入力す
る。コンパレータはストローブ信号Ｓが入った時点で入
力を判定する。例えば、被測定物ＤＵＴの出力が第１図
（Ｃ）のＯＵＴａであったとする、ストローブＳ１のタ
イミングで動作するコンパレータ（ＤＣ． とする）は
入力Ｌレベルとし、それよりＴ，時間遅れたストローブ
Ｓ２のタイミングで動作するコンパレータ（ＤＣ．とす
る）も入力はＬレベルとし、しかしそれより更にＴ２時
間遅れたストローブＳ３のタイミングで動作するコンパ
レータ（ＤＣ，とする）は入力はＩ−ルベルとし、更に
Ｔ３時間遅れたストローブＳ４のタイミングで動作する
コンパレータ（ｒ５ｃ．とする）も人ツノはＨレベルと
する。期待値はＯＵＴｅの如くオールＨであれば、コン
パレータ１， ２の比較結果は不良（１す１待値と異
なる）°“ビ、そしてコンパレータ３，４の比較結果は
良“０゛°となる。メモリＣＭにはこの不良１を書込む
。従ってごのメモリＣＭを読出してみると良／不良、不
良ならその最大遅れなどを知ることができる。
試験条件を変えると被測定物ＤＵＴの出力ＯＵＴａは変
り（Ｈ，Ｉ−変化点が遅、進する、０部分がなくなる等
）、コンパレータＤＣの出力も変る。
り（Ｈ，Ｉ−変化点が遅、進する、０部分がなくなる等
）、コンパレータＤＣの出力も変る。
これもメモリＣＭへ書込まれ、該メモリを３売出すこと
により良／不良等を知ることができる。
により良／不良等を知ることができる。
メモリＣＭは試験の度毎に読出して結果を見てもよく、
または種々試験条件を変えて行なう各試験の結果を逐次
メモＩＪｃＭに格納し、一連の試験が終ったのちメモリ
ＣＭの格納データを読出してみて、各試験条件の下での
試験結果を一括して取出し、判定することもできる。
または種々試験条件を変えて行なう各試験の結果を逐次
メモＩＪｃＭに格納し、一連の試験が終ったのちメモリ
ＣＭの格納データを読出してみて、各試験条件の下での
試験結果を一括して取出し、判定することもできる。
このように本発明では各種試験条件での被測定物の出力
の、判定タイミングを異ならせた各判定結果を各メモリ
に書込み、これらのメモリの格納データを読出し−で良
否判定するので、極めて多数の試験条件での試験も迅速
に行なうことができる。
の、判定タイミングを異ならせた各判定結果を各メモリ
に書込み、これらのメモリの格納データを読出し−で良
否判定するので、極めて多数の試験条件での試験も迅速
に行なうことができる。
例えば第１図（Ｃ）の３１〜Ｓ４による判定も、従来万
代では同じ条件でＤ［ＪＴに４回出力させ、それをＳｌ
＋ＳＭ＋・・・・・・で判定するごとになるが、本発明
ではこれを１回で行なうことができる。か＼る試験を多
数種行なう場合は、本発明の利点は更に効果的になる。
代では同じ条件でＤ［ＪＴに４回出力させ、それをＳｌ
＋ＳＭ＋・・・・・・で判定するごとになるが、本発明
ではこれを１回で行なうことができる。か＼る試験を多
数種行なう場合は、本発明の利点は更に効果的になる。
第２図に実施例を示す。二＼ではデジタルコンパレータ
ＤＣとコンベアメモリＣＭを含めて判定回路Ｊとする。
ＤＣとコンベアメモリＣＭを含めて判定回路Ｊとする。
判定ストローブ信号Ｓは最初の判定回路１へは直接入力
するが、他の判定回路へはレンジ（遅延）回路Ｒを介し
て逐次入力する。
するが、他の判定回路へはレンジ（遅延）回路Ｒを介し
て逐次入力する。
被測定物ＤＵＴの出力０ＵＴａは実線で示すようにＬか
らＨに立上る信号またはＨからＬへ立下る信号であるが
、コンパレータＣＯ？’ＩＰを置いて、闇値以−ヒであ
ればＨ出力、闇値以下であればＬ出力などとする。判定
回路１〜Ｎへはこの闇値でＨ。
らＨに立上る信号またはＨからＬへ立下る信号であるが
、コンパレータＣＯ？’ＩＰを置いて、闇値以−ヒであ
ればＨ出力、闇値以下であればＬ出力などとする。判定
回路１〜Ｎへはこの闇値でＨ。
Ｌに区別された出力（やはり０ＵＴａとする）が入力す
る。
る。
コンパレータＣＯＭＰの出力０ＵＴａを各判定回路１〜
Ｎへ入力する信号線２の長ざは各判定回路で笠しくはム
く、伝１１５近延を考えると出力０ＵＴａは各判定回路
へ同時には入力せず、その入力タイミングはずれること
になる。レンジ回路Ｒはこの遅延も補正する。即し第１
図（Ｃ）の遅延Ｔ Ｉ ＋ Ｔ ２ ＋・・・・・・を
仝”ζ等しく、Ｔとすると、各レンジ回路Ｒは遅延Ｔを
持てばよいが、この他に各判定回路間の信号・線Ｐの伝
播遅延（これも等しくΔＴとする）を持ら、”ｆ−トΔ
′（゛とする。これを第３図（Ｃ）に示す。
Ｎへ入力する信号線２の長ざは各判定回路で笠しくはム
く、伝１１５近延を考えると出力０ＵＴａは各判定回路
へ同時には入力せず、その入力タイミングはずれること
になる。レンジ回路Ｒはこの遅延も補正する。即し第１
図（Ｃ）の遅延Ｔ Ｉ ＋ Ｔ ２ ＋・・・・・・を
仝”ζ等しく、Ｔとすると、各レンジ回路Ｒは遅延Ｔを
持てばよいが、この他に各判定回路間の信号・線Ｐの伝
播遅延（これも等しくΔＴとする）を持ら、”ｆ−トΔ
′（゛とする。これを第３図（Ｃ）に示す。
動作を説明すると、被測定物ＤＵＴの出ツノ信号ＯＵ
Ｔ ａはコンパレータＣＯＭＰに入ノｊされ、Ｈレヘル
と判定されると、その１１レヘル判定された時点で立−
しる矩形波（０（ＪＴａ）とし゛ζ出力され、各判定回
路１−Ｎへ入力する。判定ストローブ信号Ｓは前記遅延
を与えられ°Ｃ刊定回路へ入力し、この結果（、）り線
上の遅延も補正されて第３図（１））に示すように、出
力０ＵＴａを、判定回路１は時点しで、判定回路２ば時
点Ｌ２で、・・・・・・判定回路Ｎは１１１Ｉ点し、４
で、Ｈ／ Ｌ判定することになる。本例では判定回路４
までがし判定、判定回路５以降がｌ（判定である。試験
条件によっては第３図（ａ）に示すように出力ＯＵ Ｔ
ａがＩＩ）間τだけ遅れ−ＣＯＵ Ｔ ｂになったり
する。この場合はＩＩ ／ Ｌ判定結果も変る。これら
の判定結果は、不良と判定したものをメモリＣＭへ書込
む。
Ｔ ａはコンパレータＣＯＭＰに入ノｊされ、Ｈレヘル
と判定されると、その１１レヘル判定された時点で立−
しる矩形波（０（ＪＴａ）とし゛ζ出力され、各判定回
路１−Ｎへ入力する。判定ストローブ信号Ｓは前記遅延
を与えられ°Ｃ刊定回路へ入力し、この結果（、）り線
上の遅延も補正されて第３図（１））に示すように、出
力０ＵＴａを、判定回路１は時点しで、判定回路２ば時
点Ｌ２で、・・・・・・判定回路Ｎは１１１Ｉ点し、４
で、Ｈ／ Ｌ判定することになる。本例では判定回路４
までがし判定、判定回路５以降がｌ（判定である。試験
条件によっては第３図（ａ）に示すように出力ＯＵ Ｔ
ａがＩＩ）間τだけ遅れ−ＣＯＵ Ｔ ｂになったり
する。この場合はＩＩ ／ Ｌ判定結果も変る。これら
の判定結果は、不良と判定したものをメモリＣＭへ書込
む。
各判定タイミングＬＩ＋ Ｌ ２＋・・・・・・の間の
時間差を小にすると、出力ＯＵ ’Ｉ’ ａのＨ／ Ｌ
を微細に検査することになる。即ｔ）該時間差は分解能
を規定し、該時間差が小であれば分解１１ピは高い。但
し、判定回路の個数は増す。
時間差を小にすると、出力ＯＵ ’Ｉ’ ａのＨ／ Ｌ
を微細に検査することになる。即ｔ）該時間差は分解能
を規定し、該時間差が小であれば分解１１ピは高い。但
し、判定回路の個数は増す。
テストパターンでの９１（験が完了した後、メモリのブ
ロンクセレフト信号ＣＭＬＩＳをアドレスとしてメモリ
ＣＭ１つずつ読出し、その続出し出力ＣＭＩ？１３（Ｃ
Ｍ ＩＪ−ドパツク）より被測定物ＤＵＴの良否判定、
伝（１１！遅延時間の最悪値などを取出す。
ロンクセレフト信号ＣＭＬＩＳをアドレスとしてメモリ
ＣＭ１つずつ読出し、その続出し出力ＣＭＩ？１３（Ｃ
Ｍ ＩＪ−ドパツク）より被測定物ＤＵＴの良否判定、
伝（１１！遅延時間の最悪値などを取出す。
メモリＣＭは試験前に予めＣＰＵにより゛′０パに初１
（１１化しておく。この場合良判定結果の’ ０ ”は
冴込む必要がない（既に書込まれている）。また、判定
の結果が良であればメモリの更新は行なわないようにす
ると、パターンゼネレークＰＣが発生可能な全°Ｃのパ
ターン及びメモリデバイスのようなセル依存性の高い品
種にも遅延時間の最悪値を検出可能である。
（１１化しておく。この場合良判定結果の’ ０ ”は
冴込む必要がない（既に書込まれている）。また、判定
の結果が良であればメモリの更新は行なわないようにす
ると、パターンゼネレークＰＣが発生可能な全°Ｃのパ
ターン及びメモリデバイスのようなセル依存性の高い品
種にも遅延時間の最悪値を検出可能である。
出力ＯＬＪ Ｔ ａば第３図（ｂ）に点線で示すように
、■１になったのちＬに落ら、再び■］に変化すること
がある。このような間欠的に出力信号が変化する１、７
性のデバイスに対しても本発明は有効である。
、■１になったのちＬに落ら、再び■］に変化すること
がある。このような間欠的に出力信号が変化する１、７
性のデバイスに対しても本発明は有効である。
Ｕ［Ｉらこの場合は判定回路１−Ｎの゛Ｉ’ｌｌ定結果
がｏｏｏ。
がｏｏｏ。
１１１００１・・・・・・などとなる（通常は０００１
１１１１１・・・・・・〕から、これにより異常出力で
あることが分る。
１１１１１・・・・・・〕から、これにより異常出力で
あることが分る。
メモリＣＭはＩソード×Ｎピッｌ−’ｔｆ＋￥成（ｌツ
ー１′つまり■アドレスのみでそのｌアドレスがＩビッ
ト容星のものＮ個。第２図はこれを想定）とする代りに
Ｍワード×Ｎビ・ント（ＭワードまたはＭアドレスあり
各アドレスは１ビツト容量のものＮ（１／、Ｉ ）とし
てもよく、この場合の例を第４図に示す。
ー１′つまり■アドレスのみでそのｌアドレスがＩビッ
ト容星のものＮ個。第２図はこれを想定）とする代りに
Ｍワード×Ｎビ・ント（ＭワードまたはＭアドレスあり
各アドレスは１ビツト容量のものＮ（１／、Ｉ ）とし
てもよく、この場合の例を第４図に示す。
メモリＣＭへのアドレス信号ＡＤＤと被測定体ＤＵＴへ
のアドレス信号を一致させて試験プログラムに設定して
おく。これにより、各試験条件での試験結果をメモリＣ
Ｍのアドレス１，２．・・・・・・Ｍへ）δ納し、ＤＬ
ＩＴがメモリならその各セルにつぃての試験結果を一括
して読出ずことができ、セルアレイに対応した伝播遅延
時間の最悪値などを迅速に取出すことができる。第３図
（（」）にこの場合のメモリＣＭの構成を示す。
のアドレス信号を一致させて試験プログラムに設定して
おく。これにより、各試験条件での試験結果をメモリＣ
Ｍのアドレス１，２．・・・・・・Ｍへ）δ納し、ＤＬ
ＩＴがメモリならその各セルにつぃての試験結果を一括
して読出ずことができ、セルアレイに対応した伝播遅延
時間の最悪値などを迅速に取出すことができる。第３図
（（」）にこの場合のメモリＣＭの構成を示す。
第５図（２１）にレンジ回路Ｒの具体例を示ず。Ｇ１１
Ｇ２．・・・・・・は遅延素子を構成するゲート回路、
Ｓ。
Ｇ２．・・・・・・は遅延素子を構成するゲート回路、
Ｓ。
Ｓ２＋・・・・・・は出力取出し用のスイッチ、Ｓ Ｅ
Ｉ−は選択信号である。選択信号ＳＥＬによりＳＩよ
り出力を取出すようにずれば、ゲートＧ１だけの遅延が
加えられ、Ｓ２より出力を取出すようにすればＧ、、Ｇ
、の各遅延の和の遅延が加えられる。こうして所望の遅
延を入力Ｓ（ストローブ信号）に加えることができる。
Ｉ−は選択信号である。選択信号ＳＥＬによりＳＩよ
り出力を取出すようにずれば、ゲートＧ１だけの遅延が
加えられ、Ｓ２より出力を取出すようにすればＧ、、Ｇ
、の各遅延の和の遅延が加えられる。こうして所望の遅
延を入力Ｓ（ストローブ信号）に加えることができる。
第５図（ｂ）に、被測定物ＤＵＴの出力をＨ／Ｌ刊定す
るコンパレークＣＯＭ １１等の具体例を示ず。コンパ
レータＣＯＭＰは、Ｈレベルの基準値■。Ｈと比較する
比較÷！：ｉ Ｃｌ と、Ｉ、レベルのＪ、（準値■。
るコンパレークＣＯＭ １１等の具体例を示ず。コンパ
レータＣＯＭＰは、Ｈレベルの基準値■。Ｈと比較する
比較÷！：ｉ Ｃｌ と、Ｉ、レベルのＪ、（準値■。
、と比較する比較器Ｃ２で構成される。ごれらの出力Ｖ
、、Ｖ２は、ＤＵＴの出力が■。、４以上ならＶ ＋
＝ Ｖ ２ ＝ ｌ’ｌ、ＶＯＬ以下ならＶ、 −Ｖｚ
＝Ｌ、、ＶｏｏとＶＯＬの間なうＶ ＋ ＝ Ｌ、Ｖ
、＝１１である。これを比較器Ｃ３で比較データＲＥＦ
と比較すると良／不良が分る。
、、Ｖ２は、ＤＵＴの出力が■。、４以上ならＶ ＋
＝ Ｖ ２ ＝ ｌ’ｌ、ＶＯＬ以下ならＶ、 −Ｖｚ
＝Ｌ、、ＶｏｏとＶＯＬの間なうＶ ＋ ＝ Ｌ、Ｖ
、＝１１である。これを比較器Ｃ３で比較データＲＥＦ
と比較すると良／不良が分る。
不良ならメモリＣＭへ１を書込む。この実施例の場合は
第２図の信ひ線ｌは２本になる。 第６図Ｇに試験装
置の各要素ＰＧ、ＴＯ，ＦＣ，・・・・・・の結線関係
を示す。パターンゼネレークＰＧはナス１−ハターンヲ
出力し、フォーマットコントロ−ルＦＣはＤＵＴの駆動
波形を出力する。レベルゼネレータＶＩＶＯはＤＵＴの
ドライバであって、駆動信号（メモリならアドレス信号
）のレベルを定める。
第２図の信ひ線ｌは２本になる。 第６図Ｇに試験装
置の各要素ＰＧ、ＴＯ，ＦＣ，・・・・・・の結線関係
を示す。パターンゼネレークＰＧはナス１−ハターンヲ
出力し、フォーマットコントロ−ルＦＣはＤＵＴの駆動
波形を出力する。レベルゼネレータＶＩＶＯはＤＵＴの
ドライバであって、駆動信号（メモリならアドレス信号
）のレベルを定める。
例えば’Ｉ’ Ｔ’ ＬならＬはＯＶ，Ｈは３Ｖ，ＩＥ
ＣＬならしは−１．８Ｖ，ＩＩは−０． ９ Ｖなどと
なるが、ドライバνＩＶＯはこのレベルを作る。
ＣＬならしは−１．８Ｖ，ＩＩは−０． ９ Ｖなどと
なるが、ドライバνＩＶＯはこのレベルを作る。
被測定物ＤＵＴがメモリである場合、そのテスト方法は
既知のように種々ある。その若干を説明するに、ＳＣＡ
Ｎと呼ばれるテストがあり、その簡単なものは、メモリ
′７ドレスを０〜ｒｌとし、ＷＯＯ。
既知のように種々ある。その若干を説明するに、ＳＣＡ
Ｎと呼ばれるテストがあり、その簡単なものは、メモリ
′７ドレスを０〜ｒｌとし、ＷＯＯ。
ＷＯ ｌ， ・・・・・・はアドレスＯ，・・・・・・
へのＯ，ｌの書込み、ｌマ００，ＲＯＩ，・・・・・・
はアドレス０，・・・・・・の上記０，１の１１ゾき出
しとして、Ｗｏｏ，ＷＩＯ。
へのＯ，ｌの書込み、ｌマ００，ＲＯＩ，・・・・・・
はアドレス０，・・・・・・の上記０，１の１１ゾき出
しとして、Ｗｏｏ，ＷＩＯ。
−−− ・−−Ｗｒｉ Ｏ， Ｒ Ｏ Ｏ
， Ｒ １ ０， −−−−Ｒ ｒ＋
Ｏ， ＷＯｌ、Ｗｌ ｌ，−＝−Ｗｎ Ｉ，Ｒ
Ｏ １，Ｒ ｌ １，−−−−Ｒｎｌとする。ストラ
イブと呼ばれるＳＣＡＮテストではｗｏ ｏ，ｗｔ ｉ
Ｗ２ ０，・・・・・・ＲＯＯ，Ｒ１１、Ｒ２０，・
・・・・・ＷＯ ｌ，Ｗｌ Ｏ，Ｗ２ １，・・・・・
・Ｒｏｔ，ＲＩＯ，Ｒ２１，・・・・・・とする。また
ピンポンと呼ばれる方式では第３図（（コ）に示すよう
に、メモリを最初クリアしておき、Ｏ，Ｏ （Ｈ初の数
字はローアドレス、次の数字はコラｌ、アドレス）にｌ
をＳいたら０，ＩＯ）０を読み、次はまたＯＯにｌをど
き、０．２の０を読み、また０．０にｌを書き、０．３
の０を読め・・・・・・という処理を繰り返す。本発明
はか＼るテストのり−１・時の出力の良、不良、遅延判
定に適用できる。
， Ｒ １ ０， −−−−Ｒ ｒ＋
Ｏ， ＷＯｌ、Ｗｌ ｌ，−＝−Ｗｎ Ｉ，Ｒ
Ｏ １，Ｒ ｌ １，−−−−Ｒｎｌとする。ストラ
イブと呼ばれるＳＣＡＮテストではｗｏ ｏ，ｗｔ ｉ
Ｗ２ ０，・・・・・・ＲＯＯ，Ｒ１１、Ｒ２０，・
・・・・・ＷＯ ｌ，Ｗｌ Ｏ，Ｗ２ １，・・・・・
・Ｒｏｔ，ＲＩＯ，Ｒ２１，・・・・・・とする。また
ピンポンと呼ばれる方式では第３図（（コ）に示すよう
に、メモリを最初クリアしておき、Ｏ，Ｏ （Ｈ初の数
字はローアドレス、次の数字はコラｌ、アドレス）にｌ
をＳいたら０，ＩＯ）０を読み、次はまたＯＯにｌをど
き、０．２の０を読み、また０．０にｌを書き、０．３
の０を読め・・・・・・という処理を繰り返す。本発明
はか＼るテストのり−１・時の出力の良、不良、遅延判
定に適用できる。
簡単に捉えることができ、メモリセル毎のアクセスデー
タの取得、ロジックであれば試験パス毎のアクセスデー
タ取得が１パターンＡｓＥ験（ＧＯ／Ｎｏ ＧＯ）可能
である。
タの取得、ロジックであれば試験パス毎のアクセスデー
タ取得が１パターンＡｓＥ験（ＧＯ／Ｎｏ ＧＯ）可能
である。
第１図は本発明の原理説明図、
第２図は本発明の実施例のブロック図、第３図は各部の
構成動作の説明図、 第４図は本発明の他の実施例のブロック図、第５図は各
部の具体例の説明図、 第６図は各部の結線状態の１１）ト明図である。 第１図でＳは判定用ストローブ信号、ＯＵＴ．、Ｉは被
測定物の出力、ＯＵＴｅはその１υ１１、Ｙ値である。 〔発明の効果］ 以上説明したように本発明によれば、繰り返し多数回の
試験を行なって長時間を要する被測定物の出力の伝播遅
延時間の試験を短時間で効率よく行なうことができる。 また出力の異常変化なども出 願人 富士通株式会社 代理人弁理士 青 柳 稔（ａ） Ｎ 第１凹 （ｂ） 各部の構成、動作の説明図 第３図 出力
構成動作の説明図、 第４図は本発明の他の実施例のブロック図、第５図は各
部の具体例の説明図、 第６図は各部の結線状態の１１）ト明図である。 第１図でＳは判定用ストローブ信号、ＯＵＴ．、Ｉは被
測定物の出力、ＯＵＴｅはその１υ１１、Ｙ値である。 〔発明の効果］ 以上説明したように本発明によれば、繰り返し多数回の
試験を行なって長時間を要する被測定物の出力の伝播遅
延時間の試験を短時間で効率よく行なうことができる。 また出力の異常変化なども出 願人 富士通株式会社 代理人弁理士 青 柳 稔（ａ） Ｎ 第１凹 （ｂ） 各部の構成、動作の説明図 第３図 出力
Claims (1)
- 【特許請求の範囲】 １、被測定物（ＤＵＴ）に各種試験入力を供給するテス
トユニット（ＴＵ）と、 該被測定物の出力を並列に供給され、各々異なるタイミ
ングで該出力の良否を判定する複数個のコンパレータ（
ＤＣ）と、 各コンパレータ（ＤＣ）の判定結果を書込まれるメモリ
（ＣＭ）とを備えることを特徴とする伝播遅延時間の試
験装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63272166A JPH02118474A (ja) | 1988-10-28 | 1988-10-28 | 伝播遅延時間の試験装置 |
| US07/424,042 US5053698A (en) | 1988-10-28 | 1989-10-19 | Test device and method for testing electronic device and semiconductor device having the test device |
| EP89402954A EP0366553B1 (en) | 1988-10-28 | 1989-10-25 | Test device and method for testing electronic device and semiconductor device having the test device |
| DE68927147T DE68927147T2 (de) | 1988-10-28 | 1989-10-25 | Prüfgerät und -verfahren zur Prüfung eines elektronischen Geräts und Halbleitergerät mit diesem Prüfgerät |
| KR1019890015564A KR930001547B1 (ko) | 1988-10-28 | 1989-10-28 | 전자장치를 시험하는 시험장치 및 방법과 시험장치를 갖춘 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63272166A JPH02118474A (ja) | 1988-10-28 | 1988-10-28 | 伝播遅延時間の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02118474A true JPH02118474A (ja) | 1990-05-02 |
Family
ID=17510001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63272166A Pending JPH02118474A (ja) | 1988-10-28 | 1988-10-28 | 伝播遅延時間の試験装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5053698A (ja) |
| EP (1) | EP0366553B1 (ja) |
| JP (1) | JPH02118474A (ja) |
| KR (1) | KR930001547B1 (ja) |
| DE (1) | DE68927147T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002103379A1 (fr) * | 2001-06-13 | 2002-12-27 | Advantest Corporation | Instrument destine a tester des dispositifs semi-conducteurs et procede destine a tester des dispositifs semi-conducteurs |
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| JP3253296B2 (ja) * | 1989-12-20 | 2002-02-04 | セイコーエプソン株式会社 | 記憶装置及びデータ処理装置 |
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| US5457695A (en) * | 1992-02-27 | 1995-10-10 | Texas Instruments Incorporated | Method and system for screening logic circuits |
| JPH063424A (ja) * | 1992-06-22 | 1994-01-11 | Mitsubishi Electric Corp | 集積回路装置、および集積回路装置に組込まれるテストデータ発生回路 |
| US5363038A (en) * | 1992-08-12 | 1994-11-08 | Fujitsu Limited | Method and apparatus for testing an unpopulated chip carrier using a module test card |
| US5477160A (en) * | 1992-08-12 | 1995-12-19 | Fujitsu Limited | Module test card |
| US5528602A (en) * | 1992-12-30 | 1996-06-18 | International Business Machines Corporation | Method for determining computer subsystem property |
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| JP2000021193A (ja) * | 1998-07-01 | 2000-01-21 | Fujitsu Ltd | メモリ試験方法及び装置並びに記憶媒体 |
| DE19845409A1 (de) * | 1998-10-02 | 2000-04-20 | Ibm | Schnelle Bestimmung des Flush-Delays bei Chips mit LSSD-Design |
| US7385385B2 (en) * | 2001-10-03 | 2008-06-10 | Nextest Systems Corporation | System for testing DUT and tester for use therewith |
| US6868212B2 (en) * | 2003-03-06 | 2005-03-15 | Evans & Sutherland Computer Corporation | Method and apparatus for controlling wavelength and dominant mode in fiber lasers |
| US7461304B1 (en) * | 2003-07-07 | 2008-12-02 | Marvell Israel (M.I.S.L.) Ltd. | Integrated circuit test using clock signal modification |
| JP2007010606A (ja) * | 2005-07-04 | 2007-01-18 | Matsushita Electric Ind Co Ltd | Ｌｓｉ検査モジュール、ｌｓｉ検査モジュールの制御方法、ｌｓｉ検査モジュールとｌｓｉ検査装置との通信方法、およびｌｓｉ検査方法 |
| US7891818B2 (en) | 2006-12-12 | 2011-02-22 | Evans & Sutherland Computer Corporation | System and method for aligning RGB light in a single modulator projector |
| US8358317B2 (en) | 2008-05-23 | 2013-01-22 | Evans & Sutherland Computer Corporation | System and method for displaying a planar image on a curved surface |
| US8702248B1 (en) | 2008-06-11 | 2014-04-22 | Evans & Sutherland Computer Corporation | Projection method for reducing interpixel gaps on a viewing surface |
| US8077378B1 (en) | 2008-11-12 | 2011-12-13 | Evans & Sutherland Computer Corporation | Calibration system and method for light modulation device |
| DE102009010886B4 (de) * | 2009-02-27 | 2013-06-20 | Advanced Micro Devices, Inc. | Erkennung der Verzögerungszeit in einem eingebauten Speicherselbsttest unter Anwendung eines Ping-Signals |
| US9641826B1 (en) | 2011-10-06 | 2017-05-02 | Evans & Sutherland Computer Corporation | System and method for displaying distant 3-D stereo on a dome surface |
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|---|---|---|---|---|
| GB1278694A (en) * | 1969-07-04 | 1972-06-21 | Sperry Rand Corp | Improvements in or relating to apparatus for testing electronic circuits |
| JPS5832178A (ja) * | 1981-08-19 | 1983-02-25 | Advantest Corp | Ｉｃテスタ |
| JPS59176892A (ja) * | 1983-03-26 | 1984-10-06 | 富士ファコム制御株式会社 | アナログデ−タ収集方式 |
| US4710932A (en) * | 1986-01-15 | 1987-12-01 | Kashiwagi Hiroshi | Method of and apparatus for fault detection in digital circuits by comparison of test signals applied to a test circuit and a faultless reference circuit |
| JPS647400A (en) * | 1987-06-29 | 1989-01-11 | Hitachi Ltd | Ic tester |
-
1988
- 1988-10-28 JP JP63272166A patent/JPH02118474A/ja active Pending
-
1989
- 1989-10-19 US US07/424,042 patent/US5053698A/en not_active Expired - Fee Related
- 1989-10-25 DE DE68927147T patent/DE68927147T2/de not_active Expired - Fee Related
- 1989-10-25 EP EP89402954A patent/EP0366553B1/en not_active Expired - Lifetime
- 1989-10-28 KR KR1019890015564A patent/KR930001547B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002103379A1 (fr) * | 2001-06-13 | 2002-12-27 | Advantest Corporation | Instrument destine a tester des dispositifs semi-conducteurs et procede destine a tester des dispositifs semi-conducteurs |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68927147T2 (de) | 1997-01-23 |
| KR930001547B1 (ko) | 1993-03-04 |
| EP0366553B1 (en) | 1996-09-11 |
| KR900006789A (ko) | 1990-05-08 |
| US5053698A (en) | 1991-10-01 |
| EP0366553A3 (en) | 1991-10-23 |
| EP0366553A2 (en) | 1990-05-02 |
| DE68927147D1 (de) | 1996-10-17 |
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