JPS5832178A - Ｉｃテスタ - Google Patents

Ｉｃテスタ

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JPS5832178A
JPS5832178A JP56130599A JP13059981A JPS5832178A JP S5832178 A JPS5832178 A JP S5832178A JP 56130599 A JP56130599 A JP 56130599A JP 13059981 A JP13059981 A JP 13059981A JP S5832178 A JPS5832178 A JP S5832178A
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group
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logic
variable delay
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Shigeru Sugamori
茂 菅森
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Advantest Corp
Takeda Riken Industries Co Ltd
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G01R31/3191—Calibration

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  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明ｄＩｃテスタに関し、特に被試験ＩＣに与える
試験パターン信号及び被試験ＩＣから出力される信号の
論理を判定するためのストローブ信号に発生する位相ず
れを自動的に修正することができゐＩＣテスタを提供し
ようとするものである。
半導体メモリのようなＩＣを試験するＩＣＣテスタ側え
ば第１図に示すように構成される。図中１はタイミング
信号発生器である。このタイミング信号発生器１から基
本り四ツク信号２がパターン発生器３に与えられ、基本
タロツク２に従ってパターン発生Ｉ）３から試験パター
ン信号４と期待値パターン５が出力される。試験パター
ン信号４はドライブ波形整形回路６に供給され、波形整
形されて可変遅延回路群７とドライバ群８を通じて被試
験ｘＣ９の各端子ビンに供給される。
被試験ＩＣ９の読出出力はＨ論理かＬ論理かを判定する
論理判定回路群１１に供給され、出力信号の論理を判定
し、その判定結果は論理比較回路１２に供給される。論
理比較回路１２の他方の入力端子にはパターン発生器３
から期待値パターン信号６が与えられ、被試験ＩＣ９か
ら読出された信号と期待値パターンとを比較しその一致
不−散を不ｊＬ第析部１３で判定し、不一致が検出され
たときその被試験ＩＣを不良と判定するように動作する
４０である。
こ＼でドライブ波形整形回路６にはタイミング信号発生
器１からタイミング選択回路１４を通じて６種のタイミ
ングを持つタイミング信号が供給される。このタイミン
グ信号は被試験ＩＣの各端子ピンに与える信号の性質に
応じてそのタイミングを整定するものであシ、被試験Ｉ
Ｃ９の種類及び試験の種類に応じて設定され、このタイ
ミング信号によって試験パターン信号４は例えば第２図
Ａに示す基準位相に対しＢ−Ｅに示すようにタイミンク
が整定され可変遅延回路群７を通じ電ドライバ群８に供
給される。
一方、論理判定回路１１には同様にタイミング信号発生
器１からタイミング選択回路１５と可変遅延回路群１６
を通じてメトロープ信号が与えらし、仁のストローブ信
号によって論理判定のタイミングが整定される。
第２図に示す信号のタイミングＴｔ　、ＴＩ　、ＴＩ　
。
Ｔ４はタイミング選択回路１４．１５で与えられる。
この遅延時間Ｔ１〜Ｔ４は被試験ＩＣの種類及び試験項
目、信号の振幅等によって決定される。この決定要素は
例えば磁気ディスクのような記憶装置１７に記憶した試
験プルグラムに記憶されて居り、仁の試験プ四グラムを
マイク四＝ンビュータ１８が読出してタイミング選択回
路１４．１５に設定する。
可変遅延回路群７及び１６はドライバ群８に与える試験
パターン信号及び論理判定回路群１１に与えるストロー
ブ信号の位相を微調整し、試験パターン信号の相互間の
位相が規定の位相差（例えは第２図のＴ−〜Ｔ４を持つ
ように１及びストローブ信−ｅｔａ相互の位相差が規定
の位相差を持つようにするために設けられたものである
。つまり、タイミング選択回路１４及び１５において被
試験素子の賓更及び試験の項目毎に信号路の切換が行な
われる。この信号路の切換によル各信号路が持つ位相特
性が変化し、各信号路間に位相差（以下スｄ（ｚ−と称
す）が発生する。この信号路間め位相差をゼロに調整す
るために可変遅延回路７及ｒＡ６が挿入され、信号路の
相互間のスキニーがゼロとなるようＫＬ、とのように各
信号路間に発生するスキニーをゼロに調整した上でタイ
ミング選択回路１４．１５において各タイミングＴＩ−
Ｔ”４を与えることによシ各信号間に正確に規定の位相
を持九せることができる。
然し乍ら従来社ＩＣテスタの出荷時に代表的なＩＣ試験
に適合するように可変遅延回路群７と１６の各遅延素子
を調整するだけであった。このため試験条件を変えた場
合に拡各信４間にスキー−が発生した状態で使用してい
るのが現状である。被試験素子の規格が予め設定した素
子の規格と似ているよう壜場合Ｋａスキューの発生量は
わずかであシ、無視できる程度である。しかし規格が大
きく異なる場合には試験条件も大きく異なるためスキニ
ーの発生量も大きくな〕、無視できない屯のと表る。最
近はＩＣの種類も多くなシ、このためにタイミング選択
回路１４．１５における信号路の切換の組合せも多くな
ってきた丸め、予め可変遅延回路群７及び１６に設定し
た補正量でスキューの発生量を小さく抑えることがで１
１１ｋ〈なってきた。
このため試験を行たり毎にスキニーがゼロとなるように
゛可変遅延回路群８と１６を調整することも考えられる
が、その都度調整を行なうのでは無駄・な時間を費し、
試験時間が長くなってしまう欠点がある。
仁の発明の目的はどのような規格のＩＣで吃スキニーを
上覧の状態で試験を行なう仁とができるＩＣテメタを提
供するにある。
この発明で状ドライバ群８の出力備に位相比較手段を設
け、この位相比較手段において各信号路を通じて出力さ
れる試験パターン信号の相互の位相差を測定できるよう
に構成し、初めて試験するＩＣＥ関して社予め較正モー
ドで動作させ、その較正篭−ドで動作させている間に試
験パターン信号の相互間のスキニー量をゼロとするため
の可変遅延回路群７の遅延時間を測定し、その測定値を
可変遅延回路群７に設定すると共にその設定値を記憶Ｉ
ＩＩＫ記憶させる。
更に論理判定回路群１１の入力側にはその被試験素子の
条件に合歓した基準位相差を持つ信号を出力する信号源
を接続し、この信号源から出力される基準位相差を持つ
信号を論理判定回路群１１の各判定回路に与え、この基
準位相差を持つ信号の論理を正確に判定できるように可
変遅延回路群１６でストローブ信号の位相を較正する。
この可変遅延回路群１６に与える遅延時間データを記憶
器に記憶する。　　　　　　　、、ｉ このように初めて試験する種類のＩＣの場合には較正モ
ードにおいてそのＩＣ素子の試験に必要なスキニー補正
データを得るようＫＬ、その補正データを記憶器に取込
む仁とにより２回目以降の試験には配憶器に敗込んだ補
正データを利用して可変遅延回路群７と１６の遅延時間
を設定し、これにより’ｌＫスキューがゼａの状態で試
験を行なうヒとができる。
以下にこの発明の一実施例を図面を用いて詳細に説明す
る。
第３図にヒの発明の一実施例を示す。第３図において第
１図と対応する部分には同一符号を付してその重複説明
は省略するが、仁の発明においてはドライバ群８と被試
験ＩＣ９との間及び被試験素子９と論理判定回路１１の
間にこれら間を切離す手段２１．２２を設ける。この切
離し手段２１．２２は例えばリレー接点によって構成す
ることができ、初めて試験を行なう種類のＩＣＥついて
は較正モードにおいてこの切′離し手段２１．２２によ
ってドライバ群８と論理判定回路群１１を被試験素子９
から切離□す□。この切離し状態では被試験ＩＣ９に１
係なく、可変遅延回路群７と１６の遅延時間を較正する
ことができる。
一方、切離し手段２１．２２が切離された状態で社スイ
ッチ２３によってドライバ群８の出力側に位相比較手段
２６を接続し、スイッチ２４によって論理比較器群１１
０入力側に信号１［２６を接続する。位相比較手段２５
にはタイミング信号発生器１から試験パターン信号の基
準位相を持つ信号を与え、その基準位相信号とドライバ
群８から出力される信号とを位相比較する。その位相比
較結果はパスライン２７を通じてマイクルコンピュータ
１８ｔＣＩＩｊ込すれ、マイクロコンビエータ１８の演
算処理によ）可変遅延回路群７の遅延時間をパスライン
２７を通じて制御し、各信号の位相差がゼａとなるよう
に可変遅延回路群７の遅延時間を設定する。この設定は
可変遅延回路群？ＩＣ例えばレジスタとＤ−ム変換器を
設け、レジスタに各遅延素子に与える遅延時間データを
セットし、そのレジスタにセットし九ディジタルデータ
をＤ−人変換し、そのＤ−Ａ変換出力を可変遅延素子に
与えてその遅砥量を制御するように構成するととができ
る。ま九ディジタル信号を与えて直接所定の遅延時間を
得る遅延素子を用いることもできる。
一方、信号源２６には同様にタイミング信号発生器１か
ら所定の位相を持つ信号を入力し、その基準位相信号を
スイッチ２４を通じて論理判定回路群１１に与える。仁
の基準位相信号を正確に論理判定するヒとができるよう
に可変遅延回路群１６の各可変遅延素子の遅延時間をマ
イクロコンピュータ１８を通じて制御する。つまり論理
判定が正確に行なわれたか否かは論理比較器１２によっ
て判定することができ、その判定結果をマイクロコンピ
ュータ１８に取込み、その結果にょシ可変遅延回路詳１
６の遅延時間を制御する。
とのようＫして可変遅延回路群７と１６の遅延時間が決
まるとその遅延時間データを記憶器１７に収納し、爾後
の試験に用いる。試験プログラムは第４図に示すように
構成される。
先頭ブロック■にはそのＩＣのテスト条件が記述される
。とのテスト条件が読出されることによシタイ之ング選
択回路１４と１５においてそのテス）Ｋ規定された各信
号のタイミングが設定され、信号通路が決定される。ブ
ロック■にはスキュー較正命令が書込まれる。この較正
命令は先にヒの種類のＩＣを試験したか否かを判定し、
初めての場合だ秒集行される。スキニー較正命令が実行
されるときは切離し手段２１と２２が切離され、スイッ
チ２３と２４がオンに制御され、これによシ較正篭−ド
とされ先に説明した方法によシ可変遅延回路評７と１６
の遅延時間が設定される。その遅延時間データは記憶器
１７に収納され、例えばプ四グツムブロック■内に書込
まれる。爾後の試験時にはこのデータを使って可変遅延
回路７と１６の遅延時間が設定され、この２回目以降の
場合はスａ？ニー較正命令線実行されない。可変遅延回
路群７と１６の遅延時間が設定されるとブロック■の試
験命令が実行されゐ。このようなプログラム■、■、■
が各ＩＣ毎に用意される。
以上説明し九ようｋこの発明によればＩＣの種類、試験
の種類毎にスキニー較正命令によシスキエーがゼロとな
ゐように可変遅延回路群７と１６の遅延時間を決めるよ
うにし、その遅延時間データをプログラムのプルツク■
内に収納し、ｌｉｔ後２回目以降は自動的に可変遅延回
路群７と１６の遅延時間が設定されるから、どのような
種類のＩＣでもスキューの発生がゼロの状態で短時間に
試験を行なうことが″できる。よって多種のＩＣを効率
よく然も正確に試験を行なうととができ、その効果は実
用に供して頗る大である。
【図面の簡単な説明】
第１図は従来のＩＣテスタを説明するためのブロック図
、第２図はその動作を説明する丸めの波形図、第３図は
この発明の一実施例を示すブロック図、第４図はこの発
明のＩＣテスタに用いるテストプログツ五の一例を示す
フローチャートである。 １：タイさング信号発生器、３：パターン信号発生器、
６：ドライブ波形整形回路、７．１６＝可変遅延回路群
、８：ドライバ群、９：被試験素子、１１：論理判定回
路群、１２：論理比　　゛較器、１３：不良解析部、１
４，１５：タイミング選択回路、２１．２２：切離し手
段、２５：位相比較手段、２６：信号源。 特許出願人　　タケダ理研工業株式会社オ　１　ス フ　２　反 ７３図 ７４図

Claims (1)

    【特許請求の範囲】
  1. （１）　　試験パターン信号をドライバ群を介して被試
    験ＩＣＥ与え、その応答出力を論理判定回路を通じて散
    出して論理比較器の一方の入力端子に与えると共に論理
    比較器の他方の入力端子に期待値パターン信号を与え、
    その一致不一致を判定し、てｌＣｏ１否を判定、するよ
    うにしたＩＣテスタにおいて、上記ドライバ群と被試験
    ＩＣの間及び論理判定回路群と被試験ＩＣの間を切離す
    手段と、その切離した状態にシいて上記ドライバ群の出
    力側に接続されドライバ群の出力と基準位相とを比較す
    る位相比稜手段と、上記論理判定回路群の入力側に基準
    位相信号を与える信号源と、上記ドライバ群に与える試
    験パターン信号の相互間の位相を調整する第１可変遅嬌
    回路と、上記論理判定回路群の判定タイ２ングを指定す
    るストローブ信号の相互間の位相を調整する第２可羨遅
    延回路と、これら第１、第２可変遅延回路に遅延時間の
    設定−を与え上記ド２イパの出力の相互間及びストロー
    ブ信号の相互間の位相が所定の基準位相となるように制
    御する制御手段とを具備して成るＩＣテスタ。
JP56130599A 1981-08-19 1981-08-19 Ｉｃテスタ Granted JPS5832178A (ja)

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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61176871A (ja) * 1985-02-01 1986-08-08 Hitachi Ltd 半導体試験装置
JPS61286768A (ja) * 1985-06-13 1986-12-17 Hitachi Ltd テスト装置
JPS62116275A (ja) * 1985-11-01 1987-05-27 テラダイン・インコ−ポレ−テツド 多チヤンネル試験機同期化回路
JPS63177767U (ja) * 1987-05-08 1988-11-17
JPS647400A (en) * 1987-06-29 1989-01-11 Hitachi Ltd Ic tester
JPH02210700A (ja) * 1989-02-10 1990-08-22 Fujitsu Ltd マスクｒｏｍ集積回路の試験データ作成方法
WO1991011728A1 (en) * 1990-02-02 1991-08-08 Advantest Corporation Ic testing device
US5406198A (en) * 1992-06-05 1995-04-11 Hitachi, Ltd. Digital circuitry apparatus
WO2023218973A1 (ja) * 2022-05-13 2023-11-16 株式会社ブイ・テクノロジー 試験回路、および半導体試験装置

Families Citing this family (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4574354A (en) * 1982-11-19 1986-03-04 Tektronix, Inc. Method and apparatus for time-aligning data
US4635256A (en) * 1983-08-01 1987-01-06 Fairchild Semiconductor Corporation Formatter for high speed test system
JPS60170949A (ja) * 1984-02-15 1985-09-04 Advantest Corp マルチクロツク発生装置
JPS60213873A (ja) * 1984-04-06 1985-10-26 Advantest Corp ロジツクアナライザ
JPS60247942A (ja) * 1984-05-23 1985-12-07 Advantest Corp 半導体メモリ試験装置
US4658400A (en) * 1984-06-07 1987-04-14 Trilogy Computer Development Partners, Ltd. WSI tester
US4779273A (en) * 1984-06-14 1988-10-18 Data General Corporation Apparatus for self-testing a digital logic circuit
US4764925A (en) * 1984-06-14 1988-08-16 Fairchild Camera & Instrument Method and apparatus for testing integrated circuits
DE3578224D1 (de) * 1984-07-27 1990-07-19 Fujitsu Ltd Integrierte schaltung vom chip-auf-chip-typ.
US4806852A (en) * 1984-09-07 1989-02-21 Megatest Corporation Automatic test system with enhanced performance of timing generators
EP0175995B1 (de) * 1984-09-21 1990-01-03 Siemens Aktiengesellschaft Einrichtung für die Funktionsprüfung integrierter Schaltkreise
JPS6170777U (ja) * 1984-10-15 1986-05-14
US4654851A (en) * 1984-12-24 1987-03-31 Rockwell International Corporation Multiple data path simulator
US4726026A (en) * 1985-02-08 1988-02-16 Triconex Corporation Fault-tolerant voted output system
JPS61186867A (ja) * 1985-02-14 1986-08-20 Yokogawa Hewlett Packard Ltd Ｄａｃ測定回路
US4677620A (en) * 1985-02-28 1987-06-30 Tektronix, Inc. Graphical input of timing relationships
US4677618A (en) * 1985-04-04 1987-06-30 International Business Machines Corporation Method and apparatus for deskewing WDM data transmitted through a dispersive medium
US4701920A (en) * 1985-11-08 1987-10-20 Eta Systems, Inc. Built-in self-test system for VLSI circuit chips
US4771428A (en) * 1986-04-10 1988-09-13 Cadic Inc. Circuit testing system
US5050170A (en) * 1986-09-04 1991-09-17 Schlumberger Technologies, Inc. Apparatus for combining signals from first and second information processing elements
JP2582250B2 (ja) * 1986-10-03 1997-02-19 日本電信電話株式会社 タイミング信号遅延回路装置
US5426767A (en) * 1987-08-03 1995-06-20 Compaq Computer Corporation Method for distinguishing between a 286-type central processing unit and a 386-type central processing unit
US4947106A (en) * 1988-03-31 1990-08-07 Hewlett-Packard Company Programmatically generated in-circuit test of analog to digital converters
US4888548A (en) * 1988-03-31 1989-12-19 Hewlett-Packard Company Programmatically generated in-circuit test of digital to analog converters
JP2688941B2 (ja) * 1988-08-29 1997-12-10 株式会社アドバンテスト 位相補正装置
JPH02118474A (ja) * 1988-10-28 1990-05-02 Fujitsu Ltd 伝播遅延時間の試験装置
US4868522A (en) * 1988-12-13 1989-09-19 Gazelle Microcircuits, Inc. Clock signal distribution device
JPH0481675A (ja) * 1990-07-25 1992-03-16 Mitsubishi Electric Corp 半導体デバイステスト装置
US5162728A (en) * 1990-09-11 1992-11-10 Cray Computer Corporation Functional at speed test system for integrated circuits on undiced wafers
JPH05307619A (ja) * 1991-05-16 1993-11-19 Nec Corp マイクロプロセッサのａｃ特性測定方法
US5416918A (en) * 1991-07-10 1995-05-16 Hewlett-Packard Company Low skew system for interfacing asics by routing internal clock off-chip to external delay element then feeding back to on-chip drivers
US5231598A (en) * 1991-09-30 1993-07-27 National Semiconductor Corporation Direct digital synthesis measurement signal skew tester
JPH06148279A (ja) * 1992-10-30 1994-05-27 Yokogawa Hewlett Packard Ltd 電子デバイス試験・測定装置、およびそのタイミングならびに電圧レベル校正方法
JP3181736B2 (ja) * 1992-12-25 2001-07-03 三菱電機株式会社 Ｉｃ機能試験装置及び試験方法
JP3591657B2 (ja) * 1993-10-13 2004-11-24 株式会社アドバンテスト 半導体ｉｃ試験装置
US5488309A (en) * 1993-11-01 1996-01-30 Hughes Aircraft Company Method of testing the output propagation delay of digital devices
US5459738A (en) * 1994-01-26 1995-10-17 Watari; Hiromichi Apparatus and method for digital circuit testing
JPH07280883A (ja) * 1994-04-04 1995-10-27 Advantest Corp 半導体試験装置
JPH07294605A (ja) * 1994-04-22 1995-11-10 Advantest Corp 半導体試験装置用校正データの転送装置及びその方法
JP3636506B2 (ja) * 1995-06-19 2005-04-06 株式会社アドバンテスト 半導体試験装置
US6469493B1 (en) * 1995-08-01 2002-10-22 Teradyne, Inc. Low cost CMOS tester with edge rate compensation
JPH0980124A (ja) * 1995-09-11 1997-03-28 Advantest Corp 基準遅延時間の校正装置及び調整方法
JPH10170603A (ja) * 1996-12-13 1998-06-26 Ando Electric Co Ltd Ｉｃテスタのキャリブレーション方法
US6073259A (en) * 1997-08-05 2000-06-06 Teradyne, Inc. Low cost CMOS tester with high channel density
US6128754A (en) * 1997-11-24 2000-10-03 Schlumberger Technologies, Inc. Tester having event generation circuit for acquiring waveform by supplying strobe events for waveform acquisition rather than using strobe events specified by the test program
JPH11202028A (ja) * 1998-01-14 1999-07-30 Mitsubishi Electric Corp Ｉｃテスタ
US6105157A (en) * 1998-01-30 2000-08-15 Credence Systems Corporation Salphasic timing calibration system for an integrated circuit tester
JPH11248799A (ja) * 1998-03-03 1999-09-17 Advantest Corp Ｉｃテスタ用の波形コントローラ
JPH11304890A (ja) * 1998-04-16 1999-11-05 Nec Corp Ｌｓｉテスタのテストパタン生成方法および装置
JP4201878B2 (ja) * 1998-05-07 2008-12-24 株式会社ルネサステクノロジ 半導体装置及び試験ボード
US6820234B2 (en) 1998-06-29 2004-11-16 Acuid Limited Skew calibration means and a method of skew calibration
JP4105831B2 (ja) 1998-09-11 2008-06-25 株式会社アドバンテスト 波形発生装置、半導体試験装置、および半導体デバイス
US6631486B1 (en) * 1998-09-29 2003-10-07 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit and method for testing the same
US6321352B1 (en) * 1998-10-28 2001-11-20 Credence Systems Corporation Integrated circuit tester having a disk drive per channel
US6181151B1 (en) * 1998-10-28 2001-01-30 Credence Systems Corporation Integrated circuit tester with disk-based data streaming
US6308292B1 (en) 1998-12-08 2001-10-23 Lsi Logic Corporation File driven mask insertion for automatic test equipment test pattern generation
JP2000338194A (ja) * 1999-05-31 2000-12-08 Ando Electric Co Ltd 半導体試験装置の信号発生回路
JP4138163B2 (ja) * 1999-07-07 2008-08-20 株式会社ルネサステクノロジ Ｌｓｉ試験装置およびそのタイミングキャリブレーション方法
JP4118463B2 (ja) * 1999-07-23 2008-07-16 株式会社アドバンテスト タイミング保持機能を搭載したｉｃ試験装置
KR100402653B1 (ko) 1999-08-16 2003-10-22 가부시키가이샤 아드반테스트 Ｉｃ 시험장치의 타이밍 교정방법 및 그 교정방법을이용한 교정기능을 갖는 ｉｃ 시험장치
US6785413B1 (en) * 1999-08-24 2004-08-31 International Business Machines Corporation Rapid defect analysis by placement of tester fail data
US6448799B1 (en) * 1999-09-30 2002-09-10 Hitachi Electronics Engineering Co., Ltd. Timing adjustment method and apparatus for semiconductor IC tester
US6675330B1 (en) * 2000-01-07 2004-01-06 National Seminconductor Corporation Testing the operation of integrated circuits by simulating a switching-mode of their power supply inputs
KR100574933B1 (ko) * 2000-06-16 2006-05-02 삼성전자주식회사 테스트 시스템의 채널 스큐를 줄이기 위한 조정방법
DE10031946C2 (de) * 2000-06-30 2002-08-14 Infineon Technologies Ag Integrierte Schaltung mit einer Zeitschaltung und Verfahren zur Einstellung eines Ausgangssignals der Zeitschaltung
AU2001296101A1 (en) * 2000-07-06 2002-01-14 Igor Anatolievich Abrosimov Interface device with stored data on transmission lines characteristics
DE10164822B4 (de) * 2000-08-29 2007-04-12 Advantest Corp. Prüfvorrichtung
US7017070B1 (en) * 2000-10-13 2006-03-21 Ati International Srl Apparatus for synchronization of double data rate signaling
DE10141025B4 (de) * 2001-08-22 2007-05-24 Infineon Technologies Ag Verfahren zum Testen von Wafern unter Verwendung eines Kalibrierwafers und zugehöriger Kalibriewafer
WO2003023963A1 (en) * 2001-09-07 2003-03-20 Xtremespectrum, Inc. A fast mono-cycle generating circuit using full rail swing logic circuits
US6950770B2 (en) * 2002-09-25 2005-09-27 Intel Corporation Method and apparatus for calibration of a delay element
KR100505425B1 (ko) * 2003-06-30 2005-08-04 주식회사 하이닉스반도체 반도체 장치에서의 신호의 지연 시간 제어 방법
JP2005295693A (ja) * 2004-03-31 2005-10-20 Toshiba Corp 波形出力装置及び駆動装置
DE102004042072B4 (de) * 2004-08-31 2006-11-23 Infineon Technologies Ag Verfahren zum Testen einer zu testenden Schaltungseinheit und Testvorrichtung zur Durchführung des Verfahrens
US7254505B2 (en) * 2005-06-29 2007-08-07 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and apparatus for calibrating delay lines
US7706996B2 (en) * 2006-04-21 2010-04-27 Altera Corporation Write-side calibration for data interface
JP4792340B2 (ja) * 2006-07-11 2011-10-12 株式会社アドバンテスト 試験装置および試験方法
JP5429727B2 (ja) * 2007-08-24 2014-02-26 ワイアイケー株式会社 半導体試験装置
US8384410B1 (en) * 2007-08-24 2013-02-26 Advantest (Singapore) Pte Ltd Parallel test circuit with active devices
JP2009103469A (ja) * 2007-10-19 2009-05-14 Advantest Corp 試験装置、スキュー測定装置、デバイスおよびボード
US7890288B1 (en) * 2007-11-05 2011-02-15 Anadigics, Inc. Timing functions to optimize code-execution time
JP5023983B2 (ja) * 2007-11-14 2012-09-12 横河電機株式会社 半導体試験装置
US8242796B2 (en) * 2008-02-21 2012-08-14 Advantest (Singapore) Pte Ltd Transmit/receive unit, and methods and apparatus for transmitting signals between transmit/receive units
US8352793B2 (en) * 2008-08-15 2013-01-08 Apple Inc. Device testing method and architecture
JP5292243B2 (ja) * 2009-09-28 2013-09-18 株式会社日立製作所 半導体集積回路
US8692538B2 (en) * 2011-06-09 2014-04-08 Teradyne, Inc. Test equipment calibration
US8896332B2 (en) * 2011-12-09 2014-11-25 Advantest Corporation Test apparatus with voltage margin test
US9885751B2 (en) 2015-12-03 2018-02-06 Optimal Plus Ltd. Dynamic process for adaptive tests
US11599098B2 (en) 2019-05-08 2023-03-07 Ares Technologies, Inc. Apparatus and methods for testing circuit elements at one or more manufacturing stages
TWI722948B (zh) * 2020-07-28 2021-03-21 瑞昱半導體股份有限公司 偵測電路運作速度之餘量的裝置
CN114062889A (zh) * 2020-08-04 2022-02-18 瑞昱半导体股份有限公司 检测电路运行速度的余量的装置
TWI798943B (zh) * 2021-11-18 2023-04-11 瑞昱半導體股份有限公司 偵測結果記錄與輸出裝置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6222103A (ja) * 1985-07-23 1987-01-30 Matsushita Electric Works Ltd ヒ−タの温度制御回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US31056A (en) * 1861-01-01 Nut-machine
US3728679A (en) * 1971-10-21 1973-04-17 Weston Instruments Inc Skew device
US3976940A (en) * 1975-02-25 1976-08-24 Fairchild Camera And Instrument Corporation Testing circuit
US4122995A (en) * 1977-08-02 1978-10-31 Burroughs Corporation Asynchronous digital circuit testing system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6222103A (ja) * 1985-07-23 1987-01-30 Matsushita Electric Works Ltd ヒ−タの温度制御回路

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61176871A (ja) * 1985-02-01 1986-08-08 Hitachi Ltd 半導体試験装置
JPS61286768A (ja) * 1985-06-13 1986-12-17 Hitachi Ltd テスト装置
JPS62116275A (ja) * 1985-11-01 1987-05-27 テラダイン・インコ−ポレ−テツド 多チヤンネル試験機同期化回路
JPS63177767U (ja) * 1987-05-08 1988-11-17
JPS647400A (en) * 1987-06-29 1989-01-11 Hitachi Ltd Ic tester
JPH02210700A (ja) * 1989-02-10 1990-08-22 Fujitsu Ltd マスクｒｏｍ集積回路の試験データ作成方法
WO1991011728A1 (en) * 1990-02-02 1991-08-08 Advantest Corporation Ic testing device
EP0466939B1 (en) * 1990-02-02 1995-12-27 Advantest Corporation Ic testing device
US5406198A (en) * 1992-06-05 1995-04-11 Hitachi, Ltd. Digital circuitry apparatus
US5438259A (en) * 1992-06-05 1995-08-01 Hitachi, Ltd. Digital circuitry apparatus
WO2023218973A1 (ja) * 2022-05-13 2023-11-16 株式会社ブイ・テクノロジー 試験回路、および半導体試験装置

Also Published As

Publication number Publication date
US4497056A (en) 1985-01-29
JPH027434B2 (ja) 1990-02-19

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