JP4173229B2 - Ｉｃ試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は各種の半導体集積回路素子（ＩＣ）を試験するＩＣ試験装置に関する。
【０００２】
【従来の技術】
図３にＩＣ試験装置の概略の構成を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１１１と、パターン発生器１１２、タイミング発生器１１３、波形フォーマッタ１１４、論理比較器１１５、ドライバ１１６、第１アナログ比較器１１７、不良解析メモリ１１８、プログラマブルロード１２０、論理振幅基準電圧源１２１、比較基準電圧源１２２、デバイス電源１２３、プログラマブルロードコントローラ１２４等の各ユニットにより構成される。
【０００３】
主制御器１１１は一般にコンピュータシステムによって構成され、利用者が作成した試験プログラムに従って各ユニットを制御する。パターン発生器１１２は試験パターンデータを発生し、この試験パターンデータを波形フォーマッタ１１４で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源１２１で設定した振幅値を持った波形に電圧増幅するドライバ１１６を通じて被試験ＩＣ１１９に印加する。
【０００４】
被試験ＩＣ１１９から出力される応答信号は第１アナログ比較器１１７で比較基準電圧源１２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１１５でパターン発生器１１２から出力される期待値と比較し、期待値と不一致が発生した場合、被試験ＩＣ１１９がメモリの場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生毎に不良解析メモリ１１８に不良となった応答信号と読み出したアドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００５】
被試験ＩＣ１１９が例えばＣＰＵのように論理演算回路とメモリとを混載したＩＣの場合は、被試験ＩＣに入力した試験パターンに対して、応答される応答信号を論理比較器で期待値と比較し、不一致が検出される毎に応答信号と、この応答信号を出力させるために入力した試験パターン信号及びこの試験パターン信号の発生アドレス等を不良解析メモリ１１８に記憶させる。
【０００６】
尚、図３に示した構成においてドライバ１１６、第１アナログ比較器１１７、プログラマブルロード１２０はピンエレクトロニクスＰＮＥと呼ばれる一つのユニットに実装される。各ピンエレクトロニクスＰＮＥは被試験ＩＣ１１９の一つの入力端子又は入出力端子に試験パターン信号を供給し、一つの出力端子から出力される応答信号の論理値を比較する構成を具備している。実際にはこのピンエレクトロニクスＰＮＥを５００〜１０００チャンネル分用意し、メモリのように比較的ピン数（端子数）が少ないＩＣの場合は一度に１６個或は３２個程度のＩＣを試験し、効率よく試験を実行させている。またピン数が多い、例えば２５６ピンのＣＰＵのようなＩＣの場合は一度に２個程度ずつ試験を行っている。
【０００７】
ここで各ピンエレクトロニクスＰＮＥに実装されているプログラマブルロード１２０について説明する。プログラマブルロード１２０は被試験ＩＣ１１９の負荷試験を実行する場合に用いられる。図４はプログラマブルロード１２０と、その周辺の回路構成を示す。被試験ＩＣの負荷試験とは被試験ＩＣの入出力ピンＩ／Ｏが出力モードの状態でその出力モードにある端子に所定の負荷電流を流し、その負荷電流を流した状態でも、被試験ＩＣ１１９が正しく論理レベルを出力することができるか否かを試験する試験モードを指す。
【０００８】
このためにプログラマブルロード１２０は正の負荷電流と負の負荷電流を出力する２つの電流源ＩPOG とＩNEG 及び例えばダイオードブリッジから成るスイッチ回路ＳＷと、電流源ＩPOG とＩNEG とがドライバ１１６と、第１アナログ比較器１１７の共通接続点に接続された状態でその接続点に試験パターン信号のほぼ中間の電圧ＶＴＴを印加する電圧源として動作するバッファアンプＢＵＦ−１とによって構成される。
【０００９】
尚、図４に示したドライバ１１６に供給している電圧ＶＩＨとＶＩＬはドライバ１１６から出力される試験パターン信号のＨ論理とＬ論理の電圧を決定する電圧である。この電圧ＶＩＨとＶＩＬは図３に示した論理振幅電圧源１２１から供給される。
電流源ＩPOG とＩNEG は図３に示したプログラマブルロードコントローラ１２４からの制御信号によりスイッチＳ１とＳ２が例えばオンの状態に制御され、これらのスイッチＳ１とＳ２がオンの状態に制御されることにより電流Ｉ1 とＩ2 を流し始める。この電流Ｉ1 とＩ2 が流れ始まると、スイッチ回路ＳＷがオンの状態に制御され、電流源ＩPOG とＩNEG とがドライバ１１６の出力端子に電気的に接続され、これと共にバッファアンプＢＵＦ−１の入力端子には被試験ＩＣ１１９の入出力端子Ｉ／Ｏに入力される試験パターン信号のほぼ中間の電圧ＶＴＴが与えられる。従って入出力端子Ｉ／ＯがＬ論理のときは電流源ＩPOG からこの入出力端子Ｉ／Ｏに向って負荷電流Ｉ1 を流し込む。また入出力端子Ｉ／ＯがＨ論理のときはこの入出力端子Ｉ／Ｏから電流源ＩNEG に向って負荷電流Ｉ2 を吸引する。第１アナログ比較器１１７は負荷電流Ｉ1 ，Ｉ2 が流れた状態で入出力端子Ｉ／Ｏが所定の電圧値を持つＨ論理とＬ論理を出力するか否かを判定する。
【００１０】
ところで上述では被試験ＩＣ１１９の入出力端子Ｉ／Ｏを試験する構成について説明したが、ＩＣの中には出力専用ピン又は入力専用ピンを具備したデバイスが多く存在する。このためピンエレクトロニクスＰＮＥに出力専用ピンＯＵＴを試験する第２アナログ比較器１２５が設けられる。この第２アナログ比較器１２５によって出力専用ピンＯＵＴから出力される応答信号の論理レベルを比較判定している。
【００１１】
被試験ＩＣが出力する応答信号の論理レベルが正しいか否かを比較判定する場合、被試験ＩＣ１１９が出力する応答信号を第２アナログ比較器１２５の入力インピーダンスのまま（高インピーダンス）で信号を取り込む高インピーダンスモードと、所定の抵抗値で終端した状態で信号を取り込む整合モードとがある。このために第２アナログ比較器１２５の入力端子には制御機能を持つバッファアンプ１２６の出力端子が接続される。このバッファアンプ１２６は制御端子ＣＯＮＴを有し、この制御端子ＣＯＮＴに例えばＬ論理を入力するとバッファアンプ１２６の出力端子は高インピーダンスモードに制御される。従ってこの場合には第２アナログ比較器１２５は高インピーダンスモードで動作する。
【００１２】
これに対し、制御端子ＣＯＮＴに例えばＨ論理を入力すると、バッファアンプ１２６の出力端子は低インピーダンスモードに制御される。従って、この場合には第２アナログ比較器１２５の入力端子は終端抵抗器１２７を通じて共通電位点に接続され、所定のインピーダンスに整合された状態で被試験ＩＣ１１９の応答信号を取り込む整合モードで動作する。
【００１３】
尚、ドライバ１１６側に接続された第１アナログ比較器１１７ではドライバ１１６がバッファアンプ１２６の代用として動作する。つまり、ドライバ１１６はＨ論理及びＬ論理を出力するモードでは出力インピーダンスが低く例えば５０Ωに選定される。被試験ＩＣ１１９が応答信号を出力するモードでは一般には高インピーダンスモードに制御される。従って通常の機能試験では被試験ＩＣ１１９が応答信号を出力するモードではドライバ１１６は出力端子を高インピーダンスに制御されるが、整合モードで試験する場合にはドライバ１１６は出力端子にＬ論理又はＨ論理を出力させ、５０Ωの低インピーダンスに整合させた状態に制御される。
【００１４】
また、被試験ＩＣ１１９の入出力ピンＩ／Ｏを試験するか、出力専用ピンを試験するかは各ピンエレクトロニクスＰＮＥに設けたセレクタ１２８の切替によって設定される。
【００１５】
【発明が解決しようとする課題】
上述したように各ピンエレクトロニクスＰＮＥに出力専用ピンＯＵＴを試験するために第２アナログ比較器１２５を設ける場合には、この第２アナログ比較器１２５を高インピーダンスモードで動作させるか又はインピーダンスの整合モードで動作させるかを切替るためのバッファアンプ１２６を設けなくてはならなくなる。各ピンエレクトロニクスＰＮＥにバッファアンプ１２６を設けることにより、その分部品数が増加すると共に、電力消費量が増加し、これが数１００チャンネル分に集計されると大きな電力消費量となる。
【００１６】
また、その他の欠点としてはピンエレクトロニクスＰＮＥに設けた第２アナログ比較器１２５に被試験ＩＣ１１９の入力専用ピンが接続されたとすると、ピンエレクトロニクスＰＮＥ自体には入力専用ピンに信号を入力する手段がなく、例えば入力専用ピンに或る設定電圧（直流）を印加したい場合でもその目的を達するには特に図示していないが、ピンエレクトロニクスＰＮＥの各入出力端子を被試験ＩＣ１１９の任意の端子に接続する切替を行うためのリレーマトリックス回路を通じて必要なピンエレクトロニクスＰＮＥに所望の電圧を印加するようにリレーマトリックスを切替制御する必要がある。図中ＲＸは各ピンエレクトロニクスＰＮＥをリレーマトリックスに接続するためのリレー接点を示す。このようにリレーマトリックスを介して、所望のピンエレクトロニクスに例えば直流電圧を供給するには、その切替の設定が面倒であり、手間が掛る欠点がある。
【００１７】
更に他の欠点としては一般にＩＣ試験装置ではピンエレクトロニクスＰＮＥを被試験ＩＣ１１９の端子（ＩＣソケットの端子）との間に接続される信号伝送路１３０の伝搬遅延時間ＴPdを測定しておく必要がある。ドライバ１１６が接続された信号伝送路１３０の伝搬遅延時間ＴPdを測定する場合はドライバ１１６から伝搬遅延時間測定用の信号を出力させ、その出力のタイミングと、被試験ＩＣ１１９の接続点からの反射波が第１アナログ比較器１１７の入力端子に戻って来るタイミングを第１アナログ比較器１１７で検出し、その時間差から信号伝送路１３０の伝搬遅延時間を測定している。
【００１８】
然るに第２アナログ比較器１２５の入力端子と被試験ＩＣ１１９との間に接続される信号伝送路１３０の伝搬遅延時間を測定する場合にはドライバが存在しないから信号の供給手段がなく、これにより信号伝送路１３０の伝搬遅延時間の測定が難しい欠点がある。強いて測定しようとするならば外部からリレーマトリックス等を通じて伝搬遅延時間測定用の信号を第２アナログ比較器１２５の入力端子に供給し、その供給タイミングと、被試験ＩＣの端子部分で反射した反射波が戻って来るまでの時間差によって信号伝送路１３０の遅延時間を測定するか、或はサンプリングオシロスコープのような測定器を用いて信号が信号伝送路１３０を往復する時間を測定する等の方法が考えられる。
【００１９】
然し乍ら、これらの方法はＩＣ試験装置の外部に他の測定器を用意しなければならないため、手間が掛り測定に時間が掛る欠点がある。特にＩＣ試験装置の場合数１００チャンネルに渡って測定しなければならないからその手間と時間は多大なものとなる。
この発明の第１の目的は第２アナログ比較器１２５を設ける場合に、バッファアンプ１２６を不用とし、電力消費量を小さくできるＩＣ試験装置を提案するものである。
【００２０】
この発明の第２の目的はドライバを有さない第２アナログ比較器に接続されている信号伝送路の伝搬遅延時間を簡単に測定することができる構成を具備したＩＣ試験装置を提案するものである。
またこの発明の第３の目的は被試験ＩＣの入力専用ピンがピンエレクトロニクスに接続された場合でも、その入力専用ピンに任意の電圧値を持つ設定電圧等を印加することができる機能を具備したＩＣ試験装置を提供するものである。
【００２１】
【課題を解決するための手段】
この発明ではプログラムロードを構成するバッファアンプを出力端子が高インピーダンスと低インピーダンスに切替制御することができるバッファアンプとし、このバッファアンプの出力端子と第２アナログ比較器の入力端子との間に終端抵抗器を接続した構成を具備したＩＣ試験装置を提案するものである。
【００２２】
この発明によるＩＣ試験装置の構成によれば、被試験ＩＣの入出力ピンＩ／Ｏ又は入力専用ピンＩＮを試験する場合にはドライバを通じて被試験ＩＣの入出力ピンＩ／Ｏ又は入力専用ピンＩＮに試験パターン信号を印加すればよい。被試験ＩＣの端子が入出力ピンＩ／Ｏの場合はその応答信号を第１アナログ比較器に取り込みその論理値の電圧値が正常か否かを判定する。
【００２３】
入出力ピンＩ／Ｏの負荷試験を行う場合にはプログラマブルロードを構成する電流源ＩPOG とＩNEG から電流を出力させ、この電流によってスイッチ回路を導通させ、この導通によってバッファアンプから試験パターン信号の振幅のほぼ中間値を持つ電圧ＶＴＴを入出力端子Ｉ／Ｏに印加すれば、負荷試験を実行することができる。
【００２４】
第２アナログ比較器の入力側に被試験ＩＣの出力専用ピンが接続された場合には、プログラマブルロードに設けたバッファアンプの出力を高インピーダンスの状態に制御すると第２アナログ比較器は高インピーダンスモードで比較動作する。また、バッファアンプの出力端子を低インピーダンスの状態に制御すると、第２アナログ比較器は整合モードで動作する。
【００２５】
よって、この発明のＩＣ試験装置によれば被試験ＩＣの出力専用ピンの試験に対してはプログラマブルロードを構成するバッファアンプを第２アナログ比較器のモード切替手段として兼用させることができる。この結果、第２アナログ比較器のモード設定用のバッファアンプが不用となり、部品数の低減と電力消費量の増加を抑えることができる利点が得られる。
【００２６】
また、この発明によればプログラマブルロードを構成するスイッチ回路を導通状態に制御した状態でドライバから信号を出力することにより、この信号をスイッチ回路と終端抵抗器を通じて第２アナログ比較器の入力端子に供給することができる。従ってこの信号を利用することにより第２アナログ比較器の入力端子と被試験ＩＣの端子までの伝搬遅延時間を簡単に測定することができる利点が得られる。
【００２７】
つまり、ＩＣ試験装置に用いられるアナログ比較器はストローブパルスの供給により、その供給タイミングにおける入力の状態を比較判定して出力すると共にストローブパルスの供給タイミングを順次移動させて信号の入来タイミングをサーチする機能を装備している。従って、このサーチ機能を利用して信号伝送路の伝搬遅延時間を測定するものである。
【００２８】
また、被試験ＩＣの入力専用ピンの試験に対しては、プログラムロードを構成するバッファアンプと終端抵抗器が電圧供給路を構成し、リレーマトリックスを用いずに入力専用ピンに任意の電圧を印加することができる利点が得られる。
【００２９】
【発明の実施の形態】
図１にこの発明の要部の構成を示す。図４と対応する部分には同一符号を付して示す。この発明の特徴とする構成はプログラマブルロード１２０を構成するバッファアンプとして制御端子ＣＯＮＴを具備し、この制御端子ＣＯＮＴにＬ論理又はＨ論理の制御信号を入力することにより出力端子が高インピーダンスの状態と低インピーダンスで入力端子に供給している電圧を出力する状態に切替ることができるバッファアンプＢＵＦ−２を用いる点と、このバッファアンプＢＵＦ−２の出力端子と第２アナログ比較器１２５の入力端子との間に例えば５０Ωの抵抗値を持つ終端抵抗器１２７を接続した構成とした点である。
【００３０】
この発明の特徴とする構成において、セレクタ１２８を第１アナログ比較器１１７の出力を選択して論理比較器１１５に供給する状態に切替ることにより、通常の通り被試験ＩＣ１１９の入力専用ピンＩＮ又は入出力ピンＩ／Ｏを試験することができる。
一方、セレクタ１２８を第２アナログ比較器１２５の出力を選択して論理比較器１１５に供給する状態に設定し、第２アナログ比較器１２５の入力端子に被試験ＩＣ２１９の出力専用ピンＯＵＴを接続した状態では、この出力専用ピンＯＵＴから出力される応答信号は第２アナログ比較器１２５に入力され、その論理値の電圧が正規の電圧を具備しているか否かを判定する。
【００３１】
この場合、バッファアンプＢＵＦ−２の制御端子ＣＯＮＴに例えばＬ論理を入力し、出力端子を高インピーダンスの状態に制御すれば第２アナログ比較器１２５は高インピーダンスモードで比較動作を実行する。
これに対し、バッファアンプＢＵＦ−２の制御端子ＣＯＮＴにＨ論理を入力した場合には、バッファアンプＢＵＦ−２の出力端子は低インピーダンスとなり、終端抵抗器１２７の一端を交流的な共通電位点に接続することができる。この結果、被試験ＩＣ２１９の出力専用ピンＯＵＴから見て、第２アナログ比較器１２５の入力端子は所定のインピーダンスで整合された状態に見え、第２アナログ比較器１２５を整合モードで比較動作させることができる。
【００３２】
従って、第２アナログ比較器１２５にモード切替のためのバッファアンプを付設しなくても、プログラマブルロード１２０を構成するバッファアンプでモード切替を実行することができ、使用部品の数の低減と、消費電力の低減効果が得られる。
一方この発明の構成によればプログラマブルロード１２０を構成するスイッチ回路ＳＷを導通状態に制御することにより、第２アナログ比較器１２５の入力端子にドライバ１１６から伝搬遅延時間測定用の信号を供給することができる。従ってこの信号を利用することにより第２アナログ比較器の入力端子と被試験ＩＣ１１９の端子との間に接続した信号伝送路２３０の伝搬遅延時間を簡単に測定することができる。
【００３３】
つまり、プログラマブルロード１２０を構成するスイッチ回路ＳＷを導通状態に制御した状態でドライバ１１６から伝搬遅延時間測定用の例えばパルス信号ＰＳを出力すると、このパルス信号ＰＳはスイッチ回路ＳＷと終端抵抗器１２７を通じて第２アナログ比較器１２５の入力端子に供給することができる。第２アナログ比較器１２５はこのパルス信号ＰＳの入来のタイミングと、被試験ＩＣ２１９の端子（ＩＣソケットの端子）で反射し信号伝送路２３０を往復して戻って来た反射波の入来タイミングの時間差２ＴPdを測定し、この時間差２ＴPdから信号伝送路２３０の伝搬遅延時間ＴPdを求めることができる。
【００３４】
図２は第２アナログ比較器１２５の入力端子に被試験ＩＣ１１９の入力専用ピンＩＮを接続した場合を示す。この場合にはバッファアンプＢＵＦ−２の入力端子に任意の電圧ＶＴＨを入力すると共に、制御端子ＣＯＮＴにＨ論理の制御信号を与えることにより、バッファアンプＢＵＦ−２は入力端子に入力した電圧ＶＴＨを出力する。この電圧ＶＴＨを終端抵抗器１２７を通じて被試験ＩＣ１１９の入力専用ピンＩＮに入力することができる。
【００３５】
この結果、被試験ＩＣ１１９の例えば設定用の入力端子に任意の電圧を与え、被試験ＩＣ１１９の状態を所望の状態に設定する等の制御を簡単に実現することができる。
【００３６】
【発明の効果】
以上説明したように、この発明によれば簡単な接続変更によって第２アナログ比較器１２５に付設されるべきバッファアンプ１２６（図４参照）を省略し、プログラマブルロード１２０を構成するバッファアンプＢＵＦ−２を代用して第２アナログ比較器１２５の動作モードの切替を行うことができる。
【００３７】
またこの発明の他の機能としてドライバが接続されない第２アナログ比較器１２５の入力側に対してプログラマブルロード１２０を構成するスイッチ回路ＳＷと、終端抵抗器１２７を通じてドライバ１１６から伝搬遅延時間測定用の信号を供給することができる。この結果外部から伝搬遅延時間測定用の信号を供給するか又はサンプリングオシロのような測定器を用いることなく、ＩＣ試験装置自体の機能（アナログ比較器の信号の入来タイミングを測定する機能）を用いて信号伝送路の伝搬遅延時間を簡単に測定することができる。従って、パフォマンスボードを変換した場合等においてピンエレクトロニクスと被試験ＩＣの端子までの信号伝送路１３０の伝搬遅延時間を簡単に然も短時間に測定することができ、その効果は実用に供して頗る大である。
【００３８】
また、他の作用効果として図２に示したように、第２アナログ比較器１２５の入力端子に被試験ＩＣ１１９の入力専用ピンＩＮが接続された場合には、この入力専用ピンＩＮにバッファアンプＢＵＦ−２と終端抵抗器１２７を通じて任意の電圧値を持つ信号を入力することができる。従って、被試験ＩＣ１１９の動作モードの設定等を簡単に行うことができる利点も得られる。
【図面の簡単な説明】
【図１】この発明の要部の構成を説明するための接続図。
【図２】この発明の変形実施例を説明するための接続図。
【図３】ＩＣ試験装置の全体の構成を説明するためのブロック図。
【図４】従来の技術を説明するための接続図。
【符号の説明】
１１１ 主制御器
１１２ パターン発生器
１１３ タイミング発生器
１１４ 波形フォーマッタ
１１５ 論理比較器
１１６ ドライバ
１１７ 第１アナログ比較器
１１８ 不良解析メモリ
１１９ 被試験ＩＣ
１２０ プログラマブルロード
１２１ 論理振幅基準電圧源
１２２ 比較基準電圧源
１２３ デバイス電源
１２４ プログラマブルロードコントローラ
１２５ 第２アナログ比較器
１２７ 終端抵抗器
１２８ セレクタ
ＳＷ スイッチ回路
Ｓ１，Ｓ２ スイッチ
ＩPOG ，ＩNEG 電流源
ＢＵＦ−２ バッファアンプ
【発明の属する技術分野】
この発明は各種の半導体集積回路素子（ＩＣ）を試験するＩＣ試験装置に関する。
【０００２】
【従来の技術】
図３にＩＣ試験装置の概略の構成を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１１１と、パターン発生器１１２、タイミング発生器１１３、波形フォーマッタ１１４、論理比較器１１５、ドライバ１１６、第１アナログ比較器１１７、不良解析メモリ１１８、プログラマブルロード１２０、論理振幅基準電圧源１２１、比較基準電圧源１２２、デバイス電源１２３、プログラマブルロードコントローラ１２４等の各ユニットにより構成される。
【０００３】
主制御器１１１は一般にコンピュータシステムによって構成され、利用者が作成した試験プログラムに従って各ユニットを制御する。パターン発生器１１２は試験パターンデータを発生し、この試験パターンデータを波形フォーマッタ１１４で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源１２１で設定した振幅値を持った波形に電圧増幅するドライバ１１６を通じて被試験ＩＣ１１９に印加する。
【０００４】
被試験ＩＣ１１９から出力される応答信号は第１アナログ比較器１１７で比較基準電圧源１２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１１５でパターン発生器１１２から出力される期待値と比較し、期待値と不一致が発生した場合、被試験ＩＣ１１９がメモリの場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生毎に不良解析メモリ１１８に不良となった応答信号と読み出したアドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００５】
被試験ＩＣ１１９が例えばＣＰＵのように論理演算回路とメモリとを混載したＩＣの場合は、被試験ＩＣに入力した試験パターンに対して、応答される応答信号を論理比較器で期待値と比較し、不一致が検出される毎に応答信号と、この応答信号を出力させるために入力した試験パターン信号及びこの試験パターン信号の発生アドレス等を不良解析メモリ１１８に記憶させる。
【０００６】
尚、図３に示した構成においてドライバ１１６、第１アナログ比較器１１７、プログラマブルロード１２０はピンエレクトロニクスＰＮＥと呼ばれる一つのユニットに実装される。各ピンエレクトロニクスＰＮＥは被試験ＩＣ１１９の一つの入力端子又は入出力端子に試験パターン信号を供給し、一つの出力端子から出力される応答信号の論理値を比較する構成を具備している。実際にはこのピンエレクトロニクスＰＮＥを５００〜１０００チャンネル分用意し、メモリのように比較的ピン数（端子数）が少ないＩＣの場合は一度に１６個或は３２個程度のＩＣを試験し、効率よく試験を実行させている。またピン数が多い、例えば２５６ピンのＣＰＵのようなＩＣの場合は一度に２個程度ずつ試験を行っている。
【０００７】
ここで各ピンエレクトロニクスＰＮＥに実装されているプログラマブルロード１２０について説明する。プログラマブルロード１２０は被試験ＩＣ１１９の負荷試験を実行する場合に用いられる。図４はプログラマブルロード１２０と、その周辺の回路構成を示す。被試験ＩＣの負荷試験とは被試験ＩＣの入出力ピンＩ／Ｏが出力モードの状態でその出力モードにある端子に所定の負荷電流を流し、その負荷電流を流した状態でも、被試験ＩＣ１１９が正しく論理レベルを出力することができるか否かを試験する試験モードを指す。
【０００８】
このためにプログラマブルロード１２０は正の負荷電流と負の負荷電流を出力する２つの電流源ＩPOG とＩNEG 及び例えばダイオードブリッジから成るスイッチ回路ＳＷと、電流源ＩPOG とＩNEG とがドライバ１１６と、第１アナログ比較器１１７の共通接続点に接続された状態でその接続点に試験パターン信号のほぼ中間の電圧ＶＴＴを印加する電圧源として動作するバッファアンプＢＵＦ−１とによって構成される。
【０００９】
尚、図４に示したドライバ１１６に供給している電圧ＶＩＨとＶＩＬはドライバ１１６から出力される試験パターン信号のＨ論理とＬ論理の電圧を決定する電圧である。この電圧ＶＩＨとＶＩＬは図３に示した論理振幅電圧源１２１から供給される。
電流源ＩPOG とＩNEG は図３に示したプログラマブルロードコントローラ１２４からの制御信号によりスイッチＳ１とＳ２が例えばオンの状態に制御され、これらのスイッチＳ１とＳ２がオンの状態に制御されることにより電流Ｉ1 とＩ2 を流し始める。この電流Ｉ1 とＩ2 が流れ始まると、スイッチ回路ＳＷがオンの状態に制御され、電流源ＩPOG とＩNEG とがドライバ１１６の出力端子に電気的に接続され、これと共にバッファアンプＢＵＦ−１の入力端子には被試験ＩＣ１１９の入出力端子Ｉ／Ｏに入力される試験パターン信号のほぼ中間の電圧ＶＴＴが与えられる。従って入出力端子Ｉ／ＯがＬ論理のときは電流源ＩPOG からこの入出力端子Ｉ／Ｏに向って負荷電流Ｉ1 を流し込む。また入出力端子Ｉ／ＯがＨ論理のときはこの入出力端子Ｉ／Ｏから電流源ＩNEG に向って負荷電流Ｉ2 を吸引する。第１アナログ比較器１１７は負荷電流Ｉ1 ，Ｉ2 が流れた状態で入出力端子Ｉ／Ｏが所定の電圧値を持つＨ論理とＬ論理を出力するか否かを判定する。
【００１０】
ところで上述では被試験ＩＣ１１９の入出力端子Ｉ／Ｏを試験する構成について説明したが、ＩＣの中には出力専用ピン又は入力専用ピンを具備したデバイスが多く存在する。このためピンエレクトロニクスＰＮＥに出力専用ピンＯＵＴを試験する第２アナログ比較器１２５が設けられる。この第２アナログ比較器１２５によって出力専用ピンＯＵＴから出力される応答信号の論理レベルを比較判定している。
【００１１】
被試験ＩＣが出力する応答信号の論理レベルが正しいか否かを比較判定する場合、被試験ＩＣ１１９が出力する応答信号を第２アナログ比較器１２５の入力インピーダンスのまま（高インピーダンス）で信号を取り込む高インピーダンスモードと、所定の抵抗値で終端した状態で信号を取り込む整合モードとがある。このために第２アナログ比較器１２５の入力端子には制御機能を持つバッファアンプ１２６の出力端子が接続される。このバッファアンプ１２６は制御端子ＣＯＮＴを有し、この制御端子ＣＯＮＴに例えばＬ論理を入力するとバッファアンプ１２６の出力端子は高インピーダンスモードに制御される。従ってこの場合には第２アナログ比較器１２５は高インピーダンスモードで動作する。
【００１２】
これに対し、制御端子ＣＯＮＴに例えばＨ論理を入力すると、バッファアンプ１２６の出力端子は低インピーダンスモードに制御される。従って、この場合には第２アナログ比較器１２５の入力端子は終端抵抗器１２７を通じて共通電位点に接続され、所定のインピーダンスに整合された状態で被試験ＩＣ１１９の応答信号を取り込む整合モードで動作する。
【００１３】
尚、ドライバ１１６側に接続された第１アナログ比較器１１７ではドライバ１１６がバッファアンプ１２６の代用として動作する。つまり、ドライバ１１６はＨ論理及びＬ論理を出力するモードでは出力インピーダンスが低く例えば５０Ωに選定される。被試験ＩＣ１１９が応答信号を出力するモードでは一般には高インピーダンスモードに制御される。従って通常の機能試験では被試験ＩＣ１１９が応答信号を出力するモードではドライバ１１６は出力端子を高インピーダンスに制御されるが、整合モードで試験する場合にはドライバ１１６は出力端子にＬ論理又はＨ論理を出力させ、５０Ωの低インピーダンスに整合させた状態に制御される。
【００１４】
また、被試験ＩＣ１１９の入出力ピンＩ／Ｏを試験するか、出力専用ピンを試験するかは各ピンエレクトロニクスＰＮＥに設けたセレクタ１２８の切替によって設定される。
【００１５】
【発明が解決しようとする課題】
上述したように各ピンエレクトロニクスＰＮＥに出力専用ピンＯＵＴを試験するために第２アナログ比較器１２５を設ける場合には、この第２アナログ比較器１２５を高インピーダンスモードで動作させるか又はインピーダンスの整合モードで動作させるかを切替るためのバッファアンプ１２６を設けなくてはならなくなる。各ピンエレクトロニクスＰＮＥにバッファアンプ１２６を設けることにより、その分部品数が増加すると共に、電力消費量が増加し、これが数１００チャンネル分に集計されると大きな電力消費量となる。
【００１６】
また、その他の欠点としてはピンエレクトロニクスＰＮＥに設けた第２アナログ比較器１２５に被試験ＩＣ１１９の入力専用ピンが接続されたとすると、ピンエレクトロニクスＰＮＥ自体には入力専用ピンに信号を入力する手段がなく、例えば入力専用ピンに或る設定電圧（直流）を印加したい場合でもその目的を達するには特に図示していないが、ピンエレクトロニクスＰＮＥの各入出力端子を被試験ＩＣ１１９の任意の端子に接続する切替を行うためのリレーマトリックス回路を通じて必要なピンエレクトロニクスＰＮＥに所望の電圧を印加するようにリレーマトリックスを切替制御する必要がある。図中ＲＸは各ピンエレクトロニクスＰＮＥをリレーマトリックスに接続するためのリレー接点を示す。このようにリレーマトリックスを介して、所望のピンエレクトロニクスに例えば直流電圧を供給するには、その切替の設定が面倒であり、手間が掛る欠点がある。
【００１７】
更に他の欠点としては一般にＩＣ試験装置ではピンエレクトロニクスＰＮＥを被試験ＩＣ１１９の端子（ＩＣソケットの端子）との間に接続される信号伝送路１３０の伝搬遅延時間ＴPdを測定しておく必要がある。ドライバ１１６が接続された信号伝送路１３０の伝搬遅延時間ＴPdを測定する場合はドライバ１１６から伝搬遅延時間測定用の信号を出力させ、その出力のタイミングと、被試験ＩＣ１１９の接続点からの反射波が第１アナログ比較器１１７の入力端子に戻って来るタイミングを第１アナログ比較器１１７で検出し、その時間差から信号伝送路１３０の伝搬遅延時間を測定している。
【００１８】
然るに第２アナログ比較器１２５の入力端子と被試験ＩＣ１１９との間に接続される信号伝送路１３０の伝搬遅延時間を測定する場合にはドライバが存在しないから信号の供給手段がなく、これにより信号伝送路１３０の伝搬遅延時間の測定が難しい欠点がある。強いて測定しようとするならば外部からリレーマトリックス等を通じて伝搬遅延時間測定用の信号を第２アナログ比較器１２５の入力端子に供給し、その供給タイミングと、被試験ＩＣの端子部分で反射した反射波が戻って来るまでの時間差によって信号伝送路１３０の遅延時間を測定するか、或はサンプリングオシロスコープのような測定器を用いて信号が信号伝送路１３０を往復する時間を測定する等の方法が考えられる。
【００１９】
然し乍ら、これらの方法はＩＣ試験装置の外部に他の測定器を用意しなければならないため、手間が掛り測定に時間が掛る欠点がある。特にＩＣ試験装置の場合数１００チャンネルに渡って測定しなければならないからその手間と時間は多大なものとなる。
この発明の第１の目的は第２アナログ比較器１２５を設ける場合に、バッファアンプ１２６を不用とし、電力消費量を小さくできるＩＣ試験装置を提案するものである。
【００２０】
この発明の第２の目的はドライバを有さない第２アナログ比較器に接続されている信号伝送路の伝搬遅延時間を簡単に測定することができる構成を具備したＩＣ試験装置を提案するものである。
またこの発明の第３の目的は被試験ＩＣの入力専用ピンがピンエレクトロニクスに接続された場合でも、その入力専用ピンに任意の電圧値を持つ設定電圧等を印加することができる機能を具備したＩＣ試験装置を提供するものである。
【００２１】
【課題を解決するための手段】
この発明ではプログラムロードを構成するバッファアンプを出力端子が高インピーダンスと低インピーダンスに切替制御することができるバッファアンプとし、このバッファアンプの出力端子と第２アナログ比較器の入力端子との間に終端抵抗器を接続した構成を具備したＩＣ試験装置を提案するものである。
【００２２】
この発明によるＩＣ試験装置の構成によれば、被試験ＩＣの入出力ピンＩ／Ｏ又は入力専用ピンＩＮを試験する場合にはドライバを通じて被試験ＩＣの入出力ピンＩ／Ｏ又は入力専用ピンＩＮに試験パターン信号を印加すればよい。被試験ＩＣの端子が入出力ピンＩ／Ｏの場合はその応答信号を第１アナログ比較器に取り込みその論理値の電圧値が正常か否かを判定する。
【００２３】
入出力ピンＩ／Ｏの負荷試験を行う場合にはプログラマブルロードを構成する電流源ＩPOG とＩNEG から電流を出力させ、この電流によってスイッチ回路を導通させ、この導通によってバッファアンプから試験パターン信号の振幅のほぼ中間値を持つ電圧ＶＴＴを入出力端子Ｉ／Ｏに印加すれば、負荷試験を実行することができる。
【００２４】
第２アナログ比較器の入力側に被試験ＩＣの出力専用ピンが接続された場合には、プログラマブルロードに設けたバッファアンプの出力を高インピーダンスの状態に制御すると第２アナログ比較器は高インピーダンスモードで比較動作する。また、バッファアンプの出力端子を低インピーダンスの状態に制御すると、第２アナログ比較器は整合モードで動作する。
【００２５】
よって、この発明のＩＣ試験装置によれば被試験ＩＣの出力専用ピンの試験に対してはプログラマブルロードを構成するバッファアンプを第２アナログ比較器のモード切替手段として兼用させることができる。この結果、第２アナログ比較器のモード設定用のバッファアンプが不用となり、部品数の低減と電力消費量の増加を抑えることができる利点が得られる。
【００２６】
また、この発明によればプログラマブルロードを構成するスイッチ回路を導通状態に制御した状態でドライバから信号を出力することにより、この信号をスイッチ回路と終端抵抗器を通じて第２アナログ比較器の入力端子に供給することができる。従ってこの信号を利用することにより第２アナログ比較器の入力端子と被試験ＩＣの端子までの伝搬遅延時間を簡単に測定することができる利点が得られる。
【００２７】
つまり、ＩＣ試験装置に用いられるアナログ比較器はストローブパルスの供給により、その供給タイミングにおける入力の状態を比較判定して出力すると共にストローブパルスの供給タイミングを順次移動させて信号の入来タイミングをサーチする機能を装備している。従って、このサーチ機能を利用して信号伝送路の伝搬遅延時間を測定するものである。
【００２８】
また、被試験ＩＣの入力専用ピンの試験に対しては、プログラムロードを構成するバッファアンプと終端抵抗器が電圧供給路を構成し、リレーマトリックスを用いずに入力専用ピンに任意の電圧を印加することができる利点が得られる。
【００２９】
【発明の実施の形態】
図１にこの発明の要部の構成を示す。図４と対応する部分には同一符号を付して示す。この発明の特徴とする構成はプログラマブルロード１２０を構成するバッファアンプとして制御端子ＣＯＮＴを具備し、この制御端子ＣＯＮＴにＬ論理又はＨ論理の制御信号を入力することにより出力端子が高インピーダンスの状態と低インピーダンスで入力端子に供給している電圧を出力する状態に切替ることができるバッファアンプＢＵＦ−２を用いる点と、このバッファアンプＢＵＦ−２の出力端子と第２アナログ比較器１２５の入力端子との間に例えば５０Ωの抵抗値を持つ終端抵抗器１２７を接続した構成とした点である。
【００３０】
この発明の特徴とする構成において、セレクタ１２８を第１アナログ比較器１１７の出力を選択して論理比較器１１５に供給する状態に切替ることにより、通常の通り被試験ＩＣ１１９の入力専用ピンＩＮ又は入出力ピンＩ／Ｏを試験することができる。
一方、セレクタ１２８を第２アナログ比較器１２５の出力を選択して論理比較器１１５に供給する状態に設定し、第２アナログ比較器１２５の入力端子に被試験ＩＣ２１９の出力専用ピンＯＵＴを接続した状態では、この出力専用ピンＯＵＴから出力される応答信号は第２アナログ比較器１２５に入力され、その論理値の電圧が正規の電圧を具備しているか否かを判定する。
【００３１】
この場合、バッファアンプＢＵＦ−２の制御端子ＣＯＮＴに例えばＬ論理を入力し、出力端子を高インピーダンスの状態に制御すれば第２アナログ比較器１２５は高インピーダンスモードで比較動作を実行する。
これに対し、バッファアンプＢＵＦ−２の制御端子ＣＯＮＴにＨ論理を入力した場合には、バッファアンプＢＵＦ−２の出力端子は低インピーダンスとなり、終端抵抗器１２７の一端を交流的な共通電位点に接続することができる。この結果、被試験ＩＣ２１９の出力専用ピンＯＵＴから見て、第２アナログ比較器１２５の入力端子は所定のインピーダンスで整合された状態に見え、第２アナログ比較器１２５を整合モードで比較動作させることができる。
【００３２】
従って、第２アナログ比較器１２５にモード切替のためのバッファアンプを付設しなくても、プログラマブルロード１２０を構成するバッファアンプでモード切替を実行することができ、使用部品の数の低減と、消費電力の低減効果が得られる。
一方この発明の構成によればプログラマブルロード１２０を構成するスイッチ回路ＳＷを導通状態に制御することにより、第２アナログ比較器１２５の入力端子にドライバ１１６から伝搬遅延時間測定用の信号を供給することができる。従ってこの信号を利用することにより第２アナログ比較器の入力端子と被試験ＩＣ１１９の端子との間に接続した信号伝送路２３０の伝搬遅延時間を簡単に測定することができる。
【００３３】
つまり、プログラマブルロード１２０を構成するスイッチ回路ＳＷを導通状態に制御した状態でドライバ１１６から伝搬遅延時間測定用の例えばパルス信号ＰＳを出力すると、このパルス信号ＰＳはスイッチ回路ＳＷと終端抵抗器１２７を通じて第２アナログ比較器１２５の入力端子に供給することができる。第２アナログ比較器１２５はこのパルス信号ＰＳの入来のタイミングと、被試験ＩＣ２１９の端子（ＩＣソケットの端子）で反射し信号伝送路２３０を往復して戻って来た反射波の入来タイミングの時間差２ＴPdを測定し、この時間差２ＴPdから信号伝送路２３０の伝搬遅延時間ＴPdを求めることができる。
【００３４】
図２は第２アナログ比較器１２５の入力端子に被試験ＩＣ１１９の入力専用ピンＩＮを接続した場合を示す。この場合にはバッファアンプＢＵＦ−２の入力端子に任意の電圧ＶＴＨを入力すると共に、制御端子ＣＯＮＴにＨ論理の制御信号を与えることにより、バッファアンプＢＵＦ−２は入力端子に入力した電圧ＶＴＨを出力する。この電圧ＶＴＨを終端抵抗器１２７を通じて被試験ＩＣ１１９の入力専用ピンＩＮに入力することができる。
【００３５】
この結果、被試験ＩＣ１１９の例えば設定用の入力端子に任意の電圧を与え、被試験ＩＣ１１９の状態を所望の状態に設定する等の制御を簡単に実現することができる。
【００３６】
【発明の効果】
以上説明したように、この発明によれば簡単な接続変更によって第２アナログ比較器１２５に付設されるべきバッファアンプ１２６（図４参照）を省略し、プログラマブルロード１２０を構成するバッファアンプＢＵＦ−２を代用して第２アナログ比較器１２５の動作モードの切替を行うことができる。
【００３７】
またこの発明の他の機能としてドライバが接続されない第２アナログ比較器１２５の入力側に対してプログラマブルロード１２０を構成するスイッチ回路ＳＷと、終端抵抗器１２７を通じてドライバ１１６から伝搬遅延時間測定用の信号を供給することができる。この結果外部から伝搬遅延時間測定用の信号を供給するか又はサンプリングオシロのような測定器を用いることなく、ＩＣ試験装置自体の機能（アナログ比較器の信号の入来タイミングを測定する機能）を用いて信号伝送路の伝搬遅延時間を簡単に測定することができる。従って、パフォマンスボードを変換した場合等においてピンエレクトロニクスと被試験ＩＣの端子までの信号伝送路１３０の伝搬遅延時間を簡単に然も短時間に測定することができ、その効果は実用に供して頗る大である。
【００３８】
また、他の作用効果として図２に示したように、第２アナログ比較器１２５の入力端子に被試験ＩＣ１１９の入力専用ピンＩＮが接続された場合には、この入力専用ピンＩＮにバッファアンプＢＵＦ−２と終端抵抗器１２７を通じて任意の電圧値を持つ信号を入力することができる。従って、被試験ＩＣ１１９の動作モードの設定等を簡単に行うことができる利点も得られる。
【図面の簡単な説明】
【図１】この発明の要部の構成を説明するための接続図。
【図２】この発明の変形実施例を説明するための接続図。
【図３】ＩＣ試験装置の全体の構成を説明するためのブロック図。
【図４】従来の技術を説明するための接続図。
【符号の説明】
１１１ 主制御器
１１２ パターン発生器
１１３ タイミング発生器
１１４ 波形フォーマッタ
１１５ 論理比較器
１１６ ドライバ
１１７ 第１アナログ比較器
１１８ 不良解析メモリ
１１９ 被試験ＩＣ
１２０ プログラマブルロード
１２１ 論理振幅基準電圧源
１２２ 比較基準電圧源
１２３ デバイス電源
１２４ プログラマブルロードコントローラ
１２５ 第２アナログ比較器
１２７ 終端抵抗器
１２８ セレクタ
ＳＷ スイッチ回路
Ｓ１，Ｓ２ スイッチ
ＩPOG ，ＩNEG 電流源
ＢＵＦ−２ バッファアンプ
Claims (4)
- Ａ．被試験ＩＣの入出力ピンに試験パターン信号を印加するドライバと、
Ｂ．このドライバの出力端子に入力端子が接続され上記被試験ＩＣが出力する応答信号の論理値が所定の電圧値を維持しているか否かを判定する第１アナログ比較器と、
Ｃ．上記被試験ＩＣの入出力ピンに所定の負荷電流を印加する正及び負の電流源と、ダイオードブリッジの一方の相対する端子のそれぞれに上記正及び負の電流源を接続し、上記ダイオードブリッジの他方の相対する端子のそれぞれに上記ドライバの出力端子と任意の電位を印加するバッファアンプの出力端子を接続するスイッチ回路と、制御信号によって出力端子が高インピーダンス状態と低インピーダンス状態とに切替ることができる上記バッファアンプとからなるプログラマブルロードと、
Ｄ．被試験ＩＣの出力専用ピンから出力される応答信号の論理値が所定の電圧値を具備しているか否かを判定する第２アナログ比較器と、
Ｅ．上記バッファアンプの出力端子と上記第２アナログ比較器の入力端子との間に接続した終端抵抗器と、
を具備して構成したことを特徴とするＩＣ試験装置。 - 請求項１記載のＩＣ試験装置において、上記ドライバと第１アナログ比較器の共通接続点に被試験ＩＣの入出力ピンを接続して試験を行う状態では、上記バッファアンプは上記ダイオードブリッジの他方の相対する端子の一方の端子に試験パターン信号のほぼ中間の電位を与えてプログラマブルロードの電圧源として動作し、上記第２アナログ比較器に被試験ＩＣの出力専用ピンを接続して動作させる場合は、上記バッファアンプの出力端子を高インピーダンスの状態に制御して上記第２アナログ比較器を高インピーダンスモードで動作させ、上記バッファアンプの出力端子を低インピーダンスの状態に制御して上記第２アナログ比較器を低インピーダンスモードで動作させ、所定の特性インピーダンスで終端した状態で被試験ＩＣの出力信号を取込む整合モードで動作させる状態に切替る機能を付加した構成を特徴とするＩＣ試験装置。
- 請求項１記載のＩＣ試験装置において、上記第２アナログ比較器の入力端子に被試験ＩＣの入力専用ピンを接続した場合は、上記バッファアンプの出力端子から終端抵抗器を通じて上記入力専用ピンに上記任意の電位の電圧を印加した構成としたことを特徴とするＩＣ試験装置。
- 請求項１記載のＩＣ試験装置において、上記プログラマブルロードを構成するスイッチ回路を導通状態に制御した状態で上記ドライバから伝搬遅延時間測定用の信号を出力させ、この信号を上記スイッチ回路と上記終端抵抗器を通じて上記第２アナログ比較器の入力端子に入力し、上記第２アナログ比較器に入力した入力タイミングと、第２アナログ比較器の入力端子に接続された被試験ＩＣの接続点からの反射波の入力タイミングとを上記第２アナログ比較器で検出し、上記第２アナログ比較器の入力端子と被試験ＩＣとの間に接続した信号伝送路の遅延時間を測定する機能を付加した構成を特徴とするＩＣ試験装置。
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