JPH11202028A - Ｉｃテスタ - Google Patents

Ｉｃテスタ

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JPH11202028A
JPH11202028A JP10005531A JP553198A JPH11202028A JP H11202028 A JPH11202028 A JP H11202028A JP 10005531 A JP10005531 A JP 10005531A JP 553198 A JP553198 A JP 553198A JP H11202028 A JPH11202028 A JP H11202028A
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JP
Japan
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test
test condition
circuit
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storing
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Pending
Application number
JP10005531A
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English (en)
Inventor
Eisaku Yamashita
栄作 山下
Takashi Omura
隆司 大村
Yasuyuki Ochi
泰之 越智
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
Original Assignee
Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
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Publication date
Application filed by Renesas Semiconductor Engineering Corp, Mitsubishi Electric Corp filed Critical Renesas Semiconductor Engineering Corp
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Priority to US09/092,900 priority patent/US6223318B1/en
Publication of JPH11202028A publication Critical patent/JPH11202028A/ja
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns

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  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【課題】 テスト条件の再設定の回数を少なくし、テス
ト時間の短縮が可能なＩＣテスタを提供すること。 【解決手段】 ＩＣテスタは、テストパターンを記憶す
るためのテストパターン記憶回路５と、テスト条件を記
憶するための遅延量記憶テーブル２１と、遅延量記憶テ
ーブル２１を複数の領域に分割し、分割された複数の領
域の中から領域を選択するためのオフセットアドレス発
生回路１５と、遅延量記憶テーブル２１の中のオフセッ
トアドレス発生回路１５によって選択された領域に記憶
されるテスト条件に基づいて基準信号を遅延するための
基準信号遅延回路４と、テストパターン記憶回路５によ
って記憶されたテストパターンおよび基準信号遅延回路
４によって遅延された基準信号に基づいてテスト波形を
生成するためのテスト波形形成回路７とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＩＣ（Integrated
Circuit）の電気的特性を試験するためのＩＣテスタに
関し、特に、複数のテスト条件を設定することが可能な
ＩＣテスタに関する。
【０００２】
【従来の技術】近年、ＩＣの高集積化、多機能化に伴
い、その回路規模および入出力端子数が増大する傾向に
あり、多項目にわたる測定が必要なＩＣの電気的特性の
試験に要する時間も長くなりつつある。従来、ＩＣの試
験にＩＣテスタが広く使用されており、このＩＣテスタ
の性能が試験に要する時間の短縮に大きく影響する。
【０００３】図４は、従来のＩＣテスタの概略構成を示
すブロック図である。ＩＣテスタは、ＩＣテスタの全体
的な制御を行なうためのＣＰＵ（Central Processing U
nit）１、テスト波形を形成する際の基準信号を生成す
るための基準信号発生回路２、被試験ＩＣ１２を試験す
るときに各回路を制御するための制御回路３、基準信号
発生回路２によって生成された基準信号を遅延するため
の基準信号遅延回路４、被試験ＩＣ１２のテストパター
ンを記憶するためのテストパターン記憶回路５、基準信
号遅延回路４による遅延量を記憶して出力するための遅
延量記憶回路６、基準信号遅延回路４とテストパターン
記憶回路５とから出力される信号に基づいてテスト波形
を形成するためのテスト波形形成回路７、テスト波形形
成回路７から出力される信号の電圧を増幅するための電
圧増幅回路８、電圧増幅回路８に電圧を供給するための
電圧供給回路９、入力されるデータを保持して電圧供給
回路９へ出力するためのＤ／Ａ（Digital/Analog）変換
データ記憶回路１０、およびＣＰＵ１が各回路にデータ
を格納等する際に使用する制御信号伝送バス１３を含
む。被試験ＩＣ１２の試験の際には制御回路３はテスト
パターン記憶回路５と遅延量記憶回路６とにアドレス１
４を出力する。
【０００４】図４は、ＩＣテスタの１チャンネル分の概
略構成を示しており、ＩＣテスタは図４に示す回路を複
数有している。被試験ＩＣ１２を試験する際、ＣＰＵ１
は各チャンネルごとにテストパターン記憶回路５、遅延
量記憶回路６およびＤ／Ａ変換データ記憶回路１０にデ
ータを設定する。
【０００５】まず、被試験ＩＣ１２に入力されるテスト
波形を形成するプロセスから説明する。ＣＰＵ１は、内
部にメモリを有しており、被試験ＩＣ１２の試験仕様に
従ったテストプログラムおよびテスト条件等を記憶して
いる。ＣＰＵ１は、テストプログラムを実行することに
より、複数のテスト項目に従ったテスト波形を生成して
被試験ＩＣ１２へ出力している。たとえば、ＣＰＵ１が
テストを実行する場合、予めテストパターン記憶回路５
にテストに必要なすべてのテストパターンを記憶してお
く。ＣＰＵ１が最初のテスト項目を実行する際に、各テ
スト波形の変化時間に対応する遅延量を遅延量記憶回路
６に記憶させ、その出力波形の電圧値をＤ／Ａ変換デー
タ記憶回路１０に記憶させて、試験を開始する。このテ
スト項目の試験終了後、ＣＰＵ１は次のテスト項目を実
行するために遅延量記憶回路６およびＤ／Ａ変換データ
記憶回路１０にデータを記憶させるのが一般的である。
【０００６】基準信号発生回路には、被試験ＩＣ１２の
試験時における基準信号を発生する回路であり、基準信
号の周期はテスト波形形成回路７によって形成されるテ
スト波形の周期に相当する。
【０００７】テストパターン記憶回路５は、ＣＰＵ１に
よって格納されたテスト項目のテストパターンを保持し
ており、被試験ＩＣ１２の試験時には制御回路３から入
力されるアドレス信号１４の変化に同期して順次テスト
パターンをテスト波形形成回路７に出力する。
【０００８】遅延量記憶回路６は、ＣＰＵ１によって格
納された遅延量を保持しており、被試験ＩＣの試験時に
は制御回路３から出力されるアドレス信号１４の変化に
同期して基準信遅延回路４へ遅延量を出力する。この遅
延量記憶回路６の詳細な説明は後述する。また、基準信
号遅延回路４は、遅延量記憶回路６から出力される遅延
量に基づいて基準信号発生回路２から出力される基準信
号をプログラマブルに遅延させ、テスト波形形成回路７
へ出力する。
【０００９】テスト波形形成回路７は、基準信号遅延回
路４から出力される遅延基準信号に同期して、テストパ
ターン記憶回路５から出力されるテストパターンを保持
し、電圧増幅回路８へ出力する。
【００１０】Ｄ／Ａ変換データ記憶回路１０は、ＣＰＵ
１によって格納されたデジタルデータを保持して電圧供
給回路９へ出力する。電圧供給回路９は、このデジタル
データをアナログ電圧値に変換して電圧増幅回路８へ出
力する。電圧増幅回路８は、電圧供給回路９から出力さ
れるアナログ電圧値に基づいて、テスト波形形成回路７
から出力されるテスト波形を電圧増幅して被試験ＩＣ１
２へ出力する。
【００１１】ＩＣテスタが、１つのテスト項目を実行す
る際、まずＣＰＵ１が制御信号を伝送バス１３を介し
て、テストパターン記憶回路５、遅延量記憶回路６、お
よびＤ／Ａ変換データ記憶回路１０にデータを記憶させ
る。そして、ＣＰＵ１は、制御回路３に被試験ＩＣ１２
の試験の開始の指示を出す。制御回路３は、ＣＰＵ１か
ら試験開始の指示を受けると、基準信号発生回路２から
出力される基準信号に同期してテストパターン記憶回路
５および遅延量記憶回路６に出力するアドレス信号１４
をインクリメントする。テストパターン記憶回路５およ
び遅延量記憶回路６は、それぞれアドレス信号１４に対
応するテストパターンおよび遅延量を順次出力する。テ
スト波形形成回路７は、基準信号遅延回路４から出力さ
れる遅延基準信号とテストパターン記憶回路５から出力
されるテストパターンとに基づいてテスト波形を形成し
て電圧増幅回路８へ出力する。
【００１２】以上の処理を、テスト項目ごとに順次繰返
すことにより、被試験ＩＣ１２の試験が行なわれる。な
お、Ｄ／Ａ変換データ記憶回路１０は、試験前にＣＰＵ
１によって設定されるデータを試験終了まで出力し続け
るのが一般的である。
【００１３】図５は、図４の遅延量記憶回路６の概略構
成を示すブロック図である。遅延量記憶回路６は、遅延
量を選択する際に使用されるポインタが記憶されるポイ
ンタ記憶回路２０、基準信号遅延回路４へ出力する遅延
量を記憶するための遅延量記憶テーブル２１および３ス
テートバッファ２２，２３を含む。
【００１４】本明細書においては、遅延量記憶回路６ま
たはＤ／Ａ変換データ記憶回路１０などのように比較的
データの更新頻度が高い回路の中で、遅延量記憶回路６
を一例に挙げて説明することにする。
【００１５】遅延量記憶テーブル２１は、基準信号遅延
回路４によって使用される複数の遅延量データがＣＰＵ
１によって格納される。ポインタ記憶回路２０は、遅延
量記憶テーブル２１に格納される遅延量のポインタがＣ
ＰＵ１によって格納される。ポインタ記憶回路２０は、
テストパターン記憶回路５に格納されるテストパターン
数と同じ数のデータが格納できる容量を有しており、制
御回路３から出力されるアドレス信号１４に対応するデ
ータをポインタとして遅延量記憶テーブル２１へ出力す
る。
【００１６】ＣＰＵ１は、ポインタ記憶回路２０にデー
タを格納する際、３ステートバッファ２２の出力をハイ
インピーダンスにし、３ステートバッファ２３をオンに
してポインタ記憶回路２０にＣＰＵ１からのデータを与
える。ＣＰＵ１は、制御回路３を介してポインタ記憶回
路２０のアドレスを順次切換えながらポインタ記憶回路
２０にデータを格納する。
【００１７】また、ＣＰＵ１は、遅延量記憶テーブル２
１にデータを格納する際、３ステートバッファ２３をハ
イインピーダンスにし、３ステートバッファ２２をオン
にして制御回路３からのアドレスを遅延量記憶テーブル
２１に与える。ＣＰＵ１は、制御回路３を介して遅延量
記憶テーブル２１にアドレスを入力して順次データを格
納する。
【００１８】被試験ＩＣ１２の試験時には、制御回路３
から出力されるアドレス信号１４に対応するポインタを
ポインタ記憶回路２０が出力し、そのポインタによって
選択された遅延量を遅延量記憶テーブル２１が基準信号
遅延回路４へ出力する。なお、遅延量記憶テーブル２１
は、被試験ＩＣの種類により遅延量の設定数が異なるた
め、図５に示すように、たとえば４つの遅延量データが
必要なＩＣ１やＮ個の遅延量データを必要とするＩＣ２
に対応できるようになっている。
【００１９】図６は、従来のＩＣテスタにおける波形の
形成手順を示す図である。図６（ａ）に示す遅延量記憶
回路６から出力された遅延量に基づいて、基準信号遅延
回路４が図６（ｂ）に示す基準信号を図６（ｃ）に示す
ように遅延する。テスト波形形成回路７は、テストパタ
ーン記憶回路５から出力されるテストパターンを基準遅
延信号で保持し、図６（ｄ）に示すテスト波形として出
力する。
【００２０】
【発明が解決しようとする課題】上述したように、ＩＣ
テスタは、被試験ＩＣのさまざまな電気的特性を試験す
るために、さまざまなテスト条件を有するテスト項目の
実行が必要であり、これらのテスト条件はテスト項目ご
とに再設定される。しかし、複雑な機能を有するＩＣに
おいては、テスト条件の再設定に要する時間も多大にな
る。すなわち、実際のＩＣテスタは、図４に示す１チャ
ンネル分の回路を多数有しており、それぞれの回路にテ
スト条件を再設定する必要があるため、再設定のための
データ量が多大になる。このように、テスト条件の再設
定に要する時間が、ＩＣの試験時間の大きな部分を占め
るという問題点があった。
【００２１】本発明は、上記問題点を解決するためにな
されたものであり、請求項１〜６に記載の発明の目的
は、テスト時間を短縮することが可能なＩＣテスタを提
供することである。
【００２２】
【課題を解決するための手段】請求項１に記載のＩＣテ
スタは、テストパターンを記憶するためのテストパター
ン記憶手段と、テスト条件を記憶するためのテスト条件
記憶手段と、テスト条件記憶手段を複数の領域に分割
し、分割された複数の領域の中から領域を選択するため
の選択手段と、テスト条件記憶手段の中の選択手段によ
って選択された領域に記憶されるテスト条件に基づいて
基準信号およびテストパターン記憶手段によって記憶さ
れたテストパターンから被試験ＩＣに入力される波形を
生成するための生成手段とを含む。
【００２３】選択手段は、テスト条件記憶手段を複数の
領域に分割し、分割された複数の領域の中から領域を選
択するので、テスト条件記憶手段に複数種類のテスト条
件を格納することができる。したがって、テスト条件記
憶手段にテスト条件を再設定する必要がなくなるので、
テストに要する時間が大幅に短縮される。
【００２４】請求項２に記載のＩＣテスタは、テストパ
ターンを記憶するためのテストパターン記憶手段と、テ
スト条件を記憶するためのテスト条件記憶手段と、テス
ト条件記憶手段を複数の領域に分割し、分割された複数
の領域の中から領域を選択するための選択手段と、テス
ト条件記憶手段の中の選択手段によって選択された領域
に記憶されるテスト条件に基づいて基準信号を遅延する
ための遅延手段と、テストパターン記憶手段によって記
憶されたテストパターンおよび遅延手段によって遅延さ
れた基準信号に基づいてテスト波形を生成するためのテ
スト波形生成手段とを含む。
【００２５】選択手段は、テスト条件記憶手段を複数の
領域に分割し、分割された複数の領域の中から領域を選
択するので、テスト条件記憶手段に複数種類のテスト条
件を格納することができる。したがって、テスト条件を
再設定する時間が大幅に短縮される。
【００２６】請求項３に記載のＩＣテスタは、請求項１
または２記載のＩＣテスタであって、選択手段はテスト
条件記憶手段へのオフセットアドレスを出力することに
より、テスト条件記憶手段を複数の領域に分割し、分割
された複数の領域の中から領域を選択する。
【００２７】選択手段は、テスト条件記憶手段へのオフ
セットアドレスを出力するので、テスト条件記憶手段の
分割と選択とが容易に行なえるようになる。
【００２８】請求項４に記載のＩＣテスタは、請求項１
〜３のいずれかに記載のＩＣテスタであって、ＩＣテス
タはさらにテスト条件の使用頻度を算出するための使用
頻度算出手段と、使用頻度算出手段によって算出された
使用頻度に基づいて選択手段によって分割されたテスト
条件記憶手段の複数の領域へのテスト条件の格納を制御
するための制御手段とを含む。
【００２９】制御手段は、使用頻度に基づいてテスト条
件の格納を制御するので、テスト条件の格納を効率よく
行なうことが可能となる。
【００３０】請求項５に記載のＩＣテスタは、請求項４
記載のＩＣテスタであって、制御手段は、新たなテスト
条件を選択手段によって分割されたテスト条件記憶手段
の領域に格納する際、選択手段によって分割されたテス
ト条件記憶手段の領域に格納されるテスト条件の中で使
用頻度算出手段によって算出された使用頻度が最も低い
テスト条件が格納される領域に新たなテスト条件を格納
する。
【００３１】制御手段は、最も使用頻度が低いテスト条
件が格納される領域に新たなテスト条件を格納するの
で、テスト条件を更新する回数が減少し、テスト条件の
格納を効率よく行なうことが可能となる。
【００３２】請求項６に記載のＩＣテスタは、請求項４
または５記載のＩＣテスタであって、使用頻度算出手段
はテスト項目ごとに設定されるテスト条件を参照し、同
一テスト条件を検出することによって使用頻度を算出す
る。
【００３３】使用頻度算出手段は、同一テスト条件を計
数することにより使用頻度を算出し、制御手段がこの使
用頻度に基づいてテスト条件の格納を制御するので、テ
ストプログラムによってテスト項目の順序やテスト条件
の再設定手順を意識する必要がなくなり、テスト条件記
憶手段へのテスト条件の格納が効率よく行なえるように
なる。
【００３４】
【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１におけるＩＣテスタの主要部分の概略構
成を示すブロック図である。図４および図５に示す従来
のＩＣテスタの構成と異なる点は、ＣＰＵ１によって制
御され、遅延量記憶テーブル２１へのオフセットアドレ
ス（上位アドレス）を生成するためのオフセットアドレ
ス発生回路１５が付加された点である。したがって、重
複する構成および機能についての詳細な説明は繰返さな
い。なお、図１に記載されていないＣＰＵ１、電圧増幅
回路８、電圧供給回路９およびＤ／Ａ変換データ記憶回
路１０は、図４に示す接続と同様の接続がなされている
ものとする。
【００３５】オフセットアドレス発生回路１５は、ＣＰ
Ｕ１の制御により、遅延量記憶テーブル２１の上位アド
レスを出力する。たとえば、遅延量記憶テーブル２１に
遅延量が１６個格納できるとすると、オフセットアドレ
ス発生回路１５は、遅延量記憶テーブル２１を４分割す
るために、遅延量記憶テーブル２１の上位２ビットのア
ドレスを出力する。また、ポインタ記憶回路２０は、遅
延量記憶テーブル２１の下位アドレス２ビットの情報を
記憶している。
【００３６】被試験ＩＣ１２の各テスト項目のテスト条
件数が４種類であるとすると、遅延量記憶テーブル２１
には予め４テスト項目分のテスト条件を記憶することが
できることになる。したがって、ＣＰＵ１が、テスト項
目ごとにオフセットアドレス発生回路１５を制御して遅
延量記憶テーブル２１のオフセットアドレスを切換える
ことにより、テスト条件の再設定を行なうことなしに４
項目分の試験を連続して行なえることになる。なお、本
実施の形態においては、遅延量記憶テーブル２１に１６
種類の遅延量を設定できるようにしているが、遅延量記
憶テーブル２１の記憶容量を増やし、オフセットアドレ
ス発生回路１５から出力されるオフセットアドレスの本
数を増やすことにより、さらに効率のよい試験を行なう
ことができる。
【００３７】以上説明したように、本実施の形態におけ
るＩＣテスタにおいては、テスト条件の再設定回数を少
なくすることができるので、被試験ＩＣの試験に要する
時間を短縮することが可能となった。
【００３８】［実施の形態２］図２は、本発明の実施の
形態２におけるＩＣテスタが実行するテストプログラム
と、テスト条件の使用頻度との関係を模式的に示す図で
ある。ＣＰＵ１内のメモリに保持しているテストプログ
ラムは、図２（ａ）に示すように、テスト項目１〜テス
ト項目Ｎを順次実行することにより、被試験ＩＣ１２の
試験を行なう。各テスト項目には、それぞれテスト条件
が定められている。したがって、テスト項目１〜テスト
項目Ｎに定められたテスト条件をそれぞれ比較し、一致
するテスト条件を計数することにより使用頻度を求める
ことができる。図２（ｂ）は、テスト条件番号、テスト
項目番号および使用頻度の一例を示す図である。図２
（ａ）に示すように、テスト項目３とテスト項目５と
は、それぞれテスト条件３を使用しているため、図２
（ｂ）のテスト条件番号“３”のテスト項目番号には、
“３”および“５”等が格納されており、そのときの使
用頻度が“２３”であることを示している。
【００３９】図３は、実施の形態２におけるＩＣテスタ
の概略構成を示すブロック図である。本実施の形態にお
けるＩＣテスタは、図１に示す実施の形態１におけるＩ
Ｃテスタと比較して、ＣＰＵ１がテスト条件の使用頻度
に基づいて遅延量記憶テーブル２１へ格納するテスト条
件を決定する点のみが異なる。したがって、重複する構
成および機能についての詳細な説明は繰返さない。
【００４０】実施の形態１におけるＩＣテスタにおいて
は、被試験ＩＣ１２のテスト条件の種類が、遅延量記憶
テーブル２１の記憶容量よりも多い場合、ＣＰＵ１はテ
ストプログラムの実行の途中で遅延量記憶テーブル２１
にテスト条件の再設定を行なって試験を続行しなければ
ならない。すなわち、先に設定したテスト条件が再び必
要となったときに、遅延量記憶テーブル２１に残ってい
れば、テスト条件の再設定は不要となる。しかし、テス
ト条件の再設定時に、既に同じテスト条件を削除してい
た場合には、同じテスト条件を再設定しなければならな
い。このため、テストプログラムが複雑となり、遅延量
記憶テーブル２１に複数のテスト条件を記憶できるにも
かかわらず、テストプログラムの開発が困難になるとい
う問題がある。
【００４１】まず、本実施の形態におけるＩＣテスタは
テストプログラムの実行に先立って、ＣＰＵ１が最も使
用頻度の高いテスト条件から順に遅延量記憶テーブル２
１にテスト条件を格納する。そして、ＣＰＵ１がテスト
プログラムを実行することによりテスト項目１〜テスト
項目Ｎを順次実行する際、遅延量記憶テーブル２１に格
納されていないテスト条件が出現したときに、そのテス
ト条件を遅延量記憶テーブル２１に格納されているテス
ト条件の中で最も使用頻度の低いテスト条件が格納され
ている領域に格納する。たとえば、図３に示すように、
遅延量記憶テーブル２１に“５”，“３”，“Ｍ”およ
び“２”が格納されている場合に、テスト項目１を実行
しようとしても、テスト条件１が格納されていないの
で、最も使用頻度が低いテスト項目２が格納される領域
にテスト条件１を設定してテスト項目１を実行する。同
様に、ＣＰＵ１がテスト項目２を実行する場合、遅延量
記憶テーブル２１に格納されるテスト条件の中でテスト
条件１が格納される領域にテスト条件２を設定する。こ
の処理を順次繰返すことにより、使用頻度の高いテスト
条件が常に遅延量記憶テーブル２１に格納されているこ
とになる。
【００４２】以上説明したように、テスト条件の使用頻
度を算出し、この使用頻度に基づいて遅延量記憶テーブ
ル２１にテスト条件を格納するので、テストプログラム
を作成する際、テスト項目の順序やテスト条件の再設定
の手順を意識しなくてもよくなり、さらに検査時間の短
縮が可能となった。
【００４３】
【発明の効果】請求項１または２におけるＩＣテスタに
よれば、選択手段がテスト条件記憶手段を複数の領域に
分割し、分割された複数の領域の中から領域を選択する
ようにしたので、テスト条件記憶手段に複数のテスト条
件を記憶させることが可能となり、テスト条件の再設定
の回数を少なくすることができ、テスト時間を短縮する
ことが可能となった。
【００４４】請求項３におけるＩＣテスタによれば、選
択手段が、テスト条件記憶手段へのオフセットアドレス
を出力するようにしたので、テスト条件記憶手段に容易
に複数のテスト条件を記憶させることができる。したが
って、テスト条件の再設定の回数を少なくすることがで
き、試験時間を短縮することが可能となった。
【００４５】請求項４におけるＩＣテスタによれば、制
御手段が使用頻度に基づいてテスト条件の格納を制御す
るようにしたので、使用頻度の高いテスト条件がテスト
条件記憶手段に残るようになり、テスト効率を高くする
ことが可能となった。
【００４６】請求項５におけるＩＣテスタによれば、制
御手段が新たなテスト条件をテスト条件記憶手段に格納
する際、最も使用頻度が低いテスト条件が格納される領
域に新たなテスト条件を格納するようにしたので、使用
頻度の高いテスト条件がテスト条件記憶手段に残るよう
になり、テスト効率を高くすることが可能となった。
【００４７】請求項６におけるＩＣテスタによれば、使
用頻度算出手段が同一テスト条件を計数することにより
使用頻度を算出し、制御手段がこの使用頻度に基づいて
テスト条件の格納を制御するようにしたので、テスト項
目の順序やテスト条件の再設定手順を意識せずにテスト
プログラムを作成することが可能となった。
【図面の簡単な説明】
【図１】 本発明の実施の形態１におけるＩＣテスタの
概略構成を示すブロック図である。
【図２】 テストプログラムによって実行されるテスト
項目とテスト条件の使用頻度との関係を示す図である。
【図３】 本発明の実施の形態２におけるＩＣテスタの
概略構成を示すブロック図である。
【図４】 従来のＩＣテスタの概略構成を示すブロック
図である。
【図５】 従来のＩＣテスタの遅延量記憶回路６の概略
構成を示すブロック図である。
【図６】 従来のＩＣテスタにおけるテスト波形の形成
手順を示す図である。
【符号の説明】
１ ＣＰＵ、２ 基準信号発生回路、３ 制御回路、４
基準信号遅延回路、５ テストパターン記憶回路、６
遅延量記憶回路、７ テスト波形形成回路、８ 電圧
増幅回路、９ 電圧供給回路、１０ Ｄ／Ａ変換データ
記憶回路、１２被試験ＩＣ、１５ オフセットアドレス
発生回路、２０ ポインタ記憶回路、２１ 遅延量記憶
テーブル、２２，２３ ３ステートバッファ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大村 隆司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 越智 泰之 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 テストパターンを記憶するためのテスト
    パターン記憶手段と、 テスト条件を記憶するためのテスト条件記憶手段と、 前記テスト条件記憶手段を複数の領域に分割し、該分割
    された複数の領域の中から領域を選択するための選択手
    段と、 前記テスト条件記憶手段の中の前記選択手段によって選
    択された領域に記憶されるテスト条件に基づいて基準信
    号および前記テストパターン記憶手段によって記憶され
    たテストパターンから被試験ＩＣに入力される波形を生
    成するための生成手段とを含むＩＣテスタ。
  2. 【請求項２】 テストパターンを記憶するためのテスト
    パターン記憶手段と、 テスト条件を記憶するためのテスト条件記憶手段と、 前記テスト条件記憶手段を複数の領域に分割し、該分割
    された複数の領域の中から領域を選択するための選択手
    段と、 前記テスト条件記憶手段の中の前記選択手段によって選
    択された領域に記憶されるテスト条件に基づいて基準信
    号を遅延するための遅延手段と、 前記テストパターン記憶手段によって記憶されたテスト
    パターンおよび前記遅延手段によって遅延された基準信
    号に基づいてテスト波形を生成するためのテスト波形生
    成手段とを含むＩＣテスタ。
  3. 【請求項３】 前記選択手段は、前記テスト条件記憶手
    段へのオフセットアドレスを出力することにより、前記
    テスト条件記憶手段を複数の領域に分割し、該分割され
    た複数の領域の中から領域を選択する、請求項１または
    ２記載のＩＣテスタ。
  4. 【請求項４】 前記ＩＣテスタはさらに、テスト条件の
    使用頻度を算出するための使用頻度算出手段と、 前記使用頻度算出手段によって算出された使用頻度に基
    づいて前記選択手段によって分割された前記テスト条件
    記憶手段の複数の領域へのテスト条件の格納を制御する
    ための制御手段とを含む、請求項１〜３のいずれかに記
    載のＩＣテスタ。
  5. 【請求項５】 前記制御手段は、新たなテスト条件を前
    記選択手段によって分割された前記テスト条件記憶手段
    の領域に格納する際、前記選択手段によって分割された
    前記テスト条件記憶手段の領域に格納されるテスト条件
    の中で前記使用頻度算出手段によって算出された使用頻
    度が最も低いテスト条件が格納される領域に前記新たな
    テスト条件を格納する、請求項４記載のＩＣテスタ。
  6. 【請求項６】 前記使用頻度算出手段は、テスト項目ご
    とに設定されるテスト条件を参照し、同一テスト条件を
    検出することによって使用頻度を算出する、請求項４ま
    たは５記載のＩＣテスタ。
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