JPH0894716A - データログ回路 - Google Patents
データログ回路Info
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- JPH0894716A JPH0894716A JP6254851A JP25485194A JPH0894716A JP H0894716 A JPH0894716 A JP H0894716A JP 6254851 A JP6254851 A JP 6254851A JP 25485194 A JP25485194 A JP 25485194A JP H0894716 A JPH0894716 A JP H0894716A
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Abstract
(57)【要約】
【目的】 全波形データをサンプリングの順番にメモリ
に格納し、テスタＣＰＵに対するデータの転送の回数を
１／ｎにするデータログ回路を提供する。 【構成】 Ａ／Ｄ変換器２はＤＵＴ１の出力をＡ／Ｄ変
換し、ストローブ発生回路４の出力でＦＦ３にラッチ
し、レジスタ９はオフセットアドレスを格納し、セレク
タ１２はレジスタ９の出力を第１の入力とし、ＦＦ１０
はセレクタ１２の出力をシステムクロックＴ０でラッチ
し、加算器１１はＦＦ１０の出力とアドレスの増加分の
ステップ値を格納したレジスタ８の出力を入力して加算
し、出力をセレクタ１２の第２の入力とし、制御回路１
３はセレクタ１２に対し、初期状態はレジスタ９の出力
を選択し、システムクロックＴ０が２つ目以後は加算器
１１の出力を選択するセレクト信号を出力し、メモリ６
はＦＦ３の出力をデータ入力とし、セレクタ１２の出力
をアドレス入力とし、システムクロックＴ０に同期して
波形データを格納する。
に格納し、テスタＣＰＵに対するデータの転送の回数を
１／ｎにするデータログ回路を提供する。 【構成】 Ａ／Ｄ変換器２はＤＵＴ１の出力をＡ／Ｄ変
換し、ストローブ発生回路４の出力でＦＦ３にラッチ
し、レジスタ９はオフセットアドレスを格納し、セレク
タ１２はレジスタ９の出力を第１の入力とし、ＦＦ１０
はセレクタ１２の出力をシステムクロックＴ０でラッチ
し、加算器１１はＦＦ１０の出力とアドレスの増加分の
ステップ値を格納したレジスタ８の出力を入力して加算
し、出力をセレクタ１２の第２の入力とし、制御回路１
３はセレクタ１２に対し、初期状態はレジスタ９の出力
を選択し、システムクロックＴ０が２つ目以後は加算器
１１の出力を選択するセレクト信号を出力し、メモリ６
はＦＦ３の出力をデータ入力とし、セレクタ１２の出力
をアドレス入力とし、システムクロックＴ０に同期して
波形データを格納する。
Description
【０００１】
【産業上の利用分野】この発明は、ストローブの周期Ｔ
の１／ｎの周期でサンプリングしたＤＵＴの出力波形を
サンプリングの順番にメモリに保持するデータログ回路
についてのものである。
の１／ｎの周期でサンプリングしたＤＵＴの出力波形を
サンプリングの順番にメモリに保持するデータログ回路
についてのものである。
【０００２】
【従来の技術】ＩＣテスタにおいて、ＤＵＴの出力波形
をデータログ回路に取り込むには、一般に、ＤＵＴの出
力波形をテスト周期でサンプリングし、サンプリングク
ロックであるストローブの位相を順次遅延させ、繰り返
しテストを実行することにより実現している。例えば、
ＤＵＴ出力波形を取り込むサンプリング周期を１ｎｓと
したいときに、ストローブの周期が１０ｎｓとするとス
トローブの位相を１ｎｓづつ遅延させて１０回のテスト
を行う必要がある。
をデータログ回路に取り込むには、一般に、ＤＵＴの出
力波形をテスト周期でサンプリングし、サンプリングク
ロックであるストローブの位相を順次遅延させ、繰り返
しテストを実行することにより実現している。例えば、
ＤＵＴ出力波形を取り込むサンプリング周期を１ｎｓと
したいときに、ストローブの周期が１０ｎｓとするとス
トローブの位相を１ｎｓづつ遅延させて１０回のテスト
を行う必要がある。
【０００３】つぎに、従来技術によるＩＣテスタのデー
タログ回路の構成を図８に示す。図８の１はＤＵＴ、２
はＡ／Ｄ変換器、３はフリップフロップ（以下、ＦＦと
いう。）、４は任意の位相でサンプリングクロックを発
生するストローブ発生回路、５はプログラマブルカウン
タ、６はメモリ、７は遅延線である。
タログ回路の構成を図８に示す。図８の１はＤＵＴ、２
はＡ／Ｄ変換器、３はフリップフロップ（以下、ＦＦと
いう。）、４は任意の位相でサンプリングクロックを発
生するストローブ発生回路、５はプログラマブルカウン
タ、６はメモリ、７は遅延線である。
【０００４】図８で、まずＤＵＴ１からの出力波形はＡ
／Ｄ変換器２でＡ／Ｄ変換され、データをストローブ発
生回路４からのサンプリングクロックによりＦＦ３にラ
ッチする。また、入力端子１００にはシステムクロック
Ｔ０が入力し、プログラマブルカウンタ５を動作させ、
出力をメモリ６のアドレス端子６ｂに入力するととも
に、遅延線７で遅延されたシステムクロックＴ０をメモ
リ６のライト端子６ｃに入力することにより、波形デー
タであるＦＦ３の出力がメモリ６の入力データ端子６ａ
として書き込まれる。
／Ｄ変換器２でＡ／Ｄ変換され、データをストローブ発
生回路４からのサンプリングクロックによりＦＦ３にラ
ッチする。また、入力端子１００にはシステムクロック
Ｔ０が入力し、プログラマブルカウンタ５を動作させ、
出力をメモリ６のアドレス端子６ｂに入力するととも
に、遅延線７で遅延されたシステムクロックＴ０をメモ
リ６のライト端子６ｃに入力することにより、波形デー
タであるＦＦ３の出力がメモリ６の入力データ端子６ａ
として書き込まれる。
【０００５】つぎに、ＤＵＴ出力波形とｎ回のテストで
のサンプリングクロックとしてのストローブ波形の例を
図３に示す。図３のアは図８のＤＵＴ１の出力波形であ
り、イは周期Ｔのストローブの波形図、ウは図３イの波
形をＴ／ｎ遅延した波形図、エは図３イの波形をＴ×
（ｎ−１）／ｎ遅延した波形図である。
のサンプリングクロックとしてのストローブ波形の例を
図３に示す。図３のアは図８のＤＵＴ１の出力波形であ
り、イは周期Ｔのストローブの波形図、ウは図３イの波
形をＴ／ｎ遅延した波形図、エは図３イの波形をＴ×
（ｎ−１）／ｎ遅延した波形図である。
【０００６】図３イのストローブにより図３アのａ0 ・
ｂ0 ・ｃ0 がサンプリングされ、図３ウのストローブに
より、図３アのａ1 ・ｂ1 がサンプリングされ、図３エ
のストローブにより、図３アのａn-1 ・ｂn-1 がサンプ
リングされている。このように、ストローブを遅延させ
てテストを繰り返すことにより、ＤＵＴの出力波形をメ
モリに取り込む。
ｂ0 ・ｃ0 がサンプリングされ、図３ウのストローブに
より、図３アのａ1 ・ｂ1 がサンプリングされ、図３エ
のストローブにより、図３アのａn-1 ・ｂn-1 がサンプ
リングされている。このように、ストローブを遅延させ
てテストを繰り返すことにより、ＤＵＴの出力波形をメ
モリに取り込む。
【０００７】つぎに、テストごとの図８の動作を図９に
示す。図９Ａは１回目のテストであり、アに示すよう
に、図８のカウンタ５は「０、１、２…」とカウント
し、メモリ６のアドレス端子６ｂに入力する。イはＤＵ
Ｔ１の出力波形のデータであり、図３イの１回目のスト
ローブによりサンプリングされたデータ「ａ0 、ｂ0 、
ｃ0 …」である。ウはイのデータをアに同期してメモリ
６に格納したものである。１回目のテスト終了時に、ウ
に示すメモリの内容は、データ処理のため、図示を省略
したテスタＣＰＵにデータ転送される。
示す。図９Ａは１回目のテストであり、アに示すよう
に、図８のカウンタ５は「０、１、２…」とカウント
し、メモリ６のアドレス端子６ｂに入力する。イはＤＵ
Ｔ１の出力波形のデータであり、図３イの１回目のスト
ローブによりサンプリングされたデータ「ａ0 、ｂ0 、
ｃ0 …」である。ウはイのデータをアに同期してメモリ
６に格納したものである。１回目のテスト終了時に、ウ
に示すメモリの内容は、データ処理のため、図示を省略
したテスタＣＰＵにデータ転送される。
【０００８】図９Ｂは２回目のテストであり、アに示す
ように、図８のカウンタ５は一回目のテストと同様
「０、１、２…」とカウントし、メモリ６のアドレス端
子６ｂに入力する。イはＤＵＴ１の出力波形のデータで
あり、メモリ６のデータ端子に入力する波形データは図
３イの１回目のストローブからストローブの周期Ｔの１
／ｎだけ遅延した位相でサンプリングされたデータ「ａ
1 、ｂ1 …」である。ウはイのデータをアに同期してメ
モリ６に格納した状態を示している。
ように、図８のカウンタ５は一回目のテストと同様
「０、１、２…」とカウントし、メモリ６のアドレス端
子６ｂに入力する。イはＤＵＴ１の出力波形のデータで
あり、メモリ６のデータ端子に入力する波形データは図
３イの１回目のストローブからストローブの周期Ｔの１
／ｎだけ遅延した位相でサンプリングされたデータ「ａ
1 、ｂ1 …」である。ウはイのデータをアに同期してメ
モリ６に格納した状態を示している。
【０００９】この時点でメモリ６は上書きされ、１回目
の波形データは残っていない。ウのメモリの内容は、２
回目のテスト終了時に図示を省略したテスタＣＰＵにデ
ータ転送される。
の波形データは残っていない。ウのメモリの内容は、２
回目のテスト終了時に図示を省略したテスタＣＰＵにデ
ータ転送される。
【００１０】この手順をｎ回繰り返すことにより、ＤＵ
Ｔ出力波形のサンプリングによる波形データの取り込み
は終了する。図９Ｃはｎ回目のテストを示したものであ
り、最終的にメモリに格納されているのは、ウに示すよ
うに、ｎ回目のテスト終了時点のデータ「ａn-1 、ｂ
n-1 …」となる。
Ｔ出力波形のサンプリングによる波形データの取り込み
は終了する。図９Ｃはｎ回目のテストを示したものであ
り、最終的にメモリに格納されているのは、ウに示すよ
うに、ｎ回目のテスト終了時点のデータ「ａn-1 、ｂ
n-1 …」となる。
【００１１】
【発明が解決しようとする課題】図８のような構成で
は、ｎ回のテストが必要なサンプリングによる波形デー
タの取り込みの場合、データ転送は１回のテストが終了
する度に合計ｎ回実行されるが、メモリには１回目のテ
ストからｎ−１回目までの波形データは上書きされ、ｎ
回目のテストの波形データしか残らなかった。この発明
は、１回目からｎ回目までの全波形データをサンプリン
グの順番にメモリに格納し、テスタＣＰＵに対するデー
タの転送の回数を１／ｎにするデータログ回路の提供を
目的とする。
は、ｎ回のテストが必要なサンプリングによる波形デー
タの取り込みの場合、データ転送は１回のテストが終了
する度に合計ｎ回実行されるが、メモリには１回目のテ
ストからｎ−１回目までの波形データは上書きされ、ｎ
回目のテストの波形データしか残らなかった。この発明
は、１回目からｎ回目までの全波形データをサンプリン
グの順番にメモリに格納し、テスタＣＰＵに対するデー
タの転送の回数を１／ｎにするデータログ回路の提供を
目的とする。
【００１２】
【課題を解決するための手段】この目的を達成するため
に、この発明は、ＤＵＴ１の出力を入力とし、Ａ／Ｄ変
換するＡ／Ｄ変換器２と、Ａ／Ｄ変換器２の出力を入力
とし、ストローブ発生回路４の出力でラッチするＦＦ３
と、発生するアドレスをオフセットするオフセットアド
レスを格納するレジスタ９と、アドレスの増加分のアド
レスカウントステップ値を格納するレジスタ８と、レジ
スタ９の出力を第１の入力とするセレクタ１２と、セレ
クタ１２の出力を入力とし、システムクロックＴ０でラ
ッチするＦＦ１０と、ＦＦ１０の出力を第１の入力と
し、レジスタ８の出力を第２の入力として加算し、出力
をセレクタ１２の第２の入力とする加算器１１と、セレ
クタ１２に対し、初期状態はレジスタ９の出力を選択
し、システムクロックＴ０が２つ目以後は加算器１１の
出力を選択するセレクト信号を出力する制御回路１３
と、ＦＦ３の出力をデータ入力とし、セレクタ１２の出
力をアドレス入力とし、システムクロックＴ０に同期し
て波形データを格納するメモリ６を備える。
に、この発明は、ＤＵＴ１の出力を入力とし、Ａ／Ｄ変
換するＡ／Ｄ変換器２と、Ａ／Ｄ変換器２の出力を入力
とし、ストローブ発生回路４の出力でラッチするＦＦ３
と、発生するアドレスをオフセットするオフセットアド
レスを格納するレジスタ９と、アドレスの増加分のアド
レスカウントステップ値を格納するレジスタ８と、レジ
スタ９の出力を第１の入力とするセレクタ１２と、セレ
クタ１２の出力を入力とし、システムクロックＴ０でラ
ッチするＦＦ１０と、ＦＦ１０の出力を第１の入力と
し、レジスタ８の出力を第２の入力として加算し、出力
をセレクタ１２の第２の入力とする加算器１１と、セレ
クタ１２に対し、初期状態はレジスタ９の出力を選択
し、システムクロックＴ０が２つ目以後は加算器１１の
出力を選択するセレクト信号を出力する制御回路１３
と、ＦＦ３の出力をデータ入力とし、セレクタ１２の出
力をアドレス入力とし、システムクロックＴ０に同期し
て波形データを格納するメモリ６を備える。
【００１３】また、ＤＵＴ１の出力を入力とし、Ａ／Ｄ
変換するＡ／Ｄ変換器２と、Ａ／Ｄ変換器２の出力を入
力とし、ストローブ発生回路４の出力でラッチする第１
のＦＦ３と、アドレスの増加分のアドレスカウントステ
ップ値を格納するレジスタ８と、オフセットアドレスが
設定され、プリロードするＦＦ１４と、ＦＦ１４の出力
を第１の入力とし、レジスタ８の出力を第２の入力とし
て加算し、出力をＦＦ１４に入力する加算器１１と、Ｆ
Ｆ１４に入力した加算器１１の出力をラッチするクロッ
ク制御回路１５と、ＦＦ３の出力をデータ入力とし、Ｆ
Ｆ１４の出力をアドレス入力とし、システムクロックＴ
０に同期してデータを書き込むメモリ６を備える。スト
ローブ発生回路４は、任意の位相でサンプリングクロッ
クを発生する。
変換するＡ／Ｄ変換器２と、Ａ／Ｄ変換器２の出力を入
力とし、ストローブ発生回路４の出力でラッチする第１
のＦＦ３と、アドレスの増加分のアドレスカウントステ
ップ値を格納するレジスタ８と、オフセットアドレスが
設定され、プリロードするＦＦ１４と、ＦＦ１４の出力
を第１の入力とし、レジスタ８の出力を第２の入力とし
て加算し、出力をＦＦ１４に入力する加算器１１と、Ｆ
Ｆ１４に入力した加算器１１の出力をラッチするクロッ
ク制御回路１５と、ＦＦ３の出力をデータ入力とし、Ｆ
Ｆ１４の出力をアドレス入力とし、システムクロックＴ
０に同期してデータを書き込むメモリ６を備える。スト
ローブ発生回路４は、任意の位相でサンプリングクロッ
クを発生する。
【００１４】
【作用】つぎに、この発明によるデータログ回路の構成
を図１により説明する。図１の８はアドレスの増加分で
あるアドレスカウントステップを格納するレジスタ、９
はアドレスの初期値であるオフセットアドレスを格納す
るレジスタ、１０はＦＦ、１１は加算器、１２はセレク
タ、１３はセレクタ１２のセレクト信号１２ｃを制御す
る制御回路であり、他は図８と同じである。
を図１により説明する。図１の８はアドレスの増加分で
あるアドレスカウントステップを格納するレジスタ、９
はアドレスの初期値であるオフセットアドレスを格納す
るレジスタ、１０はＦＦ、１１は加算器、１２はセレク
タ、１３はセレクタ１２のセレクト信号１２ｃを制御す
る制御回路であり、他は図８と同じである。
【００１５】図１で、ＤＵＴ１からの出力波形はＡ／Ｄ
変換器２に入力してＡ／Ｄ変換され、データをストロー
ブ発生回路４からのサンプリングクロックによりＦＦ３
にラッチする。ここで、メモリ６にデータを格納するた
め、最初のアドレスは、制御回路１３からのセレクト信
号１２ｃにより、レジスタ９に設定されているオフセッ
トアドレス１２ａをセレクタ１２で選択し、アドレス端
子６ｂに入力する。また、セレクタ１２の出力は、ＦＦ
１０の入力に接続され、入力端子１００のシステムクロ
ックＴ０によりラッチされる。
変換器２に入力してＡ／Ｄ変換され、データをストロー
ブ発生回路４からのサンプリングクロックによりＦＦ３
にラッチする。ここで、メモリ６にデータを格納するた
め、最初のアドレスは、制御回路１３からのセレクト信
号１２ｃにより、レジスタ９に設定されているオフセッ
トアドレス１２ａをセレクタ１２で選択し、アドレス端
子６ｂに入力する。また、セレクタ１２の出力は、ＦＦ
１０の入力に接続され、入力端子１００のシステムクロ
ックＴ０によりラッチされる。
【００１６】つぎに、メモリ６につぎのデータを格納す
るために、次のアドレスは、ＦＦ１０が保持している一
つ前のアドレスとレジスタ８に設定されているアドレス
カウントステップを加算器１１で加算し、その出力１２
ｂが制御回路１３からのセレクト信号１２ｃによりセレ
クタ１２で選択される。この値はアドレスオフセットと
アドレスカウントステップを加算した値となる。それ以
後、制御回路１３の出力であるセレクタ信号１２ｃは固
定され、セレクタ１２は加算器１１の出力１２ｂを選択
する。
るために、次のアドレスは、ＦＦ１０が保持している一
つ前のアドレスとレジスタ８に設定されているアドレス
カウントステップを加算器１１で加算し、その出力１２
ｂが制御回路１３からのセレクト信号１２ｃによりセレ
クタ１２で選択される。この値はアドレスオフセットと
アドレスカウントステップを加算した値となる。それ以
後、制御回路１３の出力であるセレクタ信号１２ｃは固
定され、セレクタ１２は加算器１１の出力１２ｂを選択
する。
【００１７】メモリ６のアドレス端子６ｂに入力する値
は、入力端子１００よりシステムクロックＴ０が入力さ
れるたびにアドレスカウントステップ値づつ加算されて
いく。入力端子１００のシステムクロックＴ０に同期し
たメモリ６のライト信号６Ｃにより波形データを保持し
ているＦＦ３の出力がメモリ６の入力データ６ａとして
書き込まれる。
は、入力端子１００よりシステムクロックＴ０が入力さ
れるたびにアドレスカウントステップ値づつ加算されて
いく。入力端子１００のシステムクロックＴ０に同期し
たメモリ６のライト信号６Ｃにより波形データを保持し
ているＦＦ３の出力がメモリ６の入力データ６ａとして
書き込まれる。
【００１８】つぎに、この発明によるデータログ回路の
他の構成を図６により説明する。図６の１４はプリロー
ド可能なＦＦ、１５はクロック制御回路である。図６
で、ＤＵＴ１からの出力波形をＡ／Ｄ変換器２でＡ／Ｄ
変換し、データをストローブ発生回路４からのサンプリ
ングクロックによりＦＦ３にラッチする。ここで、メモ
リ６にデータを格納するために、最初のアドレスは、オ
フセットアドレスをプリセットされたＦＦ１４の値を入
力端子６ｂに入力する。
他の構成を図６により説明する。図６の１４はプリロー
ド可能なＦＦ、１５はクロック制御回路である。図６
で、ＤＵＴ１からの出力波形をＡ／Ｄ変換器２でＡ／Ｄ
変換し、データをストローブ発生回路４からのサンプリ
ングクロックによりＦＦ３にラッチする。ここで、メモ
リ６にデータを格納するために、最初のアドレスは、オ
フセットアドレスをプリセットされたＦＦ１４の値を入
力端子６ｂに入力する。
【００１９】クロック制御回路１５は、ＦＦ１４に対し
最初の入力端子１００からのシステムクロックＴ０は出
力しないが、ＦＦ１４の出力は入力端子１００のシステ
ムクロックＴ０に同期してライト端子６ｃに入力するラ
イト信号により、波形データ６ａが書き込まれる。
最初の入力端子１００からのシステムクロックＴ０は出
力しないが、ＦＦ１４の出力は入力端子１００のシステ
ムクロックＴ０に同期してライト端子６ｃに入力するラ
イト信号により、波形データ６ａが書き込まれる。
【００２０】また、ＦＦ１４の出力は、加算器１１に入
力され、レジスタ８に設定されているアドレスカウント
ステップと加算され、ＦＦ１４にクロック制御回路１５
により発生した２発目以降のシステムクロックＴ０によ
り順次ラッチされる。これによりメモリ６のアドレス端
子６ｂに入力するアドレスは、オフセットアドレスから
始まり、アドレスカウントステップづつ加算された値と
なる。システムクロックＴ０とアドレス端子に入力する
アドレス信号に同期したライト信号をライト端子６ｃに
入力することにより、メモリ６にはデータ端子６ａより
波形データが順次書き込まれることとなる。
力され、レジスタ８に設定されているアドレスカウント
ステップと加算され、ＦＦ１４にクロック制御回路１５
により発生した２発目以降のシステムクロックＴ０によ
り順次ラッチされる。これによりメモリ６のアドレス端
子６ｂに入力するアドレスは、オフセットアドレスから
始まり、アドレスカウントステップづつ加算された値と
なる。システムクロックＴ０とアドレス端子に入力する
アドレス信号に同期したライト信号をライト端子６ｃに
入力することにより、メモリ６にはデータ端子６ａより
波形データが順次書き込まれることとなる。
【００２１】つぎに、この発明による各テストごとの動
作とメモリに格納されるデータを図４・図５に示す。図
４・図５は、図３アに示すＤＵＴの出力波形を図１の構
成でサンプリングした場合について説明したものであ
り、図５は図４の続きである。
作とメモリに格納されるデータを図４・図５に示す。図
４・図５は、図３アに示すＤＵＴの出力波形を図１の構
成でサンプリングした場合について説明したものであ
り、図５は図４の続きである。
【００２２】図４Ａは１回目のテストであり、レジスタ
９に格納されるオフセットアドレスは０、レジスタ８に
格納されるアドレスカウントステップにはｎが設定さ
れ、メモリアドレスはアに示すように最初はオフセット
アドレスの「０」、次からはアドレスカウントステップ
値ｎづつ加算された値「ｎ、２ｎ、…」となる。そのと
きの波形データは、イに示すように図３イの１回目のス
トローブでサンプリングされた値「ａ0 、ｂ0 、ｃ0
…」となり、それぞれメモリ６に格納される。
９に格納されるオフセットアドレスは０、レジスタ８に
格納されるアドレスカウントステップにはｎが設定さ
れ、メモリアドレスはアに示すように最初はオフセット
アドレスの「０」、次からはアドレスカウントステップ
値ｎづつ加算された値「ｎ、２ｎ、…」となる。そのと
きの波形データは、イに示すように図３イの１回目のス
トローブでサンプリングされた値「ａ0 、ｂ0 、ｃ0
…」となり、それぞれメモリ６に格納される。
【００２３】図４Ｂは２回目のテストであり、レジスタ
９に格納されるオフセットアドレスは１、レジスタ８に
格納されるアドレスカウントステップにはｎが設定され
る。ここで、メモリアドレスは１回目と同様な動作によ
り、アに示すように、「１、ｎ＋１、２ｎ＋１…」とな
る。そのときの波形データは、イに示すように図３ウの
１回目のストローブからＴ／ｎだけ遅延した位相でサン
プリングした値「ａ1、ｂ1 …」となり、それぞれメモ
リ６に格納される。この時点で、メモリ６に格納されて
いる波形データは、ウに示すように１回目の波形データ
も上書きされずに残っている。
９に格納されるオフセットアドレスは１、レジスタ８に
格納されるアドレスカウントステップにはｎが設定され
る。ここで、メモリアドレスは１回目と同様な動作によ
り、アに示すように、「１、ｎ＋１、２ｎ＋１…」とな
る。そのときの波形データは、イに示すように図３ウの
１回目のストローブからＴ／ｎだけ遅延した位相でサン
プリングした値「ａ1、ｂ1 …」となり、それぞれメモ
リ６に格納される。この時点で、メモリ６に格納されて
いる波形データは、ウに示すように１回目の波形データ
も上書きされずに残っている。
【００２４】図５はｎ回目のテストであり、同様に、メ
モリアドレスはアに示すように「ｎ−１、２ｎ−１、３
ｎ−１…」となり、そのときの波形データは、図３エの
１回目のストローブからＴ×（ｎー１）／ｎだけ遅延し
た位相でサンプリングした値「ａnー1 、ｂn-1 …」とな
り、それぞれメモリに格納される。
モリアドレスはアに示すように「ｎ−１、２ｎ−１、３
ｎ−１…」となり、そのときの波形データは、図３エの
１回目のストローブからＴ×（ｎー１）／ｎだけ遅延し
た位相でサンプリングした値「ａnー1 、ｂn-1 …」とな
り、それぞれメモリに格納される。
【００２５】以上のように、テストをｎ回繰り返すこと
により、最終的にメモリ６に格納されたデータは、ウに
示すように、アドレス「０」から順番にＤＵＴ出力波形
を実際に必要とした周期Ｔ／ｎでサンプリングした波形
データが格納される。
により、最終的にメモリ６に格納されたデータは、ウに
示すように、アドレス「０」から順番にＤＵＴ出力波形
を実際に必要とした周期Ｔ／ｎでサンプリングした波形
データが格納される。
【００２６】
【実施例】つぎに、この発明による第１の実施例の構成
を図２に示す。図２の１３Ａ・１３ＣはＦＦ、１３Ｂは
オア回路であり、図１の制御回路１３の具体例を示した
ものである。図２で、まず、初期状態は入力端子２００
から入力されるリセット信号により、ＦＦ１３Ａ、ＦＦ
１３Ｃの出力は「Ｌ」になり、ＦＦ１３Ｃの出力である
セレクト信号１２Ｃはセレクタ１２に対し、レジスタ９
に設定されているオフセットアドレス１２ａを選択させ
る。
を図２に示す。図２の１３Ａ・１３ＣはＦＦ、１３Ｂは
オア回路であり、図１の制御回路１３の具体例を示した
ものである。図２で、まず、初期状態は入力端子２００
から入力されるリセット信号により、ＦＦ１３Ａ、ＦＦ
１３Ｃの出力は「Ｌ」になり、ＦＦ１３Ｃの出力である
セレクト信号１２Ｃはセレクタ１２に対し、レジスタ９
に設定されているオフセットアドレス１２ａを選択させ
る。
【００２７】つぎに、入力端子１００の最初のシステム
クロックＴ０により、ＦＦ１３Ａの出力は「Ｈ」にな
り、以降、「Ｈ」を保持する。つぎに、２発目のシステ
ムクロックＴ０によりＦＦ１３Ｃは「Ｈ」になり、以降
「Ｈ」を保持する。このようにシステムクロックＴ０が
２回入力されると、セレクト信号１２Ｃはセレクタ１２
に対し加算器１１の出力１２ｂを選択させる。
クロックＴ０により、ＦＦ１３Ａの出力は「Ｈ」にな
り、以降、「Ｈ」を保持する。つぎに、２発目のシステ
ムクロックＴ０によりＦＦ１３Ｃは「Ｈ」になり、以降
「Ｈ」を保持する。このようにシステムクロックＴ０が
２回入力されると、セレクト信号１２Ｃはセレクタ１２
に対し加算器１１の出力１２ｂを選択させる。
【００２８】図２で、ストローブ発生回路４は、あらか
じめ位相がサンプリング周期Ｔ／ｎ（ストローブ周期
Ｔ、テスト回数ｎ）づつ異なるｎ個のストローブを発生
することができるように設定されており、レジスタ９に
設定されたオフセットアドレスによって選択される構成
としてもよい。
じめ位相がサンプリング周期Ｔ／ｎ（ストローブ周期
Ｔ、テスト回数ｎ）づつ異なるｎ個のストローブを発生
することができるように設定されており、レジスタ９に
設定されたオフセットアドレスによって選択される構成
としてもよい。
【００２９】アドレスカウントのステップを格納するレ
ジスタ８にテスト回数ｎを設定するとともに、アドレス
オフセットを格納するレジスタ９に各テストごとにその
時の（テスト回数−１）を設定することにより、ＤＵＴ
の出力波形のサンプリングした波形のデータを、ｎ回の
テスト終了時にサンプリング周期Ｔ／ｎで順番にメモリ
６に格納する。
ジスタ８にテスト回数ｎを設定するとともに、アドレス
オフセットを格納するレジスタ９に各テストごとにその
時の（テスト回数−１）を設定することにより、ＤＵＴ
の出力波形のサンプリングした波形のデータを、ｎ回の
テスト終了時にサンプリング周期Ｔ／ｎで順番にメモリ
６に格納する。
【００３０】つぎに、この発明の他の実施例の構成を図
７に示す。図７の１５ＡはＦＦ、１５Ｂはアンド回路で
あり、図６のクロック制御回路１５の具体例を示したも
のである。ＦＦ１５Ａは逆位相のクロックでラッチす
る。
７に示す。図７の１５ＡはＦＦ、１５Ｂはアンド回路で
あり、図６のクロック制御回路１５の具体例を示したも
のである。ＦＦ１５Ａは逆位相のクロックでラッチす
る。
【００３１】動作は、まず、入力端子２００のリセット
信号ＲＳＴによりＦＦ１５Ａはリセットされて出力が
「Ｌ」になり、アンド回路１５Ｂの出力を「Ｌ」にす
る。この状態で入力端子１００より最初のシステムクロ
ックＴ０が入力されても、アンド回路１５Ｂの出力は
「Ｌ」を保持する。ここで、ＦＦ１５Ａの出力は最初の
システムクロックの後縁で「Ｈ」になり、アンド回路１
５Ｂの出力にはつぎのシステムクロックＴ０から出力す
ることができるようになる。これによりシステムクロッ
クＴ０は、最初の１発目が欠けたクロックとしてＦＦ１
４のクロック入力に入力される。
信号ＲＳＴによりＦＦ１５Ａはリセットされて出力が
「Ｌ」になり、アンド回路１５Ｂの出力を「Ｌ」にす
る。この状態で入力端子１００より最初のシステムクロ
ックＴ０が入力されても、アンド回路１５Ｂの出力は
「Ｌ」を保持する。ここで、ＦＦ１５Ａの出力は最初の
システムクロックの後縁で「Ｈ」になり、アンド回路１
５Ｂの出力にはつぎのシステムクロックＴ０から出力す
ることができるようになる。これによりシステムクロッ
クＴ０は、最初の１発目が欠けたクロックとしてＦＦ１
４のクロック入力に入力される。
【００３２】
【発明の効果】この発明によれば、ＤＵＴ出力波形のサ
ンプリングした波形データの取り込みにｎ回のテストが
必要な場合、ｎ回分の波形データが実際に必要としてい
るサンプリング周期でメモリに順番に格納することがで
き、従来ｎ回必要としていたデータ転送が１回で済むよ
うにすることができるので、データ処理時間を軽減する
ことができる。
ンプリングした波形データの取り込みにｎ回のテストが
必要な場合、ｎ回分の波形データが実際に必要としてい
るサンプリング周期でメモリに順番に格納することがで
き、従来ｎ回必要としていたデータ転送が１回で済むよ
うにすることができるので、データ処理時間を軽減する
ことができる。
【図１】第１の発明によるデータログ回路の構成図であ
る。
る。
【図２】第１の発明によるデータログ回路の実施例の構
成図である。
成図である。
【図３】ＤＵＴ出力波形とｎ回のテストでのストローブ
波形図の例である。
波形図の例である。
【図４】この発明によるデータログ回路でのメモリ動作
波形図およびメモリデータである。
波形図およびメモリデータである。
【図５】この発明によるデータログ回路でのメモリ動作
波形図およびメモリデータである。
波形図およびメモリデータである。
【図６】第２の発明によるデータログ回路の構成図であ
る。
る。
【図７】第２の発明によるデータログ回路の実施例の構
成図である。
成図である。
【図８】従来技術によるデータログ回路の構成図であ
る。
る。
【図９】従来回路でのメモリ動作波形図およびメモリデ
ータである。
ータである。
１ ＤＵＴ ２ Ａ／Ｄ変換器 ３ ＦＦ ４ ストローブ発生回路 ５ プログラマブルカウンタ ６ メモリ ７ 遅延線 ８ レジスタ ９ レジスタ １０ ＦＦ １１ 加算器 １２ セレクタ １３ 制御回路 １４ ＦＦ １５ クロック制御回路
Claims (3)
- 【請求項１】 ＤＵＴ(1) の出力を入力とし、Ａ／Ｄ変
換するＡ／Ｄ変換器(2) と、 Ａ／Ｄ変換器(2) の出力を入力とし、ストローブ発生回
路(4) の出力でラッチする第１のフリップフロップ(3)
と、 発生するアドレスをオフセットするオフセットアドレス
を格納する第１のレジスタ(9) と、 アドレスの増加分のアドレスカウントステップ値を格納
する第２のレジスタ(8) と、 第１のレジスタ(9) の出力を第１の入力とするセレクタ
(12)と、 セレクタ(12)の出力を入力とし、システムクロックＴ０
でラッチする第２のフリップフロップ(10)と、 第２のフリップフロップ(10)の出力を第１の入力とし、
第２のレジスタ(8) の出力を第２の入力として加算し、
出力をセレクタ(12)の第２の入力とする加算器(11)と、 セレクタ(12)に対し、初期状態は第１のレジスタ(9) の
出力を選択し、システムクロックＴ０が２つ目以後は加
算器(11)の出力を選択するセレクト信号を出力する制御
回路(13)と、 フリップフロップ(3) の出力をデータ入力とし、セレク
タ(12)の出力をアドレス入力とし、システムクロックＴ
０に同期して波形データを格納するメモリ(6)を備える
ことを特徴とするデータログ回路。 - 【請求項２】 ＤＵＴ(1) の出力を入力とし、Ａ／Ｄ変
換するＡ／Ｄ変換器(2) と、 Ａ／Ｄ変換器(2) の出力を入力とし、ストローブ発生回
路(4) の出力でラッチする第１のフリップフロップ(3)
と、 アドレスの増加分のアドレスカウントステップ値を格納
するレジスタ(8) と、 オフセットアドレスが設定され、プリロードするフリッ
プフロップ(14)と、 フリップフロップ(14)の出力を第１の入力とし、レジス
タ(8) の出力を第２の入力として加算し、出力をフリッ
プフロップ(14)に入力する加算器(11)と、 フリップフロップ(14)に入力した加算器(11)の出力をラ
ッチするクロック制御回路(15)と、 フリップフロップ(3) の出力をデータ入力とし、フリッ
プフロップ(14)の出力をアドレス入力とし、システムク
ロックＴ０に同期してデータを書き込むメモリ(6) を備
えることを特徴とするデータログ回路。 - 【請求項３】 ストローブ発生回路(4) は、任意の位相
でサンプリングクロックを発生することを特徴とする請
求項１に記載のデータログ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6254851A JPH0894716A (ja) | 1994-09-22 | 1994-09-22 | データログ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6254851A JPH0894716A (ja) | 1994-09-22 | 1994-09-22 | データログ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0894716A true JPH0894716A (ja) | 1996-04-12 |
Family
ID=17270735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6254851A Pending JPH0894716A (ja) | 1994-09-22 | 1994-09-22 | データログ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0894716A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6223318B1 (en) | 1998-01-14 | 2001-04-24 | Mitsubishi Denki Kabushiki Kaisha | IC tester having region in which various test conditions are stored |
| JP2010071932A (ja) * | 2008-09-22 | 2010-04-02 | Yokogawa Electric Corp | Ｌｓｉテスタ |
-
1994
- 1994-09-22 JP JP6254851A patent/JPH0894716A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6223318B1 (en) | 1998-01-14 | 2001-04-24 | Mitsubishi Denki Kabushiki Kaisha | IC tester having region in which various test conditions are stored |
| JP2010071932A (ja) * | 2008-09-22 | 2010-04-02 | Yokogawa Electric Corp | Ｌｓｉテスタ |
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