JP3244596B2 - シリアルデータのパラレル変換回路 - Google Patents
シリアルデータのパラレル変換回路Info
- Publication number
- JP3244596B2 JP3244596B2 JP15283094A JP15283094A JP3244596B2 JP 3244596 B2 JP3244596 B2 JP 3244596B2 JP 15283094 A JP15283094 A JP 15283094A JP 15283094 A JP15283094 A JP 15283094A JP 3244596 B2 JP3244596 B2 JP 3244596B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- converter
- clock
- serial data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】この発明はシリアルディジタルデ
ータのパラレル変換回路に係り、特に、２チャンネルの
被測定アナログ入力信号からサンプリングして得たシリ
アルのディジタルデータをそれぞれパラレルデータに変
換するシリアル・パラレル変換回路に関するものであ
る。
ータのパラレル変換回路に係り、特に、２チャンネルの
被測定アナログ入力信号からサンプリングして得たシリ
アルのディジタルデータをそれぞれパラレルデータに変
換するシリアル・パラレル変換回路に関するものであ
る。
【０００２】
【従来例】電子機器においては信号処理の必要上、シリ
アル・パラレル変換回路がしばしば利用され、２チャン
ネルのアナログ入力信号に対するシリアル・パラレル変
換回路の例を図４（Ａ）に示す。すなわち、Ａ／Ｄコン
バータ１、シフトレジスタ２、及びクロック発生部３な
どを備えており、Ａ／Ｄコンバータ１は同図（Ｂ）に示
すように例えばマルチプレクサ１ａと、サンプル・ホー
ルド回路１ｂ及び変換部１ｃからなっている。
アル・パラレル変換回路がしばしば利用され、２チャン
ネルのアナログ入力信号に対するシリアル・パラレル変
換回路の例を図４（Ａ）に示す。すなわち、Ａ／Ｄコン
バータ１、シフトレジスタ２、及びクロック発生部３な
どを備えており、Ａ／Ｄコンバータ１は同図（Ｂ）に示
すように例えばマルチプレクサ１ａと、サンプル・ホー
ルド回路１ｂ及び変換部１ｃからなっている。
【０００３】いま、２チャンネルのアナログ信号を便宜
上Ｌチャンネル信号及びＲチャンネル信号（以下、「Ｌ
信号」、「Ｒ信号」と言う。）とすると、Ａ／Ｄコンバ
ータ１はこれらの入力信号をサンプリングし、それぞれ
シリアルのデイジタルデータを送出する。シフトレジス
タ２は上記シリアルデータをパラレルデータに変換す
る。
上Ｌチャンネル信号及びＲチャンネル信号（以下、「Ｌ
信号」、「Ｒ信号」と言う。）とすると、Ａ／Ｄコンバ
ータ１はこれらの入力信号をサンプリングし、それぞれ
シリアルのデイジタルデータを送出する。シフトレジス
タ２は上記シリアルデータをパラレルデータに変換す
る。
【０００４】この変換されたＬ信号とＲ信号のパラレル
データは例えばＣＰＵ４に読み取られ、必要とする信号
処理が施される。クロック発生部３は例えばＣＰＵ４か
ら１つのクロツクを受けて適宜分周し、Ａ／Ｄコンバー
タ１とシフトレジスタ２の動作に必要なＬ／Ｒクロック
とＳ・Ｈクロック、及びビットクロックを形成するよう
になっている。
データは例えばＣＰＵ４に読み取られ、必要とする信号
処理が施される。クロック発生部３は例えばＣＰＵ４か
ら１つのクロツクを受けて適宜分周し、Ａ／Ｄコンバー
タ１とシフトレジスタ２の動作に必要なＬ／Ｒクロック
とＳ・Ｈクロック、及びビットクロックを形成するよう
になっている。
【０００５】図５を併せて参照すると、同図（Ａ），
（Ｂ），（Ｃ）には上記クロック発生部３にて形成され
た３つのクロック例が示されている。いま、各クロック
の周波数を例えば Ｌ／Ｒクロック ｆｓ Ｓ・Ｈクロック ２ｆｓ ビットクロック ２ｎｆｓ とする。
（Ｂ），（Ｃ）には上記クロック発生部３にて形成され
た３つのクロック例が示されている。いま、各クロック
の周波数を例えば Ｌ／Ｒクロック ｆｓ Ｓ・Ｈクロック ２ｆｓ ビットクロック ２ｎｆｓ とする。
【０００６】ここで、Ａ／Ｄコンバータ１にこれらのク
ロックが与えられると、例えば内部のマルチプレクサ１
ａはＬ／Ｒクロックの半周期における低レベル期間には
Ｒ信号を選択し、他の半周期の高レベル期間にはＬ信号
を選択するようになっている。
ロックが与えられると、例えば内部のマルチプレクサ１
ａはＬ／Ｒクロックの半周期における低レベル期間には
Ｒ信号を選択し、他の半周期の高レベル期間にはＬ信号
を選択するようになっている。
【０００７】また、サンプル・ホールド回路１ｂは、マ
ルチプレクサ１ａが選択したＬ信号又はＲ信号を例えば
Ｓ・Ｈクロックの各立ち下がり時点でサンプリングし、
ホールドするようになっている。図５（Ｂ）の例ではイ
の立ち下がりでＬ信号をホールドし、ロの立ち下がりで
はＲ信号をホールドする。以下、Ｌ／Ｒクロツクの１／
２の周期でこのホールド動作を交互に繰り返す。
ルチプレクサ１ａが選択したＬ信号又はＲ信号を例えば
Ｓ・Ｈクロックの各立ち下がり時点でサンプリングし、
ホールドするようになっている。図５（Ｂ）の例ではイ
の立ち下がりでＬ信号をホールドし、ロの立ち下がりで
はＲ信号をホールドする。以下、Ｌ／Ｒクロツクの１／
２の周期でこのホールド動作を交互に繰り返す。
【０００８】変換部１ｃは与えられたビットクロツクの
例えば各立ち下がり時点で、上記ホールドされたＬ信号
又はＲ信号をディジタル変換する。図５（Ｃ）の例では
Ｓ・Ｈクロックの１／ｎの周期で変換するようになって
おり、したがってその変換データは図５（Ｄ）に示すよ
うに、Ｌ信号及びＲ信号ともＭＳＢからＬＳＢまでそれ
ぞれｎビットのデータとなる。
例えば各立ち下がり時点で、上記ホールドされたＬ信号
又はＲ信号をディジタル変換する。図５（Ｃ）の例では
Ｓ・Ｈクロックの１／ｎの周期で変換するようになって
おり、したがってその変換データは図５（Ｄ）に示すよ
うに、Ｌ信号及びＲ信号ともＭＳＢからＬＳＢまでそれ
ぞれｎビットのデータとなる。
【０００９】この場合、変換部１ｃは例えばＬ信号のデ
ィジタル変換中は、各変換データを図示しない２チャン
ネルの内部レジスタの一方へ逐次ラッチするとともに、
図５（Ｅ）に示すようにその直前の期間にディジタル変
換して他方の内部レジスタへラッチしたＲ信号のｎビッ
トデータを送出する。またＲ信号のディジタル変換中
は、当該変換データを他方の内部レジスタへ逐次ラッチ
するとともに、その直前の期間にディジタル変換して一
方の内部レジスタにラッチしたＬ信号のｎビツトデータ
を送出するようになっている。
ィジタル変換中は、各変換データを図示しない２チャン
ネルの内部レジスタの一方へ逐次ラッチするとともに、
図５（Ｅ）に示すようにその直前の期間にディジタル変
換して他方の内部レジスタへラッチしたＲ信号のｎビッ
トデータを送出する。またＲ信号のディジタル変換中
は、当該変換データを他方の内部レジスタへ逐次ラッチ
するとともに、その直前の期間にディジタル変換して一
方の内部レジスタにラッチしたＬ信号のｎビツトデータ
を送出するようになっている。
【００１０】上記シフトレジスタ２はｎ個の記憶素子か
らなり、Ａ／Ｄコンバータ１が例えばＭＳＢからＬＳＢ
方向へ順に送出するシリアルデータを受け、図５（Ｆ）
に示すように各素子の出力端子へｎビットのパラレルデ
ータを形成する。ＣＰＵ４は同図５（Ｇ）に示すように
これらのデータを読み取る。
らなり、Ａ／Ｄコンバータ１が例えばＭＳＢからＬＳＢ
方向へ順に送出するシリアルデータを受け、図５（Ｆ）
に示すように各素子の出力端子へｎビットのパラレルデ
ータを形成する。ＣＰＵ４は同図５（Ｇ）に示すように
これらのデータを読み取る。
【００１１】
【発明が解決しようとする課題】上記従来装置は一般的
な例であって、構成が簡単であるという利点がある。と
ころで、シフトレジスタの出力側には上記図５（Ｆ）に
示すように、Ｌ信号のパラレルデータとＲ信号のパラレ
ルデータが交互に現れる。したがって、ＣＰＵはそれら
のデータを読み取って所定の内部レジスタヘ取り込む
際、Ｌ信号のデータであるかＲ信号のデータであるかを
その都度判断する必要があり、ＣＰＵの負担が増加して
好ましくない。
な例であって、構成が簡単であるという利点がある。と
ころで、シフトレジスタの出力側には上記図５（Ｆ）に
示すように、Ｌ信号のパラレルデータとＲ信号のパラレ
ルデータが交互に現れる。したがって、ＣＰＵはそれら
のデータを読み取って所定の内部レジスタヘ取り込む
際、Ｌ信号のデータであるかＲ信号のデータであるかを
その都度判断する必要があり、ＣＰＵの負担が増加して
好ましくない。
【００１２】また、同図５（Ｂ）に示すように、Ｌ信号
とＲ信号をサンプリングしてホールドするタイミングに
は、Ｓ・Ｈクロックの１周期分に相当する時間のずれが
ある。この場合、両信号が互いに関係無い独立した信号
であれば特に問題は無い。
とＲ信号をサンプリングしてホールドするタイミングに
は、Ｓ・Ｈクロックの１周期分に相当する時間のずれが
ある。この場合、両信号が互いに関係無い独立した信号
であれば特に問題は無い。
【００１３】しかし、例えば電子素子にある交流電圧を
加え、そのとき流れる電流を検出して同素子の電気的特
性を測定するような場合、加えた電圧をＬ信号、検出し
た電流をＲ信号とすると、この両信号間には一般に位相
差が発生する。よって、Ｌ信号とＲ信号のサンプリング
に時間差があると、それに比例した位相差が本来の位相
差に加わるため、測定した特性値が不正確になったり、
場合によっては意味をなさなくなることがある。
加え、そのとき流れる電流を検出して同素子の電気的特
性を測定するような場合、加えた電圧をＬ信号、検出し
た電流をＲ信号とすると、この両信号間には一般に位相
差が発生する。よって、Ｌ信号とＲ信号のサンプリング
に時間差があると、それに比例した位相差が本来の位相
差に加わるため、測定した特性値が不正確になったり、
場合によっては意味をなさなくなることがある。
【００１４】この発明は上記の事情を考慮してなされた
もので、その目的は、後段のＣＰＵにおける負担を軽減
するとともに、互いに関係のある２チャンネルの入力信
号に対応可能なシリアルデータのパラレル変換回路を提
供することにある。
もので、その目的は、後段のＣＰＵにおける負担を軽減
するとともに、互いに関係のある２チャンネルの入力信
号に対応可能なシリアルデータのパラレル変換回路を提
供することにある。
【００１５】
【課題を解決するための手段】上記課題を解決するた
め、この発明においては例えば下記ないしの手段を
備えている。
め、この発明においては例えば下記ないしの手段を
備えている。
【００１６】 ２つのアナログ入力信号、すなわちＬ
信号及びＲ信号をそれぞれ同時にサンプリングする２つ
のサンプル・ホールド回路。
信号及びＲ信号をそれぞれ同時にサンプリングする２つ
のサンプル・ホールド回路。
【００１７】 上記２つのサンプル・ホールド回路の
ホールド信号をまずＬ信号からディジタル変換し、次に
Ｒ信号をディジタル変換するＡ／Ｄコンバータ。
ホールド信号をまずＬ信号からディジタル変換し、次に
Ｒ信号をディジタル変換するＡ／Ｄコンバータ。
【００１８】 上記Ａ／Ｄコンバータが先に送出する
Ｌ信号のシリアルデータと、その後に送出するＲ信号の
シリアルデータをそれぞれ取り込んでパラレルデータに
変換する２つのシフトレジスタ。
Ｌ信号のシリアルデータと、その後に送出するＲ信号の
シリアルデータをそれぞれ取り込んでパラレルデータに
変換する２つのシフトレジスタ。
【００１９】 上記サンプル・ホールド回路、Ａ／Ｄ
コンバータ、及びシフトレジスタの各部に必要とするク
ロックを形成して与え、その動作を制御する制御部。
コンバータ、及びシフトレジスタの各部に必要とするク
ロックを形成して与え、その動作を制御する制御部。
【００２０】
【作用】上記，，の手段により、互いに関係のあ
るアナログ２チャンネルのＬ信号とＲ信号からそれぞれ
サンプリングによる位相ずれの無いディジタル変換デー
タが得られる。
るアナログ２チャンネルのＬ信号とＲ信号からそれぞれ
サンプリングによる位相ずれの無いディジタル変換デー
タが得られる。
【００２１】また、上記，，の手段により２つの
シフトレジスタの一方からＬ信号のパラレルデータが得
られ、他方のレジスタからはＲ信号のパラレルデータが
得られる。よって、ＣＰＵにてまず一方のシフトレジス
タのパラレルデータを読み出し、その後他方のシフトレ
ジスタのパラレルデータを読み出すと、読み出された全
データの前半分がＬ信号で後の半分がＲ信号のデータと
なる。
シフトレジスタの一方からＬ信号のパラレルデータが得
られ、他方のレジスタからはＲ信号のパラレルデータが
得られる。よって、ＣＰＵにてまず一方のシフトレジス
タのパラレルデータを読み出し、その後他方のシフトレ
ジスタのパラレルデータを読み出すと、読み出された全
データの前半分がＬ信号で後の半分がＲ信号のデータと
なる。
【００２２】
【実施例】この発明の実施例を図１に示す。同図１
（Ａ）によると、例えば入力するアナログ２チャンネル
のＬ信号とＲ信号をそれぞれ同時サンプリングする２つ
のサンプル・ホールド回路５，６、同サンプル・ホール
ド回路５，６の各ホールド信号をデイジタル変換するＡ
／Ｄコンバータ７、同Ａ／Ｄコンバータ７が送出するＬ
信号とＲ信号のシリアルデータをそれぞれパラレルデー
タに変換する２つのシフトレジスタ２ａ，２ｂ、及び上
記サンプル・ホールド回路５，６、Ａ／Ｄコンバータ
７、シフトレジスタ２ａ，２ｂへ所定のクロックを与え
てその動作を制御する制御部８とを備えている。
（Ａ）によると、例えば入力するアナログ２チャンネル
のＬ信号とＲ信号をそれぞれ同時サンプリングする２つ
のサンプル・ホールド回路５，６、同サンプル・ホール
ド回路５，６の各ホールド信号をデイジタル変換するＡ
／Ｄコンバータ７、同Ａ／Ｄコンバータ７が送出するＬ
信号とＲ信号のシリアルデータをそれぞれパラレルデー
タに変換する２つのシフトレジスタ２ａ，２ｂ、及び上
記サンプル・ホールド回路５，６、Ａ／Ｄコンバータ
７、シフトレジスタ２ａ，２ｂへ所定のクロックを与え
てその動作を制御する制御部８とを備えている。
【００２３】上記Ａ／Ｄコンバータ７の内部構成例を図
１（Ｂ）に示す。なお、シフトレジスタ２ａ，２ｂにて
変換されたパラレルデータは、前記従来例と同様に後段
のＣＰＵ４により読み取られる。また、上記制御部８か
ら発せられるビットクロック、Ｓ・Ｈクロック、Ｌ／Ｒ
クロックなどは、前記従来例と同様に例えばＣＰＵ４か
ら１つのクロックを受け、適宜分周して形成するように
なっている。
１（Ｂ）に示す。なお、シフトレジスタ２ａ，２ｂにて
変換されたパラレルデータは、前記従来例と同様に後段
のＣＰＵ４により読み取られる。また、上記制御部８か
ら発せられるビットクロック、Ｓ・Ｈクロック、Ｌ／Ｒ
クロックなどは、前記従来例と同様に例えばＣＰＵ４か
ら１つのクロックを受け、適宜分周して形成するように
なっている。
【００２４】次に、図２を併せて参照しながら各部の動
作を説明する。同図２の（Ａ），（Ｂ），（ｃ）には、
上記制御部８にて形成された３つのクロック、すなわち
Ｌ／ＲクロックとＳ・Ｈクロック及びビットクロックが
示されている。ここで、Ｌ／Ｒクロックとビットクロッ
クは、前記従来例と同じクロックであり、Ｓ・Ｈクロッ
クは例えばＬ／Ｒクロックの立ち上がりを検出して形成
されている。
作を説明する。同図２の（Ａ），（Ｂ），（ｃ）には、
上記制御部８にて形成された３つのクロック、すなわち
Ｌ／ＲクロックとＳ・Ｈクロック及びビットクロックが
示されている。ここで、Ｌ／Ｒクロックとビットクロッ
クは、前記従来例と同じクロックであり、Ｓ・Ｈクロッ
クは例えばＬ／Ｒクロックの立ち上がりを検出して形成
されている。
【００２５】このＳ・Ｈクロツクが２つのサンプル・ホ
ールド回路５，６に加わると、両サンプル・ホールド回
路は例えば入力したアナログのＬ信号とＲ信号をそれぞ
れ同時にサンプリングし、次のＳ・Ｈクロックが加わる
までサンプリングした信号を保持する。
ールド回路５，６に加わると、両サンプル・ホールド回
路は例えば入力したアナログのＬ信号とＲ信号をそれぞ
れ同時にサンプリングし、次のＳ・Ｈクロックが加わる
までサンプリングした信号を保持する。
【００２６】Ａ／Ｄコンバータ７には例えばＬ／Ｒクロ
ックとビットクロックが加えられ、内部のマルチプレク
サ７ａはＬ／Ｒクロックにより前の半周期間はサンプル
・ホールド回路５にホールドされたＬ信号を選択し、後
の半周期間はサンプル・ホールド回路６にホールドされ
たＲ信号を選択する。
ックとビットクロックが加えられ、内部のマルチプレク
サ７ａはＬ／Ｒクロックにより前の半周期間はサンプル
・ホールド回路５にホールドされたＬ信号を選択し、後
の半周期間はサンプル・ホールド回路６にホールドされ
たＲ信号を選択する。
【００２７】変換部７ｂは例えば上記Ｓ・Ｈクロックの
サンプリングパルスに同期した図示しない変換開始指令
信号を制御部８から受け、図２（Ｄ）に示すように各ビ
ットクロックの立ち下がりでＬ信号をＭＳＢからＬＳＢ
までｎビットのディジタルデータに変換し、次にＲ信号
を上記と同様にｎビットのディジタルデータに変換す
る。この場合、ディジタル変換が終わったビットデータ
は、例えば後段のシフトレジスタへ逐次送出されるよう
になっている。
サンプリングパルスに同期した図示しない変換開始指令
信号を制御部８から受け、図２（Ｄ）に示すように各ビ
ットクロックの立ち下がりでＬ信号をＭＳＢからＬＳＢ
までｎビットのディジタルデータに変換し、次にＲ信号
を上記と同様にｎビットのディジタルデータに変換す
る。この場合、ディジタル変換が終わったビットデータ
は、例えば後段のシフトレジスタへ逐次送出されるよう
になっている。
【００２８】２つのシフトレジスタ２ａ，２ｂには、例
えば制御部８からＬ／Ｒクロックに同期した動作切り換
え信号が与えられ、図２（Ｅ）に示すように、まずシフ
トレジスタ２ａが上記Ａ／Ｄコンバータ７から送出され
るＬ信号のｎビットシリアルデータをパラレルデータに
変換してラッチする。次に、シフトレジスタ２ｂがＡ／
Ｄコンバータから送出されるＲ信号のｎビットシリアル
データをパラレルデータに変換してラッチする。
えば制御部８からＬ／Ｒクロックに同期した動作切り換
え信号が与えられ、図２（Ｅ）に示すように、まずシフ
トレジスタ２ａが上記Ａ／Ｄコンバータ７から送出され
るＬ信号のｎビットシリアルデータをパラレルデータに
変換してラッチする。次に、シフトレジスタ２ｂがＡ／
Ｄコンバータから送出されるＲ信号のｎビットシリアル
データをパラレルデータに変換してラッチする。
【００２９】この時点で例えば制御部８はＣＰＵ４へパ
ラレル変換終了信号を送出する。これにより図２（Ｇ）
に示すように、ＣＰＵ４はバスを介してシフトレジスタ
２ａと２ｂからＬ信号のｎビットパラレルデータとＲ信
号のｎビットパラレルデータを続けて読み取る。
ラレル変換終了信号を送出する。これにより図２（Ｇ）
に示すように、ＣＰＵ４はバスを介してシフトレジスタ
２ａと２ｂからＬ信号のｎビットパラレルデータとＲ信
号のｎビットパラレルデータを続けて読み取る。
【００３０】ここで、ＣＰＵ４は読み終わった１番目の
データからｎ番目までのｎ個のデータを例えば内部のＬ
信号用レジスタに取り込み、ｎ＋１番目から２ｎ番目ま
でのｎ個のデータは内部のＲ信号用レジスタに取り込め
ば良く、読み取ったデータがＬ信号のものかＲ信号のも
のかを個々に判断する必要はない。ちなみに、パラレル
変換データの読み取り動作の一例を図３に示す。
データからｎ番目までのｎ個のデータを例えば内部のＬ
信号用レジスタに取り込み、ｎ＋１番目から２ｎ番目ま
でのｎ個のデータは内部のＲ信号用レジスタに取り込め
ば良く、読み取ったデータがＬ信号のものかＲ信号のも
のかを個々に判断する必要はない。ちなみに、パラレル
変換データの読み取り動作の一例を図３に示す。
【００３１】上記の説明は、図２（Ａ）に示すＬ／Ｒク
ロックの立ち上がりを検出して同図２（Ｂ）のサンプリ
ングパルスを発生させた場合の例であるが、例えばＬ／
Ｒクロックの立ち下がりを検出してサンプリングパルス
を発生するようにしてもよい。この場合、２つのサンプ
ル・ホールド回路５，６にホールドされたアナログ信号
は、Ａ／Ｄコンバータ７においてまずＲ信号、次にＬ信
号の順にディジタル変換され、ＣＰＵ４がパラレル変換
データを読み取る順も上記の順にすることができる。
ロックの立ち上がりを検出して同図２（Ｂ）のサンプリ
ングパルスを発生させた場合の例であるが、例えばＬ／
Ｒクロックの立ち下がりを検出してサンプリングパルス
を発生するようにしてもよい。この場合、２つのサンプ
ル・ホールド回路５，６にホールドされたアナログ信号
は、Ａ／Ｄコンバータ７においてまずＲ信号、次にＬ信
号の順にディジタル変換され、ＣＰＵ４がパラレル変換
データを読み取る順も上記の順にすることができる。
【００３２】
【効果】以上、説明したようにこの発明によると、ＣＰ
Ｕがシフトレジスタ２ａと２ｂから各ｎビットのパラレ
ルデータを連続して読み取り、前半のｎビットデータと
後半のｎビットデータをそれぞれ所定の内部レジスタへ
取り込むことにより、Ｌ信号とＲ信号のデータが自動的
に上記レジスタに仕分けして収集される。
Ｕがシフトレジスタ２ａと２ｂから各ｎビットのパラレ
ルデータを連続して読み取り、前半のｎビットデータと
後半のｎビットデータをそれぞれ所定の内部レジスタへ
取り込むことにより、Ｌ信号とＲ信号のデータが自動的
に上記レジスタに仕分けして収集される。
【００３３】このため、Ｌ信号とＲ信号のパラレルデー
タが同一レジスタ内に混在することが無く、読み取った
データがＬ信号のものかＲ信号のものかの判断は不要と
なる。また、ＣＰＵのデータ読み取り回数も従来装置の
半分となり、その負担軽減に有効である。更に、２チャ
ンネルのアナログ入力信号が同時にサンプリングされる
ので、それらの信号が相互に関連していても対応でき、
利用範囲が広い。
タが同一レジスタ内に混在することが無く、読み取った
データがＬ信号のものかＲ信号のものかの判断は不要と
なる。また、ＣＰＵのデータ読み取り回数も従来装置の
半分となり、その負担軽減に有効である。更に、２チャ
ンネルのアナログ入力信号が同時にサンプリングされる
ので、それらの信号が相互に関連していても対応でき、
利用範囲が広い。
【図１】この発明に係る装置の電気的構成を示すブロッ
ク線図。
ク線図。
【図２】この発明に係る装置の各部動作説明用タイミン
グ図。
グ図。
【図３】この発明に係る装置のデータ読み取り動作の一
例を示すフローチャート。
例を示すフローチャート。
【図４】従来装置の電気的構成を示すブロック線図。
【図５】従来装置の各部動作説明用タイミング図。
２ａ シフトレジスタ ２ｂ シフトレジスタ ４ ＣＰＵ ５ サンプル・ホールド回路 ６ サンプル・ホールド回路 ７ Ａ／Ｄコンバータ ８ 制御部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 9/00 H03M 1/12
Claims (1)
- 【請求項１】 ２チャンネルの被測定アナログ入力信号
をそれぞれサンプリングしてディジタル変換するととも
に、該変換して得た上記２つの信号のシリアルデータを
パラレルデータに変換するシリアルデータのパラレル変
換回路において、 上記２チャンネル入力信号の一方の信号と他方の信号を
それぞれ同時にサンプリングして保持する第１及び第２
のサンプル・ホールド回路と、 上記第１のサンプル・ホールド回路に保持されている上
記一方の入力信号のアナログレベルをディジタルデータ
に変換したのち、上記第２のサンプル・ホールド回路に
保持されている上記他方の入力信号のアナログレベルを
ディジタルデータに変換するＡ／Ｄコンバータと、 上記Ａ／Ｄコンバータからまず順次送出される上記一方
の入力信号のシリアルデータを受けてパラレルデータに
変換する第１のシフトレジスタ、及び次に同Ａ／Ｄコン
バータから送出される上記他方の入力信号のシリアルデ
ータを受けてパラレルデータに変換する第２のシフトレ
ジスタと、 上記２つのサンプル・ホールド回路とＡ／Ｄコンバー
タ、及び２つのシフトレジスタへ所定のタイミングクロ
ックを与えてその動作を制御するとともに、同シレトレ
ジスタに形成された上記入力信号のパラレルデータを第
１のシフトレジスタから第２のシフトレジスタの順で連
続読み取り可能にＣＰＵへ開放する制御部とを備えてい
ることを特徴とするシリアルデータのパラレル変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15283094A JP3244596B2 (ja) | 1994-06-10 | 1994-06-10 | シリアルデータのパラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15283094A JP3244596B2 (ja) | 1994-06-10 | 1994-06-10 | シリアルデータのパラレル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07336238A JPH07336238A (ja) | 1995-12-22 |
| JP3244596B2 true JP3244596B2 (ja) | 2002-01-07 |
Family
ID=15549072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15283094A Expired - Fee Related JP3244596B2 (ja) | 1994-06-10 | 1994-06-10 | シリアルデータのパラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3244596B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010038319A1 (ja) * | 2008-10-02 | 2010-04-08 | エレックス工業株式会社 | 超高速ad変換におけるビットアラインメント補正機構 |
-
1994
- 1994-06-10 JP JP15283094A patent/JP3244596B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07336238A (ja) | 1995-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4527148A (en) | Analog-digital converter | |
| EP0370473B1 (en) | Digital filter | |
| JP2590741Y2 (ja) | 半導体試験装置用タイミング発生器 | |
| JP3244596B2 (ja) | シリアルデータのパラレル変換回路 | |
| JPH09252251A (ja) | 多相クロック信号発生回路およびアナログ・ディジタル変換器 | |
| JP2826452B2 (ja) | 波形記憶装置 | |
| JPH0774634A (ja) | 波形記憶装置 | |
| JP3272865B2 (ja) | 電力系統ディジタル保護制御装置のａ／ｄ変換方法 | |
| JPH0421218B2 (ja) | ||
| JPH056687A (ja) | アナログ信号記憶装置 | |
| JPS6029028A (ja) | 高速アナログ・デジタル変換回路 | |
| JP3895235B2 (ja) | クロック生成方法及び回路並びにａ／ｄ変換方法及び装置 | |
| JP3732588B2 (ja) | 積分型ａ／ｄ変換器およびａ／ｄ変換方法 | |
| JPH0628339B2 (ja) | アナログ・ディジタル変換装置 | |
| JPH04133521A (ja) | デジタル／アナログ変換器 | |
| JPS6251317A (ja) | Ａ／ｄ変換装置 | |
| JPH0621816A (ja) | Ｄ／ａコンバータテスト回路 | |
| JPH0894677A (ja) | 回路素子測定器における検出交流信号のサンプリング方法 | |
| KR0165822B1 (ko) | 오프셋 조절 장치 | |
| JPS6264213A (ja) | 保護リレ−の入力変換回路 | |
| JPH07333260A (ja) | 電流センサのオフセット除去回路 | |
| JPH0629932A (ja) | サンプリングレート変換装置 | |
| JPH07106970A (ja) | Ａ／ｄ変換装置 | |
| JPS6029015A (ja) | デジタル積分回路 | |
| JPS6029029A (ja) | Ａｄ変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010919 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101026 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131026 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |