JP3298908B2 - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
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Description
【０００１】
【産業上の利用分野】本発明は複数のアナログ入力端子
を持つアナログ・ディジタル変換器に関する。
を持つアナログ・ディジタル変換器に関する。
【０００２】
【従来の技術】従来、この種の複数のアナログ入力端子
を持つアナログ・ディジタル変換器は、変換するアナロ
グ信号を選択しそのアナログ信号の変換を行う動作を、
持っているアナログ端子に対して順次繰り返して行って
いた。また、変換結果に対する処理は全てＣＰＵ処理に
よって行っていた。
を持つアナログ・ディジタル変換器は、変換するアナロ
グ信号を選択しそのアナログ信号の変換を行う動作を、
持っているアナログ端子に対して順次繰り返して行って
いた。また、変換結果に対する処理は全てＣＰＵ処理に
よって行っていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の複数のアナログ入力端子を持つアナログ・ディ
ジタル変換器では全アナログ入力端子の変換を行う場
合、入力信号の変化が見られなかったアナログ入力端子
に対しても変化があった端子と同様に変換を行うため、
アナログ入力端子数に比例した変換時間を必要とし、変
換器の利用効率が悪いという欠点がある。また、各端子
のアナログ入力信号の変化により制御を行う場合、アナ
ログ入力信号の変化の検出は、アナログ・ディジタル変
換結果を読み込み、ＣＰＵ処理を行わなければわからな
いため、アナログ入力信号の変化がない場合にも、ＣＰ
Ｕ処理を必要とし、これがＣＰＵの処理の負担を大きく
する要因となっていた。
た従来の複数のアナログ入力端子を持つアナログ・ディ
ジタル変換器では全アナログ入力端子の変換を行う場
合、入力信号の変化が見られなかったアナログ入力端子
に対しても変化があった端子と同様に変換を行うため、
アナログ入力端子数に比例した変換時間を必要とし、変
換器の利用効率が悪いという欠点がある。また、各端子
のアナログ入力信号の変化により制御を行う場合、アナ
ログ入力信号の変化の検出は、アナログ・ディジタル変
換結果を読み込み、ＣＰＵ処理を行わなければわからな
いため、アナログ入力信号の変化がない場合にも、ＣＰ
Ｕ処理を必要とし、これがＣＰＵの処理の負担を大きく
する要因となっていた。
【０００４】本発明はかかる問題点に鑑みてなされたも
のであって、その利用効率を向上させ、変換時間を短縮
することができるアナログ・ディジタル変換器を提供す
ることを目的とする。
のであって、その利用効率を向上させ、変換時間を短縮
することができるアナログ・ディジタル変換器を提供す
ることを目的とする。
【０００５】
【課題を解決するための手段】本発明に係るアナログ・
ディジタル変換器は、複数のアナログ入力端子と、複数
のアナログ入力端子ごとに前回変換時のアナログ信号の
電位を保持する第１の保持手段と、複数のアナログ入力
端子ごとに現在のアナログ信号の電位を保持する第２の
保持手段と、第１の保持手段に保持された電位と第２の
保持手段に保持された電位との比較を、タイミング制御
回路の指令により、複数のアナログ入力端子ごとに順次
行うことで、第１の保持手段に保持された電位と第２の
保持手段に保持された電位との間のビット単位の偏差
を、複数のアナログ入力端子ごとに順次求める手段と、
第１の保持手段に保持された電位と第２の保持手段に保
持された電位との間のビット単位の偏差の許容範囲を前
記複数のアナログ入力端子ごとに設定する手段と、比較
の結果求まった偏差が、偏差の許容範囲の値を超えたこ
とを検出し通知する手段と、通知に応答して、アナログ
・デジタル変換を行う変換手段とを有することを特徴と
する。
ディジタル変換器は、複数のアナログ入力端子と、複数
のアナログ入力端子ごとに前回変換時のアナログ信号の
電位を保持する第１の保持手段と、複数のアナログ入力
端子ごとに現在のアナログ信号の電位を保持する第２の
保持手段と、第１の保持手段に保持された電位と第２の
保持手段に保持された電位との比較を、タイミング制御
回路の指令により、複数のアナログ入力端子ごとに順次
行うことで、第１の保持手段に保持された電位と第２の
保持手段に保持された電位との間のビット単位の偏差
を、複数のアナログ入力端子ごとに順次求める手段と、
第１の保持手段に保持された電位と第２の保持手段に保
持された電位との間のビット単位の偏差の許容範囲を前
記複数のアナログ入力端子ごとに設定する手段と、比較
の結果求まった偏差が、偏差の許容範囲の値を超えたこ
とを検出し通知する手段と、通知に応答して、アナログ
・デジタル変換を行う変換手段とを有することを特徴と
する。
【０００６】
【作用】本発明においては、各アナログ入力端子の前回
変換時のアナログ信号の電位を保持手段が保持し、検出
手段がこの前回変換時の電位と現在の変換時の電位とを
比較し、その偏差が設定手段により設定された許容範囲
を超えた場合に、アナログ・ディジタル変換を行い、偏
差が許容範囲内である場合には、アナログ・ディジタル
変換を行わない。このため、変換器の利用効率が向上
し、変換時間が短縮される。また、入力信号に変化がな
い場合には、変換を行わないので、ＣＰＵ処理が不要と
なり、その負担を軽減できる。
変換時のアナログ信号の電位を保持手段が保持し、検出
手段がこの前回変換時の電位と現在の変換時の電位とを
比較し、その偏差が設定手段により設定された許容範囲
を超えた場合に、アナログ・ディジタル変換を行い、偏
差が許容範囲内である場合には、アナログ・ディジタル
変換を行わない。このため、変換器の利用効率が向上
し、変換時間が短縮される。また、入力信号に変化がな
い場合には、変換を行わないので、ＣＰＵ処理が不要と
なり、その負担を軽減できる。
【０００７】
【実施例】次に、本発明について添付の図面を用いて説
明する。
明する。
【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。AIN1,AIN2,AIN3はアナログ入力端子であ
る。変換対象となるアナログ信号の電位を保持するサン
プルホールド回路101,102,103 が夫々アナログ入力端子
AIN1,AIN2,AIN3に対応して設けられている。また、アナ
ログ入力端子AIN1,AIN2,AIN3には、夫々サンプルホール
ド回路104,105,106も接続されており、これらのサンプ
ルホールド回路104,105,106は前回変換時のアナログ信
号の電位を保持する。
ク図である。AIN1,AIN2,AIN3はアナログ入力端子であ
る。変換対象となるアナログ信号の電位を保持するサン
プルホールド回路101,102,103 が夫々アナログ入力端子
AIN1,AIN2,AIN3に対応して設けられている。また、アナ
ログ入力端子AIN1,AIN2,AIN3には、夫々サンプルホール
ド回路104,105,106も接続されており、これらのサンプ
ルホールド回路104,105,106は前回変換時のアナログ信
号の電位を保持する。
【０００９】アナログ・マルチプレクサ107 は変換対象
の保持されたアナログ信号を入力し、その中から任意の
１つを選択する。アナログ・マルチプレクサ108 は前回
変換時に保持されたアナログ信号を入力とし、その中か
ら任意の１つを選択する。オフセット電圧発生回路109
は各アナログ入力端子毎の前回変換時保持されたアナロ
グ信号と変換対象となるアナログ信号との許容偏差を記
憶し、参照時に許容偏差を出力する。
の保持されたアナログ信号を入力し、その中から任意の
１つを選択する。アナログ・マルチプレクサ108 は前回
変換時に保持されたアナログ信号を入力とし、その中か
ら任意の１つを選択する。オフセット電圧発生回路109
は各アナログ入力端子毎の前回変換時保持されたアナロ
グ信号と変換対象となるアナログ信号との許容偏差を記
憶し、参照時に許容偏差を出力する。
【００１０】アナログマルチプレクサ107の出力VALNNは
オフセット入力付きのアナログ・コンパレータ110の正
端子及びオフセット入力付きのアナログ・コンパレータ
111の負端子に入力され、アナログマルチプレクサ108の
出力VALNOはコンパレータ110の負端子及びコンパレータ
111の正端子に入力されている。
オフセット入力付きのアナログ・コンパレータ110の正
端子及びオフセット入力付きのアナログ・コンパレータ
111の負端子に入力され、アナログマルチプレクサ108の
出力VALNOはコンパレータ110の負端子及びコンパレータ
111の正端子に入力されている。
【００１１】ＯＲゲート112 は偏差許容範囲を超えた場
合１を出力する。このＯＲゲート112の出力はＡＮＤゲ
ート113,114,115の一方の入力端子に入力されると共
に、ラッチ116にも入力される。ＡＮＤゲート113,114,1
15の他方の入力端子には変換動作のタイミング信号制御
回路122の出力T1,T2,T3が入力される。そして、ＡＮＤ
ゲート113,114,115の出力はラッチ117,118,119に入力さ
れ、ラッチ116,117,118,119 は偏差許容範囲オーバー検
出結果を保持する。
合１を出力する。このＯＲゲート112の出力はＡＮＤゲ
ート113,114,115の一方の入力端子に入力されると共
に、ラッチ116にも入力される。ＡＮＤゲート113,114,1
15の他方の入力端子には変換動作のタイミング信号制御
回路122の出力T1,T2,T3が入力される。そして、ＡＮＤ
ゲート113,114,115の出力はラッチ117,118,119に入力さ
れ、ラッチ116,117,118,119 は偏差許容範囲オーバー検
出結果を保持する。
【００１２】符号120 はＡＤ変換ユニットであり、この
ＡＤ変換ユニット120から得られた各入力端子ごとの変
換結果は変換結果格納バッファ121に格納される。
ＡＤ変換ユニット120から得られた各入力端子ごとの変
換結果は変換結果格納バッファ121に格納される。
【００１３】変換動作のタイミング信号制御回路122か
ら出力されたサンプル信号SAMPNはサンプル信号生成用
のＡＮＤゲート123,124,125を介して変換対象となるサ
ンプルホールド回路101,102,103 へ入力される。変換動
作タイミング信号制御回路122の出力であるサンプル信
号SAMPOはサンプル信号生成用のＡＮＤゲート126,127,1
28 を介して前回変換時の電位を保持するサンプルホー
ルド回路104,105,106 へ入力される。また、ＡＮＤゲー
ト129,130,131 はＣＰＵへの割り込み信号生成用のもの
であり、ラッチ117,118,119の出力が入力される。
ら出力されたサンプル信号SAMPNはサンプル信号生成用
のＡＮＤゲート123,124,125を介して変換対象となるサ
ンプルホールド回路101,102,103 へ入力される。変換動
作タイミング信号制御回路122の出力であるサンプル信
号SAMPOはサンプル信号生成用のＡＮＤゲート126,127,1
28 を介して前回変換時の電位を保持するサンプルホー
ルド回路104,105,106 へ入力される。また、ＡＮＤゲー
ト129,130,131 はＣＰＵへの割り込み信号生成用のもの
であり、ラッチ117,118,119の出力が入力される。
【００１４】タイミング信号制御回路122 はラッチ116,
117,118,119から出力されるリセット信号RESETにより初
期化され、現在変換中又は比較中の入力端子に従って変
換チャンネルステータス信号T1,T2,T3を発生し、この変
換ステータスは現在の変換ステータス及び許容偏差オー
バー検出結果ラッチ出力116 とＡＤ変換ユニット120か
らの変換終了信号CNVEDNDにより変化する。また、タイ
ミング信号制御回路122 はアナログ・ディジタル変換を
行う側のサンプルホールド回路101,102,103 へのサンプ
ル信号SAMPN、前回変換時のアナログ信号を保持するサ
ンプルホールド回路104,105,106 へのサンプル信号SAMP
O、偏差電圧検出結果ラッチ信号CMP、アナログ・ディジ
タル変換開始信号STARTを発生する。
117,118,119から出力されるリセット信号RESETにより初
期化され、現在変換中又は比較中の入力端子に従って変
換チャンネルステータス信号T1,T2,T3を発生し、この変
換ステータスは現在の変換ステータス及び許容偏差オー
バー検出結果ラッチ出力116 とＡＤ変換ユニット120か
らの変換終了信号CNVEDNDにより変化する。また、タイ
ミング信号制御回路122 はアナログ・ディジタル変換を
行う側のサンプルホールド回路101,102,103 へのサンプ
ル信号SAMPN、前回変換時のアナログ信号を保持するサ
ンプルホールド回路104,105,106 へのサンプル信号SAMP
O、偏差電圧検出結果ラッチ信号CMP、アナログ・ディジ
タル変換開始信号STARTを発生する。
【００１５】各サンプルホールド回路101,102,103 及び
104,105,106 へのサンプル信号SAMPN1,SAMPN2,SAMPN3及
びSAMPO1,SAMPO2,SAMPO3は変換チャンネルステータス信
号T1,T2,T3とサンプルホールド信号SAMPN、SAMPOにより
ＡＮＤゲート123,124,125 及び126,127,128 によりつく
られる。
104,105,106 へのサンプル信号SAMPN1,SAMPN2,SAMPN3及
びSAMPO1,SAMPO2,SAMPO3は変換チャンネルステータス信
号T1,T2,T3とサンプルホールド信号SAMPN、SAMPOにより
ＡＮＤゲート123,124,125 及び126,127,128 によりつく
られる。
【００１６】アナログマルチプレクサ107 はサンプルホ
ールド回路101,102,103 に保持された電位を変換チャン
ネルステータス信号T1,T2,T3のアクティブレベルにより
選択し、その出力電圧ＶAINNをＡＤ変換ユニット120 の
アナログ入力ＶAIN 、アナログ・コンパレータ110 の＋
側、アナログ・コンパレータ111 の−側に出力する。同
様にアナログ・マルチプレクサ108 はサンプルホールド
回路104,105,106 に保持された電位を変換チャンネルス
テータス信号T1,T2,T3のアクティブレベルより選択し、
出力電圧ＶAINOをアナログ・コンパレータ110 の−側、
111 の＋側に出力する。オフセット電圧発生回路109 は
変換チャンネル１，２，３に対応してVOF1,VOF2,VOF3の
３個のオフセット設定レジスタを持つ。そして、各レジ
スタは変換動作の初期化時にＡＤ変換分解能である１ビ
ット分の電圧に設定される。またＣＰＵによりビット単
位のオフセット電圧を設定できる。そして、オフセット
電圧発生回路109 は変換チャンネルステータス信号T1,T
2,T3に対応したオフセット設定レジスタVOF1,VOF2,VOF3
によりオフセット電圧ＶOFを発生し、これをアナログ・
コンパレータ110,111 のオフセット調整端子に出力す
る。
ールド回路101,102,103 に保持された電位を変換チャン
ネルステータス信号T1,T2,T3のアクティブレベルにより
選択し、その出力電圧ＶAINNをＡＤ変換ユニット120 の
アナログ入力ＶAIN 、アナログ・コンパレータ110 の＋
側、アナログ・コンパレータ111 の−側に出力する。同
様にアナログ・マルチプレクサ108 はサンプルホールド
回路104,105,106 に保持された電位を変換チャンネルス
テータス信号T1,T2,T3のアクティブレベルより選択し、
出力電圧ＶAINOをアナログ・コンパレータ110 の−側、
111 の＋側に出力する。オフセット電圧発生回路109 は
変換チャンネル１，２，３に対応してVOF1,VOF2,VOF3の
３個のオフセット設定レジスタを持つ。そして、各レジ
スタは変換動作の初期化時にＡＤ変換分解能である１ビ
ット分の電圧に設定される。またＣＰＵによりビット単
位のオフセット電圧を設定できる。そして、オフセット
電圧発生回路109 は変換チャンネルステータス信号T1,T
2,T3に対応したオフセット設定レジスタVOF1,VOF2,VOF3
によりオフセット電圧ＶOFを発生し、これをアナログ・
コンパレータ110,111 のオフセット調整端子に出力す
る。
【００１７】偏差の許容範囲オーバー検出はＶAINN，Ｖ
AINO，ＶOFを入力とする２つの−オフセット付のアナロ
グコンパレータ110,111 と、ＯＲゲート112 により行わ
れる。アナログ・コンパレータ110,111 は夫々ＶAINN−
ＶOF＞ＶAINO，及びＶAINO−ＶOF＞ＶAINNのときに１を
出力し、その結果、ＯＲゲート112 は｜ＶAINO−ＶAINN
｜＞ＶOFのときに１を出力する。
AINO，ＶOFを入力とする２つの−オフセット付のアナロ
グコンパレータ110,111 と、ＯＲゲート112 により行わ
れる。アナログ・コンパレータ110,111 は夫々ＶAINN−
ＶOF＞ＶAINO，及びＶAINO−ＶOF＞ＶAINNのときに１を
出力し、その結果、ＯＲゲート112 は｜ＶAINO−ＶAINN
｜＞ＶOFのときに１を出力する。
【００１８】偏差許容範囲オーバー検出結果ラッチ116
は検出結果であるＯＲゲート112 の出力をタイミング制
御回路122 からのラッチ信号CMPによりラッチし、これ
をタイミング制御回路122 へ出力する。ラッチ117,118,
119 はＡＮＤゲート113,114,115 においてＯＲゲート11
2 の出力とT1,T2,T3の積として作られる変換チャンネル
に対応する検出結果をラッチ信号CMPによりラッチす
る。
は検出結果であるＯＲゲート112 の出力をタイミング制
御回路122 からのラッチ信号CMPによりラッチし、これ
をタイミング制御回路122 へ出力する。ラッチ117,118,
119 はＡＮＤゲート113,114,115 においてＯＲゲート11
2 の出力とT1,T2,T3の積として作られる変換チャンネル
に対応する検出結果をラッチ信号CMPによりラッチす
る。
【００１９】ＡＤ変換ユニット120 はアナログ・マルチ
プレクサ107 の出力電圧ＶAINNを入力とし、タイミング
制御回路122 からの変換開始信号STARTにより変換を始
め、変換が終了すると変換終了信号CNVENDを出力すると
共に、その変換結果を変換チャンネルステータス信号T
1,T2,T3に対応する変換結果格納バッファ121内のレジス
タADCR1,ADCR2,ADCR3に変換終了信号CNVENDにより書き
込む。
プレクサ107 の出力電圧ＶAINNを入力とし、タイミング
制御回路122 からの変換開始信号STARTにより変換を始
め、変換が終了すると変換終了信号CNVENDを出力すると
共に、その変換結果を変換チャンネルステータス信号T
1,T2,T3に対応する変換結果格納バッファ121内のレジス
タADCR1,ADCR2,ADCR3に変換終了信号CNVENDにより書き
込む。
【００２０】割り込み要求信号生成用のＡＮＤゲート12
9,130,131はラッチ117,118,119 でラッチされた変換チ
ャンネルに対応する検出結果と、ＡＤ変換ユニット120
からの変換終了信号CNVENDの積により割り込み要求信号
を作る。
9,130,131はラッチ117,118,119 でラッチされた変換チ
ャンネルに対応する検出結果と、ＡＤ変換ユニット120
からの変換終了信号CNVENDの積により割り込み要求信号
を作る。
【００２１】次に、上述の如く構成されたアナログ・デ
ィジタル変換器の変換動作について説明する。
ィジタル変換器の変換動作について説明する。
【００２２】先ず、通常の変換動作、即ち初期化時の動
作について、図２の初期化時の制御信号のタイミングチ
ャート及び図１のブロック図を使用して説明する。
作について、図２の初期化時の制御信号のタイミングチ
ャート及び図１のブロック図を使用して説明する。
【００２３】タイミング信号制御回路122 はRESET信号
入力により初期化される。そして変換中のチャンネルを
示す変換チャンネルステータス信号T1,T2,T3は対応する
アナログ入力チャンネルAIN1,AIN2,AIN3の変換に対応し
て図２に示すようにアクティブ（“１”）となりリセッ
ト直後はT1→T2→T3と変化し、AIN1,AIN2,AIN3の順に変
換を行う。そして、各変換ステートの１クロック目にサ
ンプルホールド信号SAMPN,SAMPOを同時にアクティブと
し、変換ステータス信号T1,T2,T3に対応するアナログ入
力AIN1,AIN2,AIN3のサンプルホールド回路101,102,103
及びサンプルホールド回路104,105,106 へのサンプル信
号SAMPN1,2,3及びSAMPO1.2,3をアクティブとして対応す
るチャンネルのアナログ電位を保持する。
入力により初期化される。そして変換中のチャンネルを
示す変換チャンネルステータス信号T1,T2,T3は対応する
アナログ入力チャンネルAIN1,AIN2,AIN3の変換に対応し
て図２に示すようにアクティブ（“１”）となりリセッ
ト直後はT1→T2→T3と変化し、AIN1,AIN2,AIN3の順に変
換を行う。そして、各変換ステートの１クロック目にサ
ンプルホールド信号SAMPN,SAMPOを同時にアクティブと
し、変換ステータス信号T1,T2,T3に対応するアナログ入
力AIN1,AIN2,AIN3のサンプルホールド回路101,102,103
及びサンプルホールド回路104,105,106 へのサンプル信
号SAMPN1,2,3及びSAMPO1.2,3をアクティブとして対応す
るチャンネルのアナログ電位を保持する。
【００２４】そして、アナログマルチプレクサ107 は変
換ステータス信号T1,T2,T3に対応する変換チャンネルが
保持されたアナログ電位を出力する。アナログ・マルチ
プレクサ出力が安定した後、３クロック目にＡＤ変換ユ
ニット120への変換開始信号STARTが出力されて変換を開
始する。
換ステータス信号T1,T2,T3に対応する変換チャンネルが
保持されたアナログ電位を出力する。アナログ・マルチ
プレクサ出力が安定した後、３クロック目にＡＤ変換ユ
ニット120への変換開始信号STARTが出力されて変換を開
始する。
【００２５】ＡＤ変換ユニット120が変換を終了する
と、変換終了信号CNVENDがタイミング信号制御回路122
に出力されて変換ステートは次に遷移する。
と、変換終了信号CNVENDがタイミング信号制御回路122
に出力されて変換ステートは次に遷移する。
【００２６】次に、各チャンネルの変換について説明す
る。リセット直後、変換チャンネルステータス信号T1,T
2,T3は図２に示すように1,0,0となる。そして、前回変
換時のアナログ電位を保持するサンプルホールド回路10
4,105,106へのサンプル信号SAMPO、現在変換時のアナロ
グ電位を保持するサンプルホールド回路101,102,103へ
のサンプル信号SAMPNは同時にアクティブとなる。これ
により、アナログ入力信号AIN1の現在の変換電位保持用
のサンプルホールド回路101及び前回変換のアナログ電
位保持用のサンプルホールド回路104 へのサンプル信号
SAMPN1,SAMPO1がアクティブとなり、サンプルホールド
回路101,104 には同一のアナログ電位が保持される。
る。リセット直後、変換チャンネルステータス信号T1,T
2,T3は図２に示すように1,0,0となる。そして、前回変
換時のアナログ電位を保持するサンプルホールド回路10
4,105,106へのサンプル信号SAMPO、現在変換時のアナロ
グ電位を保持するサンプルホールド回路101,102,103へ
のサンプル信号SAMPNは同時にアクティブとなる。これ
により、アナログ入力信号AIN1の現在の変換電位保持用
のサンプルホールド回路101及び前回変換のアナログ電
位保持用のサンプルホールド回路104 へのサンプル信号
SAMPN1,SAMPO1がアクティブとなり、サンプルホールド
回路101,104 には同一のアナログ電位が保持される。
【００２７】アナログ・マルチプレクサ107 はT1のアク
ティブによりサンプルホールド回路101 の出力が選択さ
れる。タイミング信号制御回路122 からのＡＤ変換開始
信号STARTによりＡＤ変換ユニット120 は変換動作を開
始する。変換が終了するとＡＤ変換ユニット120 は終了
信号CNVENDを出力し、変換結果を変換格納バッファ121
内のＡＤＣＲ１に書き込み、T1の変換動作は終了する。
ティブによりサンプルホールド回路101 の出力が選択さ
れる。タイミング信号制御回路122 からのＡＤ変換開始
信号STARTによりＡＤ変換ユニット120 は変換動作を開
始する。変換が終了するとＡＤ変換ユニット120 は終了
信号CNVENDを出力し、変換結果を変換格納バッファ121
内のＡＤＣＲ１に書き込み、T1の変換動作は終了する。
【００２８】変換終了信号CNVENDによりタイミング信号
制御回路122 の変換ステートは進み、T1,T2,T3は夫々0,
1,0となり、AIN2の変換動作を行う。そして、同様にサ
ンプルホールド回路102,105にアナログ電位が保持さ
れ、変換動作が行われた後、CNVENDにより変換結果が変
換結果格納バッファ121 内のＡＤＣＲ２に書き込まれ
る。変換終了信号CNVENDにより変換ステートT1,T2,T3は
夫々0,0,1となり、AIN3の変換動作を行う。
制御回路122 の変換ステートは進み、T1,T2,T3は夫々0,
1,0となり、AIN2の変換動作を行う。そして、同様にサ
ンプルホールド回路102,105にアナログ電位が保持さ
れ、変換動作が行われた後、CNVENDにより変換結果が変
換結果格納バッファ121 内のＡＤＣＲ２に書き込まれ
る。変換終了信号CNVENDにより変換ステートT1,T2,T3は
夫々0,0,1となり、AIN3の変換動作を行う。
【００２９】即ち、同様に、サンプルホールド回路103,
106にアナログ電位が保持され、変換動作が行われた
後、CNVENDにより変換結果が変換結果格納バッファ121
内のＡＤＣＲ３に書き込まれる。
106にアナログ電位が保持され、変換動作が行われた
後、CNVENDにより変換結果が変換結果格納バッファ121
内のＡＤＣＲ３に書き込まれる。
【００３０】以上３回の変換動作により、変換結果格納
バッファ121のADCR1,2,3の初期値設定と、各入力端子の
前回変換時のアナログ電位をサンプルホールド回路104,
105,106 に保持する初期化動作が終了したことになる。
バッファ121のADCR1,2,3の初期値設定と、各入力端子の
前回変換時のアナログ電位をサンプルホールド回路104,
105,106 に保持する初期化動作が終了したことになる。
【００３１】次に、初期化後の動作について、図３のタ
イミングチャート及び図１を使用して説明する。
イミングチャート及び図１を使用して説明する。
【００３２】図３のタイミングチャートは初期設定終了
後の動作を示している。初期化終了後はT1→T2→T3→T1
→T2と前回変換時にサンプルホールド回路に保持された
アナログ電位と現在保持されたアナログ電位を比較する
動作が行われる。２回目のT2での比較によりアナログ電
位の偏差が許容範囲を超えており、その場合T2の通常の
変換動作が行われる。
後の動作を示している。初期化終了後はT1→T2→T3→T1
→T2と前回変換時にサンプルホールド回路に保持された
アナログ電位と現在保持されたアナログ電位を比較する
動作が行われる。２回目のT2での比較によりアナログ電
位の偏差が許容範囲を超えており、その場合T2の通常の
変換動作が行われる。
【００３３】そして、T2の通常の変換終了後、再び、T3
→T1→T2と前回変換のアナログ値と現在のアナログ値の
比較動作が行われる。
→T1→T2と前回変換のアナログ値と現在のアナログ値の
比較動作が行われる。
【００３４】次に、初期化後の動作について説明する。
先ず、オフセット電圧発生回路109のレジスタVOF1,VOF
2,VOF3に各チャンネルの偏差の許容範囲を設定してお
く。初期化動作が終了すると、再び図３のようにT1＝１
のステートとなる。前回変換時のアナログ電位と現在の
アナログ入力端子の電位との比較動作においては、サン
プルホールド回路へのサンプルホールド信号は現在変換
のサンプルホールド回路101,102,103へのサンプル信号S
AMPNのみアクティブとなり、前回変換時のサンプルホー
ルド回路104,105,.106へのサンプル信号SAMPOはインア
クティブのままである。よって、前回変換時のアナログ
電位のサンプルホールド回路104 へのサンプルは行われ
ず、変換側のサンプルホールド101のサンプリングのみ
が行われる。その結果、サンプルホールド回路101 には
現在のアナログ電位が保持され、サンプルホールド回路
104 には初期化時に変換したアナログ電位が保持され
る。
先ず、オフセット電圧発生回路109のレジスタVOF1,VOF
2,VOF3に各チャンネルの偏差の許容範囲を設定してお
く。初期化動作が終了すると、再び図３のようにT1＝１
のステートとなる。前回変換時のアナログ電位と現在の
アナログ入力端子の電位との比較動作においては、サン
プルホールド回路へのサンプルホールド信号は現在変換
のサンプルホールド回路101,102,103へのサンプル信号S
AMPNのみアクティブとなり、前回変換時のサンプルホー
ルド回路104,105,.106へのサンプル信号SAMPOはインア
クティブのままである。よって、前回変換時のアナログ
電位のサンプルホールド回路104 へのサンプルは行われ
ず、変換側のサンプルホールド101のサンプリングのみ
が行われる。その結果、サンプルホールド回路101 には
現在のアナログ電位が保持され、サンプルホールド回路
104 には初期化時に変換したアナログ電位が保持され
る。
【００３５】アナログ・マルチプレクサ107,108 に出力
されたサンプルホールド回路101,104 の偏差がチャンネ
ル１に対応するオフセット電圧ＶOFの範囲であれば、Ｏ
Ｒゲート112 の出力は０であり、ラッチ116 及び117 の
出力は０のままである。ラッチ116 の出力が０の場合、
変換チャンネルステータスはT2＝１に遷移し、同様にサ
ンプルホールド回路102 のみのサンプルが行われ、チャ
ンネル２に対応する偏差の判定が行われる。偏差が許容
範囲であれば、変換チャンネルステータスはT3＝１に遷
移し、同様にサンプルホールド回路103 のみのサンプル
が行われ、チャンネル３に対応する偏差の判定が行われ
る。以後、各チャンネルの偏差が許容範囲である場合
は、T1→T2→T3→T1→T2と偏差判別ステートを続ける。
されたサンプルホールド回路101,104 の偏差がチャンネ
ル１に対応するオフセット電圧ＶOFの範囲であれば、Ｏ
Ｒゲート112 の出力は０であり、ラッチ116 及び117 の
出力は０のままである。ラッチ116 の出力が０の場合、
変換チャンネルステータスはT2＝１に遷移し、同様にサ
ンプルホールド回路102 のみのサンプルが行われ、チャ
ンネル２に対応する偏差の判定が行われる。偏差が許容
範囲であれば、変換チャンネルステータスはT3＝１に遷
移し、同様にサンプルホールド回路103 のみのサンプル
が行われ、チャンネル３に対応する偏差の判定が行われ
る。以後、各チャンネルの偏差が許容範囲である場合
は、T1→T2→T3→T1→T2と偏差判別ステートを続ける。
【００３６】次に、偏差が許容範囲を超えた場合につい
て、T2＝１の状態を説明する。
て、T2＝１の状態を説明する。
【００３７】T2＝１状態の偏差判別ステートにおいて、
許容範囲を超えたことを検出した場合、ＯＲゲート112
が１となり、タイミング制御回路122 からのラッチ信号
ＣＭＰ信号が１となった時点でラッチ116,118 がセット
される。ラッチ116がセットされるタイミング制御回路1
22 において、変換チャンネルステータスはT2＝１のま
まで、今度は前変換結果をサンプリングさせる信号SAMP
Oと変換用のサンプル信号SAMPNが同時にアクティブとな
り、サンプルホールド回路102,105 は同時にサンプルホ
ールドされ同一の電圧が保持される。
許容範囲を超えたことを検出した場合、ＯＲゲート112
が１となり、タイミング制御回路122 からのラッチ信号
ＣＭＰ信号が１となった時点でラッチ116,118 がセット
される。ラッチ116がセットされるタイミング制御回路1
22 において、変換チャンネルステータスはT2＝１のま
まで、今度は前変換結果をサンプリングさせる信号SAMP
Oと変換用のサンプル信号SAMPNが同時にアクティブとな
り、サンプルホールド回路102,105 は同時にサンプルホ
ールドされ同一の電圧が保持される。
【００３８】その後、ＡＤ変換動作を行い変換結果格納
レジスタADCR2に変換結果を格納し、ＡＮＤゲート130を
介してＥＮＴ２をアクティブとし、割り込み要求信号を
出力する。
レジスタADCR2に変換結果を格納し、ＡＮＤゲート130を
介してＥＮＴ２をアクティブとし、割り込み要求信号を
出力する。
【００３９】変換終了後は、変換チャンネルステータス
を進めてT3＝１とし、偏差判別ステートとなる。そし
て、偏差が許容範囲を超えるまでT3→T1→T2→T3→T1と
偏差判別ステートをチャンネルスキャンしながら、比較
動作を続ける。その後、偏差が許容範囲を超えたことを
検出した場合には、通常変換ステートに遷移し、該当チ
ャンネルの変換を行い、変換結果を格納し、割り込み要
求を出力する動作を行う。そして、その後、再び偏差判
別ステートに戻るといった動作を繰り返し行い、変換を
行う。
を進めてT3＝１とし、偏差判別ステートとなる。そし
て、偏差が許容範囲を超えるまでT3→T1→T2→T3→T1と
偏差判別ステートをチャンネルスキャンしながら、比較
動作を続ける。その後、偏差が許容範囲を超えたことを
検出した場合には、通常変換ステートに遷移し、該当チ
ャンネルの変換を行い、変換結果を格納し、割り込み要
求を出力する動作を行う。そして、その後、再び偏差判
別ステートに戻るといった動作を繰り返し行い、変換を
行う。
【００４０】図４は本発明の第２の実施例を示すブロッ
ク図である。図４において、図１と同一物には同一符号
を付してその詳細な説明は省略する。アナログ・マルチ
プレクサ203 はアナログ入力端子AIN1,AIN2,AIN3に入力
された信号を変換ステータスT1, T2, T3により選択す
る。このアナログ・マルチプレクサ203の出力はサンプ
ルホールド回路201により保持される。ディジタル・ア
ナログ変換器202 は変換結果格納バッファ121から変換
ステータスT1→T2→T3に対応したディジタル変換結果で
あるディジタル出力を読み込み、それをデジタル・アナ
ログ変換してアナログ値に変換し、出力する。
ク図である。図４において、図１と同一物には同一符号
を付してその詳細な説明は省略する。アナログ・マルチ
プレクサ203 はアナログ入力端子AIN1,AIN2,AIN3に入力
された信号を変換ステータスT1, T2, T3により選択す
る。このアナログ・マルチプレクサ203の出力はサンプ
ルホールド回路201により保持される。ディジタル・ア
ナログ変換器202 は変換結果格納バッファ121から変換
ステータスT1→T2→T3に対応したディジタル変換結果で
あるディジタル出力を読み込み、それをデジタル・アナ
ログ変換してアナログ値に変換し、出力する。
【００４１】この第２の実施例では、第１の実施例の各
入力端子の前回変換時のアナログ値の保持回路及びマル
チプレクサをディジタル・アナログ変換器202 でおき換
えている。変換結果格納バッファ121 は変換ステータス
T1→T2→T3に対応する変換結果をディジタル・アナログ
変換器202に出力するので、ディジタル・アナログ変換
器202は常に変換結果に対応する前変換結果のアナログ
値を出力する。
入力端子の前回変換時のアナログ値の保持回路及びマル
チプレクサをディジタル・アナログ変換器202 でおき換
えている。変換結果格納バッファ121 は変換ステータス
T1→T2→T3に対応する変換結果をディジタル・アナログ
変換器202に出力するので、ディジタル・アナログ変換
器202は常に変換結果に対応する前変換結果のアナログ
値を出力する。
【００４２】この第２の実施例の変換動作は第１の実施
例と同様であるので省略する。第２の実施例では前回変
換のアナログ電位保持用のサンプルホールド回路をディ
ジタル・アナログ変換器202で置き換えているので、長
時間に亘って、あるチャンネルが変換されない場合で
も、サンプルホールド回路のチャージが放電により抜け
るとか、雑音の影響を受ける等の不都合を防止すること
ができる。
例と同様であるので省略する。第２の実施例では前回変
換のアナログ電位保持用のサンプルホールド回路をディ
ジタル・アナログ変換器202で置き換えているので、長
時間に亘って、あるチャンネルが変換されない場合で
も、サンプルホールド回路のチャージが放電により抜け
るとか、雑音の影響を受ける等の不都合を防止すること
ができる。
【００４３】なお、ＡＤ変換ユニット120 が逐次変換型
ＡＤ変換器でディジタル・アナログ変換器を内蔵する場
合は、ディジタル・アナログ変換器を共有できるため、
ハードウェアを削減できる効果がある。
ＡＤ変換器でディジタル・アナログ変換器を内蔵する場
合は、ディジタル・アナログ変換器を共有できるため、
ハードウェアを削減できる効果がある。
【００４４】
【発明の効果】以上説明したように、本発明によりアナ
ログ信号の変化がないアナログ入力端子に対してはアナ
ログ・ディジタル変換を行わないため、変換器の利用効
率が上がり、全アナログ入力端子を含めたトータル変換
時間を短縮できる。また、各アナログ信号の変化により
制御を行う場合、各端子のアナログ値の変化の検出を変
換器自身により行うことができるため、ＣＰＵ処理の負
担を軽減できる。
ログ信号の変化がないアナログ入力端子に対してはアナ
ログ・ディジタル変換を行わないため、変換器の利用効
率が上がり、全アナログ入力端子を含めたトータル変換
時間を短縮できる。また、各アナログ信号の変化により
制御を行う場合、各端子のアナログ値の変化の検出を変
換器自身により行うことができるため、ＣＰＵ処理の負
担を軽減できる。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の初期化時の変換タイミングを示すタイ
ミングチャート図である。
ミングチャート図である。
【図３】本発明の初期化後の変換タイミングを示すタイ
ミングチャート図である。
ミングチャート図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
101,102,103,104,105,106,201 ；サンプルホールド回路 107,108,203 ；アナログマルチプレクサ 109 ；オフセット電圧発生回路 110,111 ；アナログコンパレータ 112 ；ＯＲゲート 113,114,115,123,124,125,126,127,128,129,130,131 ；
ＡＮＤゲート 116,117,118,119 ；ラッチ 120 ；ＡＤ変換ユニット 121 ；変化結果格納バッファ 122 ；タイミング信号制御回路 202 ；ディジタル・アナログ変換器
ＡＮＤゲート 116,117,118,119 ；ラッチ 120 ；ＡＤ変換ユニット 121 ；変化結果格納バッファ 122 ；タイミング信号制御回路 202 ；ディジタル・アナログ変換器
Claims (1)
- 【請求項１】複数のアナログ入力端子と、前記複数のア
ナログ入力端子ごとに前回変換時のアナログ信号の電位
を保持する第１の保持手段と、前記複数のアナログ入力
端子ごとに現在のアナログ信号の電位を保持する第２の
保持手段と、前記第１の保持手段に保持された電位と前
記第２の保持手段に保持された電位との比較を、タイミ
ング制御回路の指令により、前記複数のアナログ入力端
子ごとに順次行うことで、前記第１の保持手段に保持さ
れた電位と前記第２の保持手段に保持された電位との間
のビット単位の偏差を、前記複数のアナログ入力端子ご
とに順次求める手段と、前記第１の保持手段に保持され
た電位と前記第２の保持手段に保持された電位との間の
ビット単位の偏差の許容範囲を前記複数のアナログ入力
端子ごとに設定する手段と、前記比較の結果求まった前
記偏差が、前記偏差の許容範囲の値を超えたことを検出
し通知する手段と、前記通知に応答して、アナログ・デ
ジタル変換を行う変換手段とを有することを特徴とする
アナログ・デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18560391A JP3298908B2 (ja) | 1991-06-28 | 1991-06-28 | アナログ・ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18560391A JP3298908B2 (ja) | 1991-06-28 | 1991-06-28 | アナログ・ディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0514197A JPH0514197A (ja) | 1993-01-22 |
| JP3298908B2 true JP3298908B2 (ja) | 2002-07-08 |
Family
ID=16173692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18560391A Expired - Lifetime JP3298908B2 (ja) | 1991-06-28 | 1991-06-28 | アナログ・ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3298908B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5927939B2 (ja) * | 2012-01-30 | 2016-06-01 | 凸版印刷株式会社 | Ａｄ変換回路 |
-
1991
- 1991-06-28 JP JP18560391A patent/JP3298908B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514197A (ja) | 1993-01-22 |
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