JP4610753B2 - Adコンバータ - Google Patents
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Description
【発明の属する技術分野】
本発明は、アナログ入力の電圧レベルを、これに対応したコードのデジタル出力に変換するADコンバータ(アナログ−デジタル変換器)に関するものである。
【0002】
【従来の技術】
図5は、従来のADコンバータの一例の構成概略図である。
同図に示すADコンバータ30は、その最下位ビット(LSB:Least Significant Bit )D0の部分だけを示したもので、アナログ入力AINをサンプリングして保持するサンプルホールド(S/H)回路32と、保持されたアナログ入力の電圧レベルに対応したコードのデジタル出力D0を出力するコンパレータ(Comp)34とから構成されている。
【0003】
このADコンバータ30は、図6のタイミングチャートに示すように、クロック信号(図示省略)の立上りに同期して、サンプルホールド、比較、出力の順に順次動作する。
【0004】
すなわち、アナログ入力AINは、まず、1つ目のクロック信号の立上りでサンプルホールド回路32によりサンプリングされ、保持される。続いて、2つ目のクロック信号の立上りで、コンパレータ34により、保持されたアナログ入力の電圧レベルと基準電圧(図示省略)とが比較され、アナログ入力の電圧レベルに対応したコードのデジタル出力D0に変換される。そして、3つ目のクロック信号の立上りで変換後のデジタル出力D0が出力される。
【0005】
【発明が解決しようとする課題】
ところが、従来のADコンバータ30では、アナログ入力をデジタル出力に変換する時に、アナログ入力の電圧レベルが、デジタルコードに変換する際のしきい値電圧の近傍である場合には、ノイズ等の影響により、変換後の最下位ビットのデジタル出力D0が安定せずにばたつき、実使用の際に障害が発生する場合がある。この場合には、nビット精度のADコンバータ30をn−1ビット精度でしか使用することができなくなる。
【0006】
ADコンバータの安定動作が得られない場合、出荷選別テスト前の初期評価を行うことすらできず、テスト環境の整備に余計な時間がかかる。
出荷選別テスト時も安定動作を得るために再テストを必要とする確率が高くなるため、テスト時間が長くなるという問題もある。
また、開発段階のADコンバータセルの評価テストにおいても同様の問題が発生し、検証作業の妨げとなってしまう。
【0007】
本発明の目的は、前記従来技術に基づく問題点を解消し、アナログ入力の電圧レベルが、デジタルコードに変換する際のしきい値の近傍である場合であっても安定した動作を得ることができ、テスト性を向上させることができるADコンバータを提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ADコンバータの最下位ビットにおいて、
1クロックのサンプリングクロック内にアナログ入力を順次2回サンプリングし、それぞれ第1および第2のアナログ入力として保持するサンプルホールド回路と、この第1および第2のアナログ入力の電圧レベルと基準電圧とを比較し、対応したコードの第1および第2のデジタル出力に変換するコンパレータと、この第1および第2のデジタル出力を平均化して最下位ビットを2ビットで表現する演算回路とを備え、
前記演算回路による前記第1および第2のデジタル出力の平均化は、前記第1のデジタル出力と前記第2のデジタル出力が同じコードである場合には、前記第1のデジタル出力を前記同じコードとし、前記第2のデジタル出力を‘0’とし、前記第1のデジタル出力と前記第2のデジタル出力が違うコードである場合には、前記第1のデジタル出力を‘0’とし、前記第2のデジタル出力を‘1’とすることを特徴とするADコンバータを提供するものである。
【0011】
また、前記サンプルホールド回路による2回のサンプリングは、前記サンプリングクロックの立上りと立下りのタイミングであるのが好ましい。
【0012】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のADコンバータを詳細に説明する。
【0013】
図1は、本発明のADコンバータの一実施例の構成概略図である。
同図に示すADコンバータ10は、図5に示す従来のADコンバータ30との対比が容易となるように、同じく、その最下位ビット(LSB)D0の部分だけを示したもので、サンプルホールド(S/H)回路12a,12bと、コンパレータ(Comp)14a,14bと、制御回路16と、演算回路18と、セレクタ20とを備えている。
【0014】
図示例のADコンバータ10において、まず、サンプルホールド回路12a,12bは、1クロックのサンプリングクロック内にアナログ入力AINを順次2回サンプリングし、それぞれ第1および第2のアナログ入力として保持する。本実施例の場合、それぞれサンプリングクロック(図示省略)の立上り(ポジティブエッジ(P))および立下り(ネガティブエッジ(N))でアナログ入力AINをサンプリングして保持する。
【0015】
なお、この実施例では、サンプルホールド回路12a,12bによる2回のサンプリングは、サンプリングクロックの立上りと立下りのタイミングとしているが、本発明はこれに限定されず、例えば位相が1/2クロック異なる2つのサンプリングクロックの立上りのタイミングとしてもよいし、同様に立下りのタイミングとしてもよいし、両者のタイミングを組み合わせてもよい。また、サンプリングの間隔も何ら限定されないが、均等であるのが好ましい。
【0016】
続いて、コンパレータ14a,14bは、第1および第2のアナログ入力の電圧レベルと基準電圧VREFとを比較し、その電圧レベルに対応したコードの第1および第2のデジタル出力p0,n0に変換する。この第1および第2のデジタル出力p0,n0は、第1および第2のアナログ入力の電圧レベルの方が基準電圧VREFよりも大きい場合にハイレベル(‘1’)、小さい場合にはロウレベル(‘0’)となる。
【0017】
制御回路16は、アナログ入力AINが不安定な期間に、コンパレータ14a,14bの出力信号p0,n0が後段の演算回路18に伝搬して誤動作するのを防止するためのもので、2つのANDゲート22,24を備えている。ANDゲート22,24の一方の端子には、それぞれ第1および第2のデジタル出力p0,n0が入力され、その他方の端子にはコントロール信号CTLが共通に入力されている。
【0018】
図示例のADコンバータ10では、コントロール信号CTL=‘0’とすれば、アナログ入力AINの電圧レベルに係わらず、最終的なデジタル出力D0,D00を共に‘0’とすることができ、演算回路18の誤動作を防止することができる。また、アナログ入力AINの電圧レベルによっては内部ノードが中間電位となってリーク電流が流れるのを防止することができるので、消費電力を削減するという効果も得られる。なお、この制御回路16は必須の要件ではない。
【0019】
また、演算回路18は、制御回路16の出力信号、すなわち、コントロール信号CTL=‘1’の場合の第1および第2のデジタル出力p0,n0を平均化してLSBを2ビットで表現するもので、ANDゲート26と、EXORゲート28とを備えている。ANDゲート26およびEXORゲート28には、共に制御回路16のANDゲート22,24の出力信号が入力されている。また、EXORゲート28の出力信号はデジタル出力D00として出力されている。
【0020】
最後に、セレクタ20は、選択信号Sに応じて、コンパレータ14aにより変換された後の第1のデジタル出力p0と演算回路18により平均化された後の第1のデジタル出力とを選択的に出力する、言い換えると、ANDゲート22の出力信号またはANDゲート26の出力信号のどちらかをデジタル出力D0として選択的に出力するもので、その入力端子0,1には、それぞれANDゲート26,22の出力信号が入力されている。
【0021】
選択信号S=‘0’の場合、セレクタ20からは、デジタル出力D0として、ANDゲート26の出力信号、すなわち、演算回路18により平均化された後の第1のデジタル出力(LSBを2ビット表現した場合のデジタル出力)が出力され、選択信号S=‘1’の場合、ANDゲート22の出力信号、すなわち、コンパレータ14aにより変換された後の第1のデジタル出力p0(LSBを1ビット表現した場合のデジタル出力)が出力される。
【0022】
以下、ADコンバータ10の動作を説明する。
【0023】
まず、コントロール信号CTL=‘0’の場合、前述のように、デジタル出力D0,D00は、アナログ入力AINの電圧レベルに係わらず‘0’となる。本実施例では、この状態をスタンバイ(停止)状態という。
【0024】
これに対して、本実施例では、コントロール信号CTL=‘1’の場合をアクティブ(動作)状態という。アクティブ状態では、アナログ入力AINは、まず、サンプリングクロックの立上りでサンプルホールド回路12aによりサンプリングされ、第1のアナログ入力として保持される。続いて、サンプリングクロックの立下りでサンプルホールド回路12bによりサンプリングされ、第2のアナログ入力として保持される。
【0025】
続いて、コンパレータ14a,14bにより、それぞれのサンプルホールド回路12a,12bに保持された第1および第2のアナログ入力の電圧レベルと基準電圧VREFとが比較され、それぞれ第1および第2のアナログ入力の電圧レベルに対応した第1および第2のデジタル出力p0,n0に変換される。コントロール信号CTL=‘1’であるから、第1および第2のデジタル出力p0,n0は制御回路16を介してそのまま次段の演算回路18に供給される。
【0026】
演算回路18では、図2の真理値表に示すように、第1および第2のデジタル出力p0,n0が同じコード‘0’または‘1’であれば、アナログ入力AINは安定していると判断して、デジタル出力D0は同じコード‘0’または‘1’、デジタル出力D00は‘0’とされる。また、第1および第2のデジタル出力p0,n0が違うコードであれば、アナログ入力AINは不安定であると判断して、デジタル出力D0は‘0’、デジタル出力D00は‘1’とされる。
【0027】
すなわち、選択信号S=‘0’として、LSBを2ビットで表現した場合、デジタル出力D0,D00は、それぞれLSBの上位側ビットおよび下位側ビットとして使用される。この場合、デジタル出力D0,D00=‘0,0’であればLSB=‘0’、デジタル出力D0,D00=‘0,1’または‘1,0’であればLSB=‘0.5’、デジタル出力D0,D00=‘1,1’であればLSB=‘1’ということになる。
【0028】
これに対し、選択信号S=‘1’として、LSBを1ビットで表現した場合、デジタル出力D0は、例えば図5に示す従来のADコンバータ30と全く同じLSBとして使用される。この場合、デジタル出力D00は使用されない。
【0029】
以下、図3(a)および(b)の本発明のADコンバータ10および従来のADコンバータ30の動作を表すグラフに示す具体例を挙げて説明する。
【0030】
同図に示すグラフにおいて、右側縦軸はアナログ入力AINの電圧レベル[V]、左側縦軸は最終的なデジタル出力のコード(Code)、横軸は時間(サンプリングクロックCLKの立上り、立下りのタイミング)を表す。また、左側縦軸の‘000’〜‘111’は8ビットのデジタル出力を表す。このLSBがデジタル出力D0である。また、同図(a)の左側縦軸の‘000’〜‘111’の右側の(0)、(1)はデジタル信号D00の状態を表す。
【0031】
まず、図3(a)に示すように、本発明のADコンバータ10では、0.5を最小単位として変換後のデジタル出力のコードが変化する。同図には、サンプリングクロックの立上りおよび立下りでサンプリングされるアナログ入力をそれぞれ○印および●印で示してある。例えば、最初のクロックでは、立上りでLSBのデジタル出力p0=‘0’、立下りでLSBのデジタル出力n0=‘1’となるので、変換後のデジタル出力は‘010(1)’となる。
【0032】
これに対し、図3(b)に示すように、従来のADコンバータ30では、1を最小単位として変換後のデジタル出力のコードが変化する。同じく、図3(b)では、サンプリングクロックの立上りでサンプリングされるアナログ入力を○印で示してある。例えば、同じように最初のクロックでは、立上りでLSBは‘0’なので、変換後のデジタル出力は‘010’となる。
【0033】
本発明のADコンバータ10と従来のADコンバータ30との動作の違いは、例えばADコンバータのテストの際に、緩やかに上昇(または下降)するランプ波を入力した場合に顕著に現れる。ここで、図4に、本発明のADコンバータ10と従来のADコンバータ30の動作の違いを表す一実施例のグラフを示す。なお、同図の縦軸、横軸は、図3の場合と同じであり、サンプリングクロックでサンプリングされるアナログ入力も同様に示してある。
【0034】
前述のように、本発明のADコンバータ10では0.5、従来のADコンバータ30では1を最小単位として変換後のデジタル出力のコードが変化するので、同図に示すように、変換後のデジタル出力は、2クロック目で、本発明のADコンバータ10では‘010(1)’、従来のADコンバータ30では‘011’となり、3クロック目で、本発明のADコンバータ10では‘011(1)’、従来のADコンバータ30では‘011’となる。
【0035】
ADコンバータ10,30のテスト時に、ノイズ等の影響によりLSBのデジタルコードがぶれる場合、従来のADコンバータ30では1を単位としてぶれることになる。これに対し、本発明のADコンバータ10では、サンプリングクロックの1クロックにつき2回順次アナログ入力をサンプリングし、これを変換した2回分のデジタル出力を平均化して2ビットで表現しているので、ノイズ等の影響に対して強く、ぶれを極力少なく抑えることができる。
【0036】
本発明のADコンバータは、基本的に以上のようなものである。
なお、本発明のADコンバータにおいて、サンプルホールド回路やコンパレータは従来公知のものがいずれも利用可能である。また、演算回路の構成は、図示例のものに限定されるわけではなく、例えば図2に示すような真理値表の内容を満足する回路構成であれば、どのような回路であってもよいし、必要に応じて真理値表の内容を変更してもよい。
【0037】
以上、本発明のADコンバータについて詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【0038】
【発明の効果】
以上詳細に説明した様に、本発明のADコンバータは、ADコンバータの最下位ビットにおいて、1クロックのサンプリングクロック内にアナログ入力を順次2回サンプリングして、それぞれ第1および第2のアナログ入力として保持し、この第1および第2のアナログ入力の電圧レベルと基準電圧とを比較して、対応したコードの第1および第2のデジタル出力に変換し、この第1および第2のデジタル出力を平均化して最下位ビットを2ビットで表現するようにしたものである。
これにより、本発明のADコンバータによれば、テスト時にLSBのデジタルコードがばたついて再現性が低い場合であっても、ばたつきの発生を抑え、安定した動作が得られるので、テストの容易性、安定性を向上させることができ、テスト時間を短縮することができる。
【図面の簡単な説明】
【図1】 本発明のADコンバータの一実施例の構成概略図である。
【図2】 演算回路の動作を表す真理値表である。
【図3】 (a)および(b)は、それぞれ本発明のADコンバータおよび従来のADコンバータの動作を表す一実施例のグラフである。
【図4】 本発明のADコンバータと従来のADコンバータの動作の違いを表す一実施例のグラフである。
【図5】 従来のADコンバータの一例の構成概略図である。
【図6】 従来のADコンバータの動作を表す一例のタイミングチャートである。
【符号の説明】
10 ADコンバータ
12a,12b,32 サンプルホールド回路
14a,14b,34 コンパレータ
16 制御回路
18 演算回路
20 セレクタ
22,24,26 ANDゲート
28 EXORゲート
Claims (2)
- ADコンバータの最下位ビットにおいて、
1クロックのサンプリングクロック内にアナログ入力を順次2回サンプリングし、それぞれ第1および第2のアナログ入力として保持するサンプルホールド回路と、この第1および第2のアナログ入力の電圧レベルと基準電圧とを比較し、対応したコードの第1および第2のデジタル出力に変換するコンパレータと、この第1および第2のデジタル出力を平均化して最下位ビットを2ビットで表現する演算回路とを備え、
前記演算回路による前記第1および第2のデジタル出力の平均化は、前記第1のデジタル出力と前記第2のデジタル出力が同じコードである場合には、前記第1のデジタル出力を前記同じコードとし、前記第2のデジタル出力を‘0’とし、前記第1のデジタル出力と前記第2のデジタル出力が違うコードである場合には、前記第1のデジタル出力を‘0’とし、前記第2のデジタル出力を‘1’とすることを特徴とするADコンバータ。 - 前記サンプルホールド回路による2回のサンプリングは、前記サンプリングクロックの立上りと立下りのタイミングであることを特徴とする請求項1に記載のADコンバータ。
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