JP4610753B2

JP4610753B2 - Ａｄコンバータ

Info

Publication number: JP4610753B2
Application number: JP2001036687A
Authority: JP
Inventors: 正臣村田
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2001-02-14
Filing date: 2001-02-14
Publication date: 2011-01-12
Anticipated expiration: 2021-02-14
Also published as: JP2002246907A

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログ入力の電圧レベルを、これに対応したコードのデジタル出力に変換するＡＤコンバータ（アナログ−デジタル変換器）に関するものである。
【０００２】
【従来の技術】
図５は、従来のＡＤコンバータの一例の構成概略図である。
同図に示すＡＤコンバータ３０は、その最下位ビット（ＬＳＢ：Least Significant Bit ）Ｄ０の部分だけを示したもので、アナログ入力Ａ_INをサンプリングして保持するサンプルホールド（Ｓ／Ｈ）回路３２と、保持されたアナログ入力の電圧レベルに対応したコードのデジタル出力Ｄ０を出力するコンパレータ（Ｃｏｍｐ）３４とから構成されている。
【０００３】
このＡＤコンバータ３０は、図６のタイミングチャートに示すように、クロック信号（図示省略）の立上りに同期して、サンプルホールド、比較、出力の順に順次動作する。
【０００４】
すなわち、アナログ入力Ａ_INは、まず、１つ目のクロック信号の立上りでサンプルホールド回路３２によりサンプリングされ、保持される。続いて、２つ目のクロック信号の立上りで、コンパレータ３４により、保持されたアナログ入力の電圧レベルと基準電圧（図示省略）とが比較され、アナログ入力の電圧レベルに対応したコードのデジタル出力Ｄ０に変換される。そして、３つ目のクロック信号の立上りで変換後のデジタル出力Ｄ０が出力される。
【０００５】
【発明が解決しようとする課題】
ところが、従来のＡＤコンバータ３０では、アナログ入力をデジタル出力に変換する時に、アナログ入力の電圧レベルが、デジタルコードに変換する際のしきい値電圧の近傍である場合には、ノイズ等の影響により、変換後の最下位ビットのデジタル出力Ｄ０が安定せずにばたつき、実使用の際に障害が発生する場合がある。この場合には、ｎビット精度のＡＤコンバータ３０をｎ−１ビット精度でしか使用することができなくなる。
【０００６】
ＡＤコンバータの安定動作が得られない場合、出荷選別テスト前の初期評価を行うことすらできず、テスト環境の整備に余計な時間がかかる。
出荷選別テスト時も安定動作を得るために再テストを必要とする確率が高くなるため、テスト時間が長くなるという問題もある。
また、開発段階のＡＤコンバータセルの評価テストにおいても同様の問題が発生し、検証作業の妨げとなってしまう。
【０００７】
本発明の目的は、前記従来技術に基づく問題点を解消し、アナログ入力の電圧レベルが、デジタルコードに変換する際のしきい値の近傍である場合であっても安定した動作を得ることができ、テスト性を向上させることができるＡＤコンバータを提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ＡＤコンバータの最下位ビットにおいて、
１クロックのサンプリングクロック内にアナログ入力を順次２回サンプリングし、それぞれ第１および第２のアナログ入力として保持するサンプルホールド回路と、この第１および第２のアナログ入力の電圧レベルと基準電圧とを比較し、対応したコードの第１および第２のデジタル出力に変換するコンパレータと、この第１および第２のデジタル出力を平均化して最下位ビットを２ビットで表現する演算回路とを備え、
前記演算回路による前記第１および第２のデジタル出力の平均化は、前記第１のデジタル出力と前記第２のデジタル出力が同じコードである場合には、前記第１のデジタル出力を前記同じコードとし、前記第２のデジタル出力を‘０’とし、前記第１のデジタル出力と前記第２のデジタル出力が違うコードである場合には、前記第１のデジタル出力を‘０’とし、前記第２のデジタル出力を‘１’とすることを特徴とするＡＤコンバータを提供するものである。
【００１１】
また、前記サンプルホールド回路による２回のサンプリングは、前記サンプリングクロックの立上りと立下りのタイミングであるのが好ましい。
【００１２】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のＡＤコンバータを詳細に説明する。
【００１３】
図１は、本発明のＡＤコンバータの一実施例の構成概略図である。
同図に示すＡＤコンバータ１０は、図５に示す従来のＡＤコンバータ３０との対比が容易となるように、同じく、その最下位ビット（ＬＳＢ）Ｄ０の部分だけを示したもので、サンプルホールド（Ｓ／Ｈ）回路１２ａ，１２ｂと、コンパレータ（Ｃｏｍｐ）１４ａ，１４ｂと、制御回路１６と、演算回路１８と、セレクタ２０とを備えている。
【００１４】
図示例のＡＤコンバータ１０において、まず、サンプルホールド回路１２ａ，１２ｂは、１クロックのサンプリングクロック内にアナログ入力Ａ_INを順次２回サンプリングし、それぞれ第１および第２のアナログ入力として保持する。本実施例の場合、それぞれサンプリングクロック（図示省略）の立上り（ポジティブエッジ（Ｐ））および立下り（ネガティブエッジ（Ｎ））でアナログ入力Ａ_INをサンプリングして保持する。
【００１５】
なお、この実施例では、サンプルホールド回路１２ａ，１２ｂによる２回のサンプリングは、サンプリングクロックの立上りと立下りのタイミングとしているが、本発明はこれに限定されず、例えば位相が１／２クロック異なる２つのサンプリングクロックの立上りのタイミングとしてもよいし、同様に立下りのタイミングとしてもよいし、両者のタイミングを組み合わせてもよい。また、サンプリングの間隔も何ら限定されないが、均等であるのが好ましい。
【００１６】
続いて、コンパレータ１４ａ，１４ｂは、第１および第２のアナログ入力の電圧レベルと基準電圧ＶＲＥＦとを比較し、その電圧レベルに対応したコードの第１および第２のデジタル出力ｐ０，ｎ０に変換する。この第１および第２のデジタル出力ｐ０，ｎ０は、第１および第２のアナログ入力の電圧レベルの方が基準電圧ＶＲＥＦよりも大きい場合にハイレベル（‘１’）、小さい場合にはロウレベル（‘０’）となる。
【００１７】
制御回路１６は、アナログ入力Ａ_INが不安定な期間に、コンパレータ１４ａ，１４ｂの出力信号ｐ０，ｎ０が後段の演算回路１８に伝搬して誤動作するのを防止するためのもので、２つのＡＮＤゲート２２，２４を備えている。ＡＮＤゲート２２，２４の一方の端子には、それぞれ第１および第２のデジタル出力ｐ０，ｎ０が入力され、その他方の端子にはコントロール信号ＣＴＬが共通に入力されている。
【００１８】
図示例のＡＤコンバータ１０では、コントロール信号ＣＴＬ＝‘０’とすれば、アナログ入力Ａ_INの電圧レベルに係わらず、最終的なデジタル出力Ｄ０，Ｄ００を共に‘０’とすることができ、演算回路１８の誤動作を防止することができる。また、アナログ入力Ａ_INの電圧レベルによっては内部ノードが中間電位となってリーク電流が流れるのを防止することができるので、消費電力を削減するという効果も得られる。なお、この制御回路１６は必須の要件ではない。
【００１９】
また、演算回路１８は、制御回路１６の出力信号、すなわち、コントロール信号ＣＴＬ＝‘１’の場合の第１および第２のデジタル出力ｐ０，ｎ０を平均化してＬＳＢを２ビットで表現するもので、ＡＮＤゲート２６と、ＥＸＯＲゲート２８とを備えている。ＡＮＤゲート２６およびＥＸＯＲゲート２８には、共に制御回路１６のＡＮＤゲート２２，２４の出力信号が入力されている。また、ＥＸＯＲゲート２８の出力信号はデジタル出力Ｄ００として出力されている。
【００２０】
最後に、セレクタ２０は、選択信号Ｓに応じて、コンパレータ１４ａにより変換された後の第１のデジタル出力ｐ０と演算回路１８により平均化された後の第１のデジタル出力とを選択的に出力する、言い換えると、ＡＮＤゲート２２の出力信号またはＡＮＤゲート２６の出力信号のどちらかをデジタル出力Ｄ０として選択的に出力するもので、その入力端子０，１には、それぞれＡＮＤゲート２６，２２の出力信号が入力されている。
【００２１】
選択信号Ｓ＝‘０’の場合、セレクタ２０からは、デジタル出力Ｄ０として、ＡＮＤゲート２６の出力信号、すなわち、演算回路１８により平均化された後の第１のデジタル出力（ＬＳＢを２ビット表現した場合のデジタル出力）が出力され、選択信号Ｓ＝‘１’の場合、ＡＮＤゲート２２の出力信号、すなわち、コンパレータ１４ａにより変換された後の第１のデジタル出力ｐ０（ＬＳＢを１ビット表現した場合のデジタル出力）が出力される。
【００２２】
以下、ＡＤコンバータ１０の動作を説明する。
【００２３】
まず、コントロール信号ＣＴＬ＝‘０’の場合、前述のように、デジタル出力Ｄ０，Ｄ００は、アナログ入力Ａ_INの電圧レベルに係わらず‘０’となる。本実施例では、この状態をスタンバイ（停止）状態という。
【００２４】
これに対して、本実施例では、コントロール信号ＣＴＬ＝‘１’の場合をアクティブ（動作）状態という。アクティブ状態では、アナログ入力Ａ_INは、まず、サンプリングクロックの立上りでサンプルホールド回路１２ａによりサンプリングされ、第１のアナログ入力として保持される。続いて、サンプリングクロックの立下りでサンプルホールド回路１２ｂによりサンプリングされ、第２のアナログ入力として保持される。
【００２５】
続いて、コンパレータ１４ａ，１４ｂにより、それぞれのサンプルホールド回路１２ａ，１２ｂに保持された第１および第２のアナログ入力の電圧レベルと基準電圧ＶＲＥＦとが比較され、それぞれ第１および第２のアナログ入力の電圧レベルに対応した第１および第２のデジタル出力ｐ０，ｎ０に変換される。コントロール信号ＣＴＬ＝‘１’であるから、第１および第２のデジタル出力ｐ０，ｎ０は制御回路１６を介してそのまま次段の演算回路１８に供給される。
【００２６】
演算回路１８では、図２の真理値表に示すように、第１および第２のデジタル出力ｐ０，ｎ０が同じコード‘０’または‘１’であれば、アナログ入力Ａ_INは安定していると判断して、デジタル出力Ｄ０は同じコード‘０’または‘１’、デジタル出力Ｄ００は‘０’とされる。また、第１および第２のデジタル出力ｐ０，ｎ０が違うコードであれば、アナログ入力Ａ_INは不安定であると判断して、デジタル出力Ｄ０は‘０’、デジタル出力Ｄ００は‘１’とされる。
【００２７】
すなわち、選択信号Ｓ＝‘０’として、ＬＳＢを２ビットで表現した場合、デジタル出力Ｄ０，Ｄ００は、それぞれＬＳＢの上位側ビットおよび下位側ビットとして使用される。この場合、デジタル出力Ｄ０，Ｄ００＝‘０，０’であればＬＳＢ＝‘０’、デジタル出力Ｄ０，Ｄ００＝‘０，１’または‘１，０’であればＬＳＢ＝‘０．５’、デジタル出力Ｄ０，Ｄ００＝‘１，１’であればＬＳＢ＝‘１’ということになる。
【００２８】
これに対し、選択信号Ｓ＝‘１’として、ＬＳＢを１ビットで表現した場合、デジタル出力Ｄ０は、例えば図５に示す従来のＡＤコンバータ３０と全く同じＬＳＢとして使用される。この場合、デジタル出力Ｄ００は使用されない。
【００２９】
以下、図３（ａ）および（ｂ）の本発明のＡＤコンバータ１０および従来のＡＤコンバータ３０の動作を表すグラフに示す具体例を挙げて説明する。
【００３０】
同図に示すグラフにおいて、右側縦軸はアナログ入力Ａ_INの電圧レベル［Ｖ］、左側縦軸は最終的なデジタル出力のコード（Ｃｏｄｅ）、横軸は時間（サンプリングクロックＣＬＫの立上り、立下りのタイミング）を表す。また、左側縦軸の‘０００’〜‘１１１’は８ビットのデジタル出力を表す。このＬＳＢがデジタル出力Ｄ０である。また、同図（ａ）の左側縦軸の‘０００’〜‘１１１’の右側の（０）、（１）はデジタル信号Ｄ００の状態を表す。
【００３１】
まず、図３（ａ）に示すように、本発明のＡＤコンバータ１０では、０．５を最小単位として変換後のデジタル出力のコードが変化する。同図には、サンプリングクロックの立上りおよび立下りでサンプリングされるアナログ入力をそれぞれ○印および●印で示してある。例えば、最初のクロックでは、立上りでＬＳＢのデジタル出力ｐ０＝‘０’、立下りでＬＳＢのデジタル出力ｎ０＝‘１’となるので、変換後のデジタル出力は‘０１０（１）’となる。
【００３２】
これに対し、図３（ｂ）に示すように、従来のＡＤコンバータ３０では、１を最小単位として変換後のデジタル出力のコードが変化する。同じく、図３（ｂ）では、サンプリングクロックの立上りでサンプリングされるアナログ入力を○印で示してある。例えば、同じように最初のクロックでは、立上りでＬＳＢは‘０’なので、変換後のデジタル出力は‘０１０’となる。
【００３３】
本発明のＡＤコンバータ１０と従来のＡＤコンバータ３０との動作の違いは、例えばＡＤコンバータのテストの際に、緩やかに上昇（または下降）するランプ波を入力した場合に顕著に現れる。ここで、図４に、本発明のＡＤコンバータ１０と従来のＡＤコンバータ３０の動作の違いを表す一実施例のグラフを示す。なお、同図の縦軸、横軸は、図３の場合と同じであり、サンプリングクロックでサンプリングされるアナログ入力も同様に示してある。
【００３４】
前述のように、本発明のＡＤコンバータ１０では０．５、従来のＡＤコンバータ３０では１を最小単位として変換後のデジタル出力のコードが変化するので、同図に示すように、変換後のデジタル出力は、２クロック目で、本発明のＡＤコンバータ１０では‘０１０（１）’、従来のＡＤコンバータ３０では‘０１１’となり、３クロック目で、本発明のＡＤコンバータ１０では‘０１１（１）’、従来のＡＤコンバータ３０では‘０１１’となる。
【００３５】
ＡＤコンバータ１０，３０のテスト時に、ノイズ等の影響によりＬＳＢのデジタルコードがぶれる場合、従来のＡＤコンバータ３０では１を単位としてぶれることになる。これに対し、本発明のＡＤコンバータ１０では、サンプリングクロックの１クロックにつき２回順次アナログ入力をサンプリングし、これを変換した２回分のデジタル出力を平均化して２ビットで表現しているので、ノイズ等の影響に対して強く、ぶれを極力少なく抑えることができる。
【００３６】
本発明のＡＤコンバータは、基本的に以上のようなものである。
なお、本発明のＡＤコンバータにおいて、サンプルホールド回路やコンパレータは従来公知のものがいずれも利用可能である。また、演算回路の構成は、図示例のものに限定されるわけではなく、例えば図２に示すような真理値表の内容を満足する回路構成であれば、どのような回路であってもよいし、必要に応じて真理値表の内容を変更してもよい。
【００３７】
以上、本発明のＡＤコンバータについて詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００３８】
【発明の効果】
以上詳細に説明した様に、本発明のＡＤコンバータは、ＡＤコンバータの最下位ビットにおいて、１クロックのサンプリングクロック内にアナログ入力を順次２回サンプリングして、それぞれ第１および第２のアナログ入力として保持し、この第１および第２のアナログ入力の電圧レベルと基準電圧とを比較して、対応したコードの第１および第２のデジタル出力に変換し、この第１および第２のデジタル出力を平均化して最下位ビットを２ビットで表現するようにしたものである。
これにより、本発明のＡＤコンバータによれば、テスト時にＬＳＢのデジタルコードがばたついて再現性が低い場合であっても、ばたつきの発生を抑え、安定した動作が得られるので、テストの容易性、安定性を向上させることができ、テスト時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明のＡＤコンバータの一実施例の構成概略図である。
【図２】演算回路の動作を表す真理値表である。
【図３】（ａ）および（ｂ）は、それぞれ本発明のＡＤコンバータおよび従来のＡＤコンバータの動作を表す一実施例のグラフである。
【図４】本発明のＡＤコンバータと従来のＡＤコンバータの動作の違いを表す一実施例のグラフである。
【図５】従来のＡＤコンバータの一例の構成概略図である。
【図６】従来のＡＤコンバータの動作を表す一例のタイミングチャートである。
【符号の説明】
１０ＡＤコンバータ
１２ａ，１２ｂ，３２サンプルホールド回路
１４ａ，１４ｂ，３４コンパレータ
１６制御回路
１８演算回路
２０セレクタ
２２，２４，２６ＡＮＤゲート
２８ＥＸＯＲゲート

Claims

ＡＤコンバータの最下位ビットにおいて、
１クロックのサンプリングクロック内にアナログ入力を順次２回サンプリングし、それぞれ第１および第２のアナログ入力として保持するサンプルホールド回路と、この第１および第２のアナログ入力の電圧レベルと基準電圧とを比較し、対応したコードの第１および第２のデジタル出力に変換するコンパレータと、この第１および第２のデジタル出力を平均化して最下位ビットを２ビットで表現する演算回路とを備え、
前記演算回路による前記第１および第２のデジタル出力の平均化は、前記第１のデジタル出力と前記第２のデジタル出力が同じコードである場合には、前記第１のデジタル出力を前記同じコードとし、前記第２のデジタル出力を‘０’とし、前記第１のデジタル出力と前記第２のデジタル出力が違うコードである場合には、前記第１のデジタル出力を‘０’とし、前記第２のデジタル出力を‘１’とすることを特徴とするＡＤコンバータ。
前記サンプルホールド回路による２回のサンプリングは、前記サンプリングクロックの立上りと立下りのタイミングであることを特徴とする請求項１に記載のＡＤコンバータ。