JPH0555919A - アナログ・デイジタル変換方式 - Google Patents

Abstract

(57)【要約】 【目的】 アナログ・ディジタル変換方式に関し、Ａ／
Ｄ変換器の変換分解能を改善することを目的とする。 【構成】 Ａ／Ｄ変換器の出力にｎ段の１サンプル間隔
遅延回路を縦続接続し、Ａ／Ｄ変換器の出力および各遅
延回路の出力を加算器で加算し、加算結果をｎ＋１回に
１回通過させるゲートを通すように構成される。 【効果】 Ａ／Ｄ変換器の分解能のｎ＋１倍の分解能が
得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ・ディジタル変
換方式、特に、アナログ・ディジタル変換器の分解能を
向上するアナログ・ディジタル変換方式に関する。

【０００２】

【従来の技術】高速のアナログ信号を高精度で信号処理
するディジタル信号処理システムの入力部において、ア
ナログ・ディジタル（Ａ／Ｄ）変換器は必要不可欠であ
り、その性能がシステムの能力、特に出力情報の精度を
左右するといっても過言ではない。

【０００３】連続的なアナログ信号をディジタル信号に
変換するＡ／Ｄ変換において、量子化と標本化間隔（又
は標本化周波数）が重要な要因である。

【０００４】図５は、Ａ／Ｄ変換の基本原理を示すグラ
フである。図５において、曲線Ａはアナログ信号であ
り、縦軸は量子化レベル、横軸は時間軸における標本化
（サンプリング）点を示す。各サンプリング点の間隔の
逆数が標本化周波数である。

【０００５】Ａ／Ｄ変換器の標本化周波数は、対象とす
るアナログ信号Ａの信号の周波数により標本化の定理に
よって得られる値に基づき、回路の経済性を勘案して決
定される。

【０００６】量子化レベルは、対象とするアナログ信号
の最大振幅電圧と最小振幅電圧との間を分割する電圧の
目盛であり、細かくとる程分解能は増すが、その分回路
は複雑となり従って高価となる。

【０００７】従来の高速のＡ／Ｄ変換器のうち、最も一
般的に使用されるものは並列比較型である。これは、各
サンプリング点において、図５の各量子化レベルに対応
する多数の参照電圧とアナログ信号の電圧とを電圧比較
器で比較し、最も近い参照電圧をアナログ電圧の値とす
るものである。

【０００８】従って、Ａ／Ｄ変換器の変換分解能は参照
電圧の数、すなわち、電圧比較器の数による。

【０００９】並列比較型Ａ／Ｄ変換器の変換速度は基本
的には電圧比較器の応答時間だけで制限されるので、非
常に高速に変換が行える点で他の追随を許さない。しか
し、高分解能のものでは電圧比較器の数が莫大なものと
なるので回路の規模が著しく大きくなり、従って価格も
著しく増大するという欠点を持つ。

【００１０】

【発明が解決しようとする課題】上述のように、従来、
高速Ａ／Ｄ変換器として主に使われている並列比較型は
高速である反面、高分解能になる程多数の電圧比較器が
必要となるので回路規模が大きくなり、価格も著しく上
昇する。

【００１１】特に、従来の並列比較型Ａ／Ｄ変換器は、
ビデオ信号帯域を越える周波数帯では変換分解能が約１
０ビットを越えると急激に価格が高くなる。そのため、
必要帯域に対して充分高速であるにもかかわらず変換分
解能が充分にとれないという欠点があった。

【００１２】本発明は、上記従来技術の欠点に鑑みなさ
れたもので、必要帯域に対して充分高速であるが変換分
解能が十分でないＡ／Ｄ変換器の変換分解能を向上する
ためのＡ／Ｄ変換方式を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明によるアナログ・
ディジタル変換方式は、一定のサンプル間隔でアナログ
信号を高速にサンプルしてディジタル情報に変換するア
ナログ・ディジタル変換手段と、アナログ・ディジタル
変換手段の出力に縦続的に接続され、それぞれ入力情報
を１サンプル間隔遅延させて出力するｎ（ｎは１以上の
整数）個の遅延手段と、アナログ・ディジタル変換手段
の出力情報およびｎ個の遅延手段の各出力情報を加算
し、有効桁数の増えたディジタル情報として出力する加
算手段と、加算手段の出力情報をＮ（Ｎ＝ｎ＋１）サン
プル間隔に１回だけ通過させるゲート手段とを備えて構
成される。

【００１４】

【作用】上記構成により、アナログ・ディジタル変換手
段によって一定周期で高速にサンプルしてアナログ・デ
ィジタル変換されたディジタル出力情報と、そのディジ
タル出力情報を複数の遅延手段でそれぞれ１サンプル間
隔づつ縦続的に遅延させた各々のディジタル情報とを加
算手段により加算して、有効桁数の増えたディジタル情
報を得る。

【００１５】有効桁数が増えた加算手段の出力情報を、
ゲート手段によって遅延手段の段数より１つ多い数
（Ｎ）と等しい回数のサンプルごとに１回だけ通過させ
る。

【００１６】その結果、ゲート手段の出力において、時
間的に変動するアナログ信号に対して、等価的にＮ倍の
サンプル間隔（１／Ｎ倍のサンプル周波数）で、Ｎ倍の
変換分解能をもった変換出力情報が得られる。

【００１７】

【実施例】以下、本発明の実施例について、図面を参照
して詳細に説明する。図１は本発明の一実施例の構成を
示す。

【００１８】図１において、８ビットＡ／Ｄ変換器１は
アナログ信号ＳＡをサンプリング周波数２ｆｓｐで８ビ
ットのディジタル信号ＳＤにＡ／Ｄ変換し、ディジタル
信号ＳＤを８ビットラッチ回路２および８ビット加算器
３へ出力する。

【００１９】８ビットラッチ回路２は、Ｄタイプのフリ
ップフロップからなり、クロック周波数２ｆｓｐで動作
し、８ビットＡ／Ｄ変換器１からのディジタル信号ＳＤ
を１クロック周期、すなわち、１サンプリング間隔だけ
遅延させ、８ビット加算器３へ出力する。

【００２０】８ビット加算器３は、現在Ａ／Ｄ変換器１
から出力されている出力情報と８ビットラッチ回路２の
出力である、１サンプル間隔前の情報を加算して、有効
ビット数が１ビット増えた９ビットの加算結果を９ビッ
トラッチ回路４へ出力する。上記の一連の動作はサンプ
ル周期ごとに毎回繰り返されるので、加算結果はサンプ
ル周期ごとに得られる。

【００２１】９ビットラッチ回路４は８ビットＡ／Ｄ変
換器１のサンプリング周波数の２分の１のｆｓｐのクロ
ックで動作し、８ビット加算器３からの出力を２回に１
回抽出し、１／２に間引く。これにより、Ａ／Ｄ変換器
１の出力が９ビットラッチ回路４の複数の出力に重複し
て含まれることはない。

【００２２】以下、図１のＡ／Ｄ変換回路の動作につい
て説明する。入力されたアナログ信号ＳＡは、８ビット
Ａ／Ｄ変換器１によって、２ｆｓｐのサンプル周波数で
８ビットのディジタル情報ＳＤに変換される。このディ
ジタル情報は８ビットラッチ回路２によって１サンプル
間隔（１／２ｆｓｐ）だけ遅延される。

【００２３】Ａ／Ｄ変換器１の出力と８ビットラッチ回
路２の各出力は１サンプル間隔だけ時間的に離れた２点
のアナログ信号の値にそれぞれ対応している。この二つ
の出力は８ビット加算器３で加算される。８ビット加算
器３の出力には９ビットのディジタル情報が得られる。

【００２４】９ビットラッチ回路４はサンプル周波数ｆ
ｓｐに同期して入力をラッチするので、８ビット加算器
３の出力を一つおき（２回のうち１回）にサンプルし
て、Ａ／Ｄ変換回路の出力とする。

【００２５】このようにして、等価的にサンプル周期が
２倍（サンプル周波数は１／２）で、変換分解能が２倍
の（ビット数が１ビット増えた）ディジタル情報が得ら
れる。

【００２６】図２は、図１のＡ／Ｄ変換回路の動作の一
例を、入力アナログ信号がゆっくり変化する場合につい
て説明するための図である。図２において、アナログ信
号は１／２Ｔ（Ｔ＝１／ｆｓｐ）の勾配（変化率）で変
化している。

【００２７】なお、使用するＡ／Ｄ変換器１の特性は簡
単のため、入力アナログ値を四捨五入した整数値を出力
するものとする。

【００２８】図２において縦軸は量子化レベル（参照電
圧）を示し、細線矢印はサンプリング周波数２ｆｓｐで
のサンプリング点を、太線矢印（白抜き）はサンプリン
グ周波数ｆｓｐでのサンプリング点を示す。

【００２９】サンプリング周波数２ｆｓｐの場合の各サ
ンプリング点におけるアナログ信号の実際の値は、０．
５，０．７５，１．０，１．２５，１．５，１．７５，
２．０，２．２５，２．５，２．７５，３．０，３．２
５である。これに対する、Ａ／Ｄ変換器１の出力は、
１，１，１，１，２，２，２，２，３，３，３，３であ
る。

【００３０】８ビット加算器３の出力は、ｆｓｐサンプ
リング点（白抜き矢印）において、２，３，４，５，６
である。加算結果の１／２倍で考えた変換結果は１．
０，１．５，２．０，２．５，３．０が得られる。

【００３１】８ビットＡ／Ｄ変換器１を単独で、サンプ
リング周波数ｆｓｐで動作させた場合には、図中のサン
プル点ｆｓｐの時点で出力をみればよい。これは１，
２，２，３，３となる。

【００３２】両者の結果を比較すると、Ａ／Ｄ変換器を
単独で用いた場合には、変換出力の値は整数値だけを採
るのに対して、本発明によるＡ／Ｄ変換回路では、０．
５刻みの値を採ることができる。最大入力に対する出力
情報の値は（加算結果を１／２倍しているから）変わら
ないから、本発明による場合には分解能を２倍に高めら
れることが分かる。

【００３３】図３は、図１の回路において、さらに入力
の変化率が大きいアナログ信号が入力した場合の例を示
す。この場合は、Ａ／Ｄ変換器１の出力は０，１，２，
２，３，４，５，６，６，７であり、従って、加算結果
は１，４，７，１１，１３である。

【００３４】加算結果の２分の１は、それぞれ０．５，
２．０，３．５，５．５，６．５である。これをＡ／Ｄ
変換器１を単独でサンプリング周波数ｆｓｐで使用した
場合の出力１，２，４，６，７と比較すると、前述の実
施例と同様に、分解能が２倍に向上したことが分かる。

【００３５】上記実施例において、Ａ／Ｄ変換器１、ラ
ッチ回路２、加算器３を８ビットとしラッチ回路４を９
ビットとしたが、これに限定するものではない。

【００３６】図４は、本発明の他の実施例を示す。図４
において、１０は５ｆｓｐでサンプリングされるＡ／Ｄ
変換器、１１，１２，１３，１４はそれぞれの入力を１
サンプリング間隔だけ遅延させて出力する遅延回路、１
５は遅延回路１１，１２，１３，１４の各出力を加算す
る加算器、１６は加算器１５の出力を５分の１に間引く
ゲート回路である。

【００３７】この場合においては、Ａ／Ｄ変換器１０を
単独でサンプリング周波数ｆｓｐで使用した場合に比し
て５倍の分解能が得られる。

【００３８】一般に、Ａ／Ｄ変換器の出力を縦続接続さ
れたｎ段の遅延回路で、それぞれ１サンプル間隔ずつ遅
延させ、Ａ／Ｄ変換器および各遅延回路の出力を加算回
路で加算し、その結果有効桁数の増えた加算回路の出力
を、ゲート回路により遅延回路の段数より１つ多い数Ｎ
（＝ｎ＋１）と等しい回数に１回通過させることによ
り、等価的にＮ倍のサンプル間隔でＮ倍の変換分解能を
持った出力を得ることができる。

【００３９】

【発明の効果】本発明によれば、必要帯域に対して充分
高速であるが変換分解能が不足であるＡ／Ｄ変換器の変
換分解能を経済的に向上することができる。従って、高
速で分解能の高いＡ／Ｄ変換回路を安価に得ることがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】図１の回路の動作を説明するための図（その
１）である。

【図３】図１の回路の動作を説明するための図（その
２）である。

【図４】本発明の他の実施例の構成を示す図である。

【図５】Ａ／Ｄ変換器の原理を示す図である。

【符号の説明】

１ ８ビットＡ／Ｄ変換器 ２ ８ビットラッチ回路 ３ ８ビット加算器 ４ ９ビットラッチ回路 １０ Ａ／Ｄ変換器 １１，１２，１３，１４ 遅延回路 １５ 加算器 １６ ゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 一定のサンプル間隔でアナログ信号を高
   速にサンプルしてディジタル情報に変換するアナログ・
   ディジタル変換手段と、 前記アナログ・ディジタル変換手段の出力に縦続的に接
   続され、それぞれ入力情報を１サンプル間隔遅延させて
   出力するｎ（ｎは１以上の整数）個の遅延手段と、 前記アナログ・ディジタル変換手段の出力情報および前
   記ｎ個の遅延手段の各出力情報を加算し、有効桁数の増
   えたディジタル情報として出力する加算手段と、 前記加算手段の出力情報をＮ（Ｎ＝ｎ＋１）サンプル間
   隔に１回だけ通過させるゲート手段とを備えることを特
   徴とするアナログ・ディジタル変換方式。