JP2002118463A

JP2002118463A - デジタル・サンプル値を結合することによるアナログ・デジタル変換のための方法およびシステム

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Publication number: JP2002118463A
Application number: JP2001251207A
Authority: JP
Inventors: Arild Kolsrud; コルスラドアリルド; Hui Wu; ウーヒュイ
Original assignee: Lucent Technologies Inc
Current assignee: Nokia of America Corp
Priority date: 2000-08-22
Filing date: 2001-08-22
Publication date: 2002-04-19
Also published as: EP1182783A2; US6317071B1; EP1182783A3

Abstract

(57)【要約】【課題】クロック・ジッタ等の影響を低減させ、高速
なサンプリングを可能とする、アナログ・デジタル変換
のための方法およびシステムを提供する。【解決手段】アナログ・デジタル（Ａ／Ｄ）変換シス
テムは、複数のデジタル・サンプル値を結合することに
よって、アナログ入力信号をデジタル出力値に変換す
る。Ａ／Ｄシステムは、Ａ／Ｄ変換器からのＮ個のデジ
タル・サンプル値の平均を取る平均化回路を備えてい
る。この平均は、デジタル処理回路のためのデジタル出
力値として生成される。これによって、Ａ／Ｄシステム
の信号対雑音比（ＳＮＲ）は増大する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ・デジタ
ル変換器に関し、更に特定すれば、複数のデジタル・サ
ンプル値を結合してデジタル出力値を生成するアナログ
・デジタル変換システムに関する。

【０００２】

【従来の技術、及び、発明が解決しようとする課題】多
くの物理的な装置は、アナログすなわち連続的に変化す
る出力信号を発生する。今日、信号処理は、多くの場
合、デジタル手法を用いて行われる。多くの用途におい
ては、アナログ信号を、デジタル・システムによる処理
に適したデジタル形態に変換することが必要である。ア
ナログ装置とデジタル・システムとの間のインタフェー
スとして作用する多数の種類の変換器が存在する。これ
らの変換器は、試験、測定、プロセス制御、および通信
を含む様々な用途において用いられる。アナログ信号を
デジタル形態に変換する際、通常、アナログ信号をサン
プリングし量子化する。通常の無線通信システムでは、
無線周波数（ＲＦ）キャリア（複数のキャリア）上で変
調した情報信号（複数の信号）から成るＲＦ信号を、ア
ンテナによって受信する。例えば、米国のセルラ式通信
では、８２４ないし８４９ＭＨｚおよび８６９ないし８
９４ＭＨｚ内の周波数チャネル上で、情報信号を搬送す
る。パーソナル通信システム（ＰＣＳ）では、１８５０
ないし１９１０ＭＨｚおよび１９３０ないし１９９０Ｍ
Ｈｚの１つ以上のＰＣＳ帯の周波数チャネル上で、情報
信号を搬送する。アナログ信号は、何らかのフィルタリ
ングおよび中間周波数（ＩＦ）への周波数のダウンコン
バージョンを行った後、低雑音増幅器（ＬＮＡ）に供給
する。ＬＮＡは、アナログ信号を増幅し、このアナログ
信号を、アナログ・デジタル変換のためにＡ／Ｄ変換器
に供給する。Ａ／Ｄ変換器は、デジタル値をバスに供給
する。このバスは、デジタル化信号を、例えば、対応す
るデジタル信号プロセッサに接続されたデジタル・ダウ
ンコンバータのようなデジタル無線回路に供給する。

【０００３】今日、高速Ａ／Ｄ変換器は、最大で１ギガ
サンプル／秒（ＧＳｐｓ）の速度で動作することができ
る。高速になると、Ａ／Ｄ変換器のクロックがクロック
・ジッタ等の欠陥を有する場合に、Ａ／Ｄ変換器からの
デジタル信号の信号対雑音比（ＳＮＲ）が劣化する恐れ
がある。いずれにせよ、デジタル・ダウンコンバータが
その入力として処理可能な最大データ速度は、７０メガ
サンプル／秒（ＭＳｐｓ）までである。周波数変換段を
用いて、アナログ信号をより低いＩＦ周波数に周波数変
換することができるが、これらは雑音を増し費用を増大
させる。更に、デジタル・サンプル値の一部を廃棄する
ことによって、デジタル・ダウンコンバータに対する入
力におけるデータ・レートが低下する場合がある。しか
しながら、かかる方式では、Ａ／Ｄ変換器の速いサンプ
リング速度を利用することができず、デジタル信号に雑
音を生じさせてしまう。

【０００４】従って、デジタル・ダウンコンバータ等の
低速デジタル信号処理回路において、クロック・ジッタ
等の影響を低減させ、Ａ／Ｄ変換器の更に高速なサンプ
リングを利用可能な、より高速なアナログ・デジタル変
換に対する要望がある。

【０００５】

【課題を解決するための手段】本発明は、アナログ・デ
ジタル（Ａ／Ｄ）変換システムであり、複数のデジタル
・サンプル値を結合することによって、アナログ入力信
号をデジタル出力値に変換する。例えば、Ａ／Ｄ変換器
は、ＲＦアナログ信号をデジタル・サンプル値に変換す
る。Ａ／Ｄシステムは、Ａ／Ｄ変換器からのＮ個のデジ
タル・サンプル値の平均を取る平均化回路を備える。こ
の平均は、デジタル処理回路のためのデジタル出力値と
して生成される。このため、Ａ／Ｄシステムの信号対雑
音比（ＳＮＲ）は増大する。なぜなら、平均化プロセス
において、雑音成分はランダムな性質のために打ち消さ
れる傾向があるからである。デジタル・サンプル値を平
均化することによって与えられるＳＮＲの増大は、より
高いサンプリング・レートの使用を可能とする。なぜな
ら、デジタル信号サンプルを平均化することによって得
られる処理利得が、クロック・ジッタのもたらす劣化を
打ち消すからである。このため、より高速のＡ／Ｄ変換
器を用いて、ＲＦアナログ信号を直接変換することがで
き、これによって、周波数変換段の必要性を小さくす
る。いくつかの実施形態では、データ・レートまたは速
度を低くして、デジタル処理回路と適合するデータ・レ
ートでデジタル出力値を生成する。

【０００６】本発明の他の態様および利点は、以下の詳
細な説明を読み、図面を参照することによって明らかと
なろう。

【０００７】

【発明の実施の形態】以下に、アナログ・デジタル（Ａ
／Ｄ）変換システムの例示的な実施形態について説明す
る。このシステムは、高速Ａ／Ｄ変換器を用いてアナロ
グ信号をデジタル・サンプル値にデジタル変換し、この
デジタル・サンプル値を結合して、これよりも低速のデ
ジタル処理回路のためのデジタル出力値を生成する。デ
ータ・レートを低下させるためにデジタル・サンプル値
を廃棄するのではなく、デジタル・サンプル値を結合し
てデジタル出力値を生成し、これによって、データ・レ
ートを低下させながら、複数のデジタル・サンプル値か
らの情報をデジタル出力値に保持する。例えば、図１
は、デジタル受信機１０を示し、これを用いて、アンテ
ナ１２および低雑音増幅器等のアナログ受信回路１４か
らの無線周波数（ＲＦ）信号を直接受信することができ
る。このため、デジタル受信機１０は、例えば１ＧＨｚ
の高いサンプリング速度で動作する高速アナログ・デジ
タル（Ａ／Ｄ）変換器１６を含む。デジタル処理回路
は、通常、その入力において処理可能なデータ速度は最
大７０ＭＨｚまでであるので、結合回路２０が、Ａ／Ｄ
変換器１６からのデジタル・サンプル値を結合して、よ
り低いレートでデジタル処理回路１８に対するデジタル
出力値を生成する。デジタル・サンプル値を結合してデ
ジタル出力値を生成するので、より多くのデータが保持
される。代替的な実施形態では、ＲＦアナログ信号の周
波数を低減させるために周波数変換段（複数の段）また
は他の回路（図示せず）を含み、これによって、Ａ／Ｄ
変換器１６からの速度ほどの高速を必要としないように
することも可能である。

【０００８】いくつかの実施形態では、Ａ／Ｄ変換器１
６は、高速Ａ／Ｄ変換器であり、アンテナ１２からのＲ
Ｆアナログ信号を直接サンプリングして、結合回路２０
に対してＭビットのデジタル・サンプル値を生成するこ
とができる。結合回路２０は、Ａ／Ｄ変換器１６からの
Ｎ個の連続したＭビット・データを取得し、それらを平
均化し、その結果をデジタル出力値としてデジタル処理
回路１８に送出する平均化回路とすることができる。デ
ータ速度の低下はＮ倍である。図示のように、Ａ／Ｄ１
６から結合回路２０までにクロック信号２２（ＣＬＫ）
を用い、結合回路２０からデジタル処理回路１８までの
クロック信号２４（ＣＬＫ／Ｎ）は、クロック信号２２
の倍数Ｎとして示される。

【０００９】高い精度を得るために、デジタル出力値の
データ・ビット数または結合回路２０からデジタル処理
回路１８へのライン数を、Ｍビットに少数ビットを足し
たものよりも大きくすることができる。例えば、結合回
路２０が、デジタル出力値としてＮ個のＭビット・デジ
タル・サンプル値を合計する場合、デジタル処理回路１
８がＸビットを処理可能であると、デジタル出力値は合
計でＸ＝Ｍ＋ｌｏｇ２（Ｎ）ビットとすることができ、
これによって分解能を増大させる。この実施形態では、
デジタル処理回路１８は、デジタル・ダウンコンバータ
（ＤＤＣ）２６およびデジタル信号プロセッサ（ＤＳ
Ｐ）２８を含む。通常、ＤＤＣ２６は、Ａ／Ｄ１６の分
解能よりも多数のビットを処理可能であり、結合回路２
０からの全ビットを用いる（従って平均を取らず、ビッ
トを加算して分解能を増大させる）ことによって、より
高い処理利得を達成することができる。

【００１０】上述のように、この実施形態では、結合回
路２０は、より低速なＡ／Ｄを用いることに相当するデ
ータ速度低下回路として機能する。例えば、６５Ｍｓｐ
ｓのＡ／Ｄを用いてアナログ信号をデジタル化する場
合、変換には、１／６５*１０⁶＝１５．４ナノ秒の時間
遅延が必要である。Ａ／Ｄが、ＤＤＣ２６の速度の８倍
すなわち５２０Ｍｓｐｓで動作する場合、合計１０クロ
ック・サイクル数を用いて、８サンプルを変換加算して
平均を取った後に、６５ＭＨｚのレートでＤＣ２６に供
給することができる。この動作に必要な合計時間は、１
０*１／５２０*１０⁶＝１９．２３ナノ秒である。この
ため、より高速のＡ／Ｄは、より低速のＡ／Ｄおよびこ
の低速のＡ／Ｄが必要とする周波数ダウンコンバージョ
ン段の代わりとなることができる。より高速でサンプリ
ングを行う場合、クロック・ジッタによって発生するノ
イズは、デジタル出力値を生成する際のデジタル・サン
プル値の結合の結果として生じるサンプリング分解能の
増大により達成される処理利得によって相殺することが
できる。

【００１１】図２は、結合回路４０の例示的な実施態様
を示す。結合回路４０は、Ａ／Ｄ変換器からの４つの４
ビット・ワードまたはデジタル・サンプル値（Ａ０ない
しＡ３）のリアルタイム平均を取り、４ビットのデジタ
ル出力値（Ｂ０ないしＢ３）を生成する。この実施態様
において、加算回路４２が、４ビットのデジタル・サン
プル値（Ａ０ないしＡ３）を受信する。これは、クロッ
ク（ＧＣＬＫ）によって、７ゲートＤフリップ・フロッ
プ４４の最下位４ビットに入力される。加算器４６が、
Ｄフリップ・フロップ４４の出力および７ゲートＤフリ
ップ・フロップ４８の出力を加算する。７ゲートＤフリ
ップ・フロップ４８は、この４サンプル合計サイクルに
ついての加算器４６の出力における移動合計を格納す
る。次のクロック・サイクルの間、加算器４６の出力
は、Ｄフリップ・フロップ４８に格納され、加算器４６
によって、Ｄフリップ・フロップ４４内に入力されてい
る次のデジタル・サンプル値と加算される。１−４カウ
ンタ５０を用いて、加算器４６は、４つの連続するデジ
タル・サンプル値の和を生成する。第４のデジタル・サ
ンプル値をＤフリップ・フロップ４４に入力しＤフリッ
プ・フロップ４８の移動合計と合計した後、４つのデジ
タル・サンプル値の和を７ゲートＤフリップ・フロップ
５２に供給し、フリップ・フロップ４４および４８の内
容をクリアする。

【００１２】この実施形態では、平均化段５４が、４つ
のデジタル・サンプル値の和を受信し、合計した信号の
平均を取る。この実施形態では、平均化段５４は、Ｄフ
リップ・フロップ５２からの和の最上位４ビット（ＭＳ
Ｂ）を用い、端数が０．５を超えている場合は「１」を
加算し、端数が０．５未満であればこれを無視する。こ
の平均化および丸めの技法によって、ノイズ・フロアが
上がるはずであるが、極めて高いスプリアス・ダイナミ
ック・レンジが必要である場合、または高い信号対雑音
比（ＳＮＲ）が必要である場合は、行うべきではない。
通常、デジタル・ダウンコンバータ（ＤＤＣ）は、例え
ば１６ないし１８ビット等、Ａ／Ｄ変換器の分解能より
も多数のビットを処理することができ、Ｄフリップ・フ
ロップ５２からの全ビットを用いる（従って、平均を取
らず、ビットを加算して分解能を上げる）ことによっ
て、より高いＳＮＲを達成することができる。

【００１３】図３は、結合回路６０の例示的な実施態様
を示す。結合回路６０は、Ａ／Ｄ変換器からのＮ個の８
ビット・ワードまたはデジタル・サンプル値（Ｄ０ない
しＤ７）のリアルタイム平均を取り、デジタル出力値を
形成するために結合するデジタル・サンプル値の数Ｎに
応じて、１６ビットのデジタル出力値（Ｄ０ないしＤ１
５）およびクロック信号（ＣＬＫ／Ｎ）を生成する。デ
ジタル出力値を形成するために結合するデジタル・サン
プル値の数を変えることによって、Ａ／Ｄ変換器からデ
ジタル出力値を生成するデータ・レートを、Ａ／Ｄシス
テムのビット分解能と同様に、周期的または動的に変動
させることができる。この実施態様では、Ａ／Ｄ変換器
に同期した８ビットのデジタル・サンプル値およびクロ
ック信号が、結合回路６０によって受信される。デジタ
ル・サンプル値は、クロック信号６３を用いてラッチ６
２に入力されて、デジタル・サンプル値はラッチ６２の
出力に現れ、加算器６４に供給される。加算器６４は、
ラッチ６２の出力および、結合したサンプル値の移動合
計（結合するＮ個のデジタル・サンプル値の最初のもの
を受信した場合はゼロ）を格納するラッチ６６の出力を
加算する。ラッチ６２および６６の出力を加算した後、
加算器６４の出力をラッチ６６に格納して、加算器６４
によって、ラッチ６２に入力されている次のデジタル・
サンプル値と加算する。機能ブロック６７を用いて、デ
ジタル・サンプル値に重み付け機能を実施することがで
きる。例えば、重み付けオフセットを加算することによ
って、または重み付け係数をデジタル・サンプル値（複
数の値）によって乗算することによって、例えば、サン
プリング周波数とアナログ信号中心周波数との間の位相
差が引き起こすアナログ信号上でのサンプル位置の変化
を考慮して、デジタル・サンプル値を調節する。制御回
路６８は、クロック６３によって同期することができ、
ラッチ６２に入力され加算器６４によって合計されたサ
ンプル数をカウントすることができる。Ｎ個のデジタル
・サンプル値を合計した後、制御回路６８によって加算
器６４の出力をラッチ７０に入力することができる。制
御回路６８は、制御信号を送信して、ラッチ６２および
６６および加算器６４の内容をクリアすることができ
る。

【００１４】制御信号７２に応答して、制御回路６８
は、デジタル出力値を生成するために合計するデジタル
・サンプル値の数Ｎを変更することができる。この実施
形態では、結合するデジタル・サンプル値の数は、２な
いし２５６から選択可能であるものとして示す。データ
・レートは、結合サンプル値の生成に同期したクロック
信号７４（ＣＬＫ／Ｎ）によって図示するように、Ｎ倍
だけ低減する。結合したサンプル値を、デジタル出力値
を生成するためのサンプルの数Ｎで除算することによっ
て、デジタル・サンプル値の平均値が得られる。結合し
たサンプル値からこの平均値を求めず、単にその和また
は結合したサンプル値がデジタル出力値として生成され
ている場合、デジタル出力値はＸビットとすることがで
きる。ここで、Ｘ＝８＋ｌｏｇ２（Ｎ）である。このた
め、Ａ／Ｄ変換器のデータ・レートは、デジタル処理回
路のデータ・レートに合致するように量を変えることに
よって低下させることができ、その一方でＡ／Ｄ変換器
の分解能が改善される。

【００１５】結合回路の動作を説明するために、Ｎ個の
デジタル・サンプル値の合計について検討し、サンプリ
ング速度がアナログ信号の中心周波数の整数倍である場
合、および、その関係がわずかにずれている場合に、こ
の加算項を展開することができる。時点ｔ_iにおいてサ
ンプリングされるアナログ信号について考えると、ｓ（ｔ_i）＝ａ（ｔ_i）ｃｏｓ（ω₀ｔ_i＋φ）＋Ｎ（ｔ_i）（１）ここで、φは、サンプルを取った全サイン期間内の位相
のずれまたは位置（０ないし３５９度）であり、アナロ
グ信号またはキャリア周波数ｆ₀＝ω₀＞＞Ｗ（Ｗはアナ
ログ情報信号ａ（ｔ）の帯域幅である）であり、Ｎ
（ｔ）は雑音である。Ｓ（ｔ）のいくつかの項の合計
は、次のように書くことができる。

【００１６】

【数１】ここで、Δｔ_Sは、ＡＤＣ（Δｔ_S＝１／ｆ_S、ｆ_Sはサン
プリング周波数）のサンプリング・レートによって決定
され、ｔ_i＝ｉ・Δｔ_Sである。先に述べた要件として、
ｆ₀／ｆ_Sの比は整数に近いものとしたい。従って、Ｓ
（ｔ）のいくつかの項の合計は、次のように書くことが
できる。

【００１７】

【数２】通常の選択されたＮに対してｆ₀／Ｎ＞＞Ｗであるの
で、Ｎ期間について、ａ（ｔ₁）＝ａ（ｔ₂）
＝．．．．．＝ａ（ｔ_N）である。三角法によるいくつ
かの操作の後、以下が得られた。

【００１８】

【数３】ここで、Ｎは、加算対象のデジタル・ワード数であり、
δは、ｆ₀／ｆ_S＝A±δによって与えられる。ここでＡ
は整数であり、δ＜＜１である。整数によって近似的に
与えられる間隔でサンプリングを行っているので、信号
の最初の振幅すなわちａ（ｔ₁）のみを用いている（な
ぜなら、信号の包絡線の変化は、Ｎ倍のサンプリングを
行うのに要する時間よりもゆっくりと変化するからであ
る）。ｆ₀／Ｎ＞＞Ｗの要件は、必須ではなく、緩和し
てｆ₀／Ｎ＞Ｗとすることができる。この調節によっ
て、信号ａ（ｔ）に何らかの歪みを招くことになるが、
何の困難も損失もなく、デジタル的に補正することがで
きる。式（１）と比較して、式（４）の信号部分の単純
な解釈は、平均化出力が、（Ｎ＋１）πδだけ位相をシ
フトさせるということである。

【００１９】ノイズ低減すなわちＳＮＲの改善は、理想
的なケースを研究することによって理解することができ
る。すなわち、δがゼロ、またはサンプリング周波数が
キャリア周波数ｆ₀／ｆ_S＝ｎの整数倍である。式（４）
におけるサンプルの合計は、次のようになる。

【００２０】

【数４】信号部分は、首尾一貫して合計され、Ｎ²だけ信号パワ
ーが増大するが、雑音部分は首尾一貫せずに合計され、
Ｎだけ増大する。従って、ＳＮＲは、Ｎの処理利得によ
って向上する。処理利得は、周波数ドメインにおいても
理解することができる。原理的には、いかなる低域デジ
タル・フィルタリングでも、信号のＳＮＲを向上させ
る。周期的な低域フィルタリングを行うことで、Ｎ個の
サンプルの平均化が雑音レベルを低下させ、これによっ
て、広帯域雑音は、サンプリング・プロセスによって決
定したサンプリング間隔でそれ自身に折り返され、これ
によって、雑音の打ち消しのために信号のＳＮＲは増大
する。δが増大すると、処理利得は極めてゆっくりと減
少する。十分に小さいδでは、この結論は、Ｎと同じま
まである。

【００２１】図４は、サンプリング周波数の倍数とアナ
ログ信号の中心周波数との間で周波数ずれが増大するに
つれて正規化利得が減少することを示す。この例では、
４７０Ｍｓｐｓおよび９４０Ｍｓｐｓのサンプリング速
度を用いて、１．８８ＧＨｚ帯域のパーソナル通信サー
ビス（ＰＣＳ）中心周波数において、１．２５ＭＨｚの
ＣＤＭＡ信号の１５サンプルを加算することによって、
利得を得る。１．２５ＭＨｚのＣＤＭＡ信号の帯域幅百
分率は、キャリア中心周波数の０．０６６％である。１
５サンプルを加算する（従って、データ速度を１５倍に
低下させ、４ビット（例えばｌｏｇ₂（１５）＝３．
９）の分解能および１１．７６ｄＢ（例えば１０ｌｏｇ
₁₀（１５）＝１１．７６ｄＢ）の利得を加える）場合、
利得の平坦さは、９４０Ｍｓｐｓで０．０７％であり、
４７０Ｍｓｐｓで０．２９％である。

【００２２】上述のノイズ項に大きな影響を与えるもの
は、クロック・ジッタである。クロック・ジッタによる
信号対雑音比（ＳＮＲ）およびオーバーサンプリングに
よる処理利得は、それぞれ、次のように与えられる。

【００２３】

【数５】

【数６】ここで、ｆ_signalは、本質的に、ヘルツ単位の（狭帯
域）アナログ・キャリア周波数であり、ｔ_jは、秒単位
のｒｍｓクロック・ジッタであり、ｆ_Sは、ヘルツ単位
のサンプリング・クロック周波数であり、ＢＷは、ヘル
ツ単位のアナログ情報信号の帯域幅である。図５から、
アナログ入力周波数が増大すると、理論的なＳＮＲが劣
化することがわかる。処理利得によって、ノイズ・フロ
アの劣化が補償されるはずである。サンプリング速度の
関数としての利得を、図６に示す。サンプリング速度が
高くなるほど、増大したサンプリング分解能のために処
理利得が高くなっている。

【００２４】クロック・ジッタはノイズ・フロアを劣化
させるので、サンプリング・レートを高くすることで処
理利得を達成することができ、この場合、サンプルを合
計することによってサンプリング分解能は単に増大し、
雑音成分はランダムな性質のために取り消される傾向が
ある。実際には、処理利得は、デジタル回路の速度能力
によって制限される。直接ＲＦ変換の一例を図７に示す
が、これは、変換器のサンプリング速度を上げることに
よっていかに分解能を回復させるかを示す。この例で
は、２０ピコ秒（ｐｓ）のｒｍｓクロック・ジッタを仮
定しており、アナログＲＦ中心周波数は１．８８ＧＨｚ
である。信号を６００ＭＨｚまたは毎秒６００メガサン
プル（Ｍｓｐｓ）でサンプリングする場合、信号を表す
ために使用可能であり有効ビット数（ＥＮＯＢ）と呼ぶ
ことができる有用ビットの数は、ＴＤＭＡ、ＧＳＭ、お
よびＣＤＭＡについて、それぞれ８．４ビット、７．１
ビット、および５．７ビットである。有効ビット分解能
と呼ぶことができるＥＮＯＢは、式ＳＮＲ＝６．０２*
ＥＮＯＢ＋１．７６を用いて決定することができる。こ
こで、ＳＮＲは、システムの所望のＳＮＲ性能である。

【００２５】このため、本発明の原理に従ったＡ／Ｄシ
ステムは、デジタル・サンプル値を組み合わせて分解能
を改善しつつ、いくつかの実施形態では、現在のデジタ
ル信号処理回路との適合性のためにデータ・レートを低
減させることによって、より高い周波数アナログ信号の
高速変換を提供する、または可能とする。従って、この
Ａ／Ｄシステムは、高速Ａ／Ｄ変換器を用いたＲＦアナ
ログ信号の直接サンプリングおよび変換を可能とする。
この高速Ａ／Ｄ変換器は、デジタル・サンプル値を組み
合わせて、デジタル処理回路が対処可能なデータ・レー
トでデジタル出力値を生成することによって、分解能を
維持する。

【００２６】設計パラメータ、設計の頑強さ、および特
定の用途に応じて、異なる構成要素を用いたり、設計か
ら構成要素を除去したりすることができる。上述の実施
形態の他に、本発明の原理に従ったＡ／Ｄシステムの代
替的な構成では、前述のシステムの構成要素の省略およ
び／または追加、および／またはその変形もしくは部分
の使用が可能である。例えば、高速Ａ／Ｄ変換器の後段
のＤＳＰ等の処理回路が、ｆ_S／Ｎすなわちサンプリン
グ・クロック速度の倍数のデータ・レートのみしか処理
することができない場合（回路を実現するための実際的
な代替例）、上述の回路は、Ｎ個のデジタルＭビット・
ワードまたはサンプル値を加算することによってデジタ
ル・データ速度を低下させ、連続するＮ個のデジタル・
サンプル値の各々について１度のみ、Ｎの和を出力する
ことができる（Ｎの和およびダンプ）。このように、こ
の回路は、下流の処理回路とのインタフェースを容易と
する。代替的な実施形態では、本発明の原理に従った結
合回路は、以前のサンプル値の様々な結合または関数か
ら生じるデジタル出力値を連続して生成することができ
る。更に、代替的な実施形態では、デジタル・サンプル
値の異なるまたは変化した関数（複数の関数）を用いて
デジタル出力値を結合することができ、これは結果とし
て、異なるまたは変化したデータ・レート（複数のデー
タ・レート）、ＳＮＲ（複数のＳＮＲ）、および／また
はフィルタ応答（複数のフィルタ応答）を生じることが
できる。

【００２７】図８は、最後のＮ個のデジタル・サンプル
値またはワード（この実施形態ではＮ＝４である）を、
サンプル・サイクルごとに連続して合計し、入力と同じ
データ速度でデジタル出力値として生成する例を示す。
この結合技法は、データ・レートを低下させることなく
デジタル・フィルタリング機能およびデジタル分解能の
向上をもたらすという利点を有する。図８に示すよう
に、デジタル出力値が最後の４つのデジタル・サンプル
値の和として生成される場合、結合回路は、第５のサン
プル・サイクルまで情報を遅延させる。後続のサンプル
・サイクルのほぼ全てにおいて、結合回路は、最後の４
つのデジタル・サンプル値の和としてデジタル出力値を
生成する。このため、連続４ワード合計結合回路は、デ
ジタル速度を低下させることはないが、ＳＮＲの向上、
デジタル分解能の増大、およびデジタル帯域フィルタリ
ングを可能とする。

【００２８】図９は、結合回路１００の一実施形態を示
し、これは、４つのデジタル・サンプル値の異なる集合
を組み合わせることができ、例えば、デジタル出力値と
して最後の４つのデジタル・サンプル値を連続的に合計
する。この実施形態では、結合回路１００において、４
つの結合または加算回路１０２ａないしｄを用いる。結
合回路１０２ａないしｄの各々は、図２の結合回路４０
とすることができる。このように、４つのデジタル・サ
ンプル値を合計した後、各合計回路１０２ａないしｄは
デジタル出力値を出力する。所望の動作に応じて、処理
回路１０４が制御信号１０６ａないしｄを供給して、例
えば合計回路１０２ａないしｄの入力および／または出
力に位置することができるスイッチ１０８ａないしｄを
用いて、対応する合計回路１０２ａないしｄを効果的に
作動／停止させることができる。合計回路１００を作動
／停止させる代替的な方法も使用可能である。合計回路
１０２ａないしｄの作動と連係して、デジタル出力値を
生成するデータ・レートを変更することができ、更に、
デジタル・サンプル値の異なる集合を結合してデジタル
出力値を生成することができる。デジタル出力値を形成
するために結合したデジタル・サンプル値の異なる集合
は、共通のデジタル・サンプル値を有するものとした
り、デジタル・サンプル値（複数の値）の数だけずらし
たり、または、ばらばらとしたりすることができる。

【００２９】例えば、図８に示すように、最後の４つの
デジタル・サンプル値の連続的な合計を生成することに
よってデジタル・サンプル値を生成するので、結合回路
１００は、同じデータ・レートでデジタル出力値を生成
することができる。このため、データ・レートは同じま
まであるが、デジタル出力値の分解能は、単一のデジタ
ル・サンプル値に比べると改善される。このために、結
合回路１００は、一連のＤゲート１１０ａないしｃを含
む処理回路１０４を用いる。Ｄゲート１１０ａないしｃ
は、合計回路１０２ａないしｄの各々間の１デジタル・
サンプル値のオフセットを有効に導入する。この実施形
態の動作において、合計回路１０２ａは、作動状態のま
まである。なぜなら、制御信号１０６ａが１にセットさ
れ、これがスイッチ１０８ａ上に保持されるからであ
る。クリア信号（ＣＬＲ）がハイにセットされると、連
続加算モードの動作のために一連のＤゲート１１０ａな
いしｃを作動させる。第１のデジタル・サンプル値を加
算器１０２ａによって受信した後、制御信号１０６ｂが
ハイとなり、第２の合計回路１０２ｂを作動させ、第２
のデジタル・サンプル値を受信する。また、第１の合計
回路１０２ａは第２のデジタル・サンプル値を受信し、
第１のデジタル・サンプル値および第２のデジタル・サ
ンプル値を合計する。第２のデジタル・サンプルを第１
および第２の合計回路１０２ａないしｂによって受信し
た後、第３の合計回路１０２ｃを作動させて、第３のデ
ジタル・サンプル値を受信する。第１の合計回路は、最
初の３つのデジタル・サンプル値を加算し、第２の合計
回路１０２ｂは、第２および第３のデジタル・サンプル
値を加算する。第３のデジタル・サンプル値を第３の加
算回路１０２ｃによって受信した後、第４の加算回路１
０２ｄを作動させ、第４のデジタル・サンプル値を受信
する。第１の合計回路が、最初の４つのデジタル・サン
プル値を加算し、第２の合計回路１０２ｂが、第２、第
３、および第４のデジタル・サンプル値を加算し、第３
の合計回路１０２ｃが、第３および第４のデジタル・サ
ンプル値を加算する。４つのデジタル・サンプル値を合
計した後、第１の合計回路１０２ａは、その和をデジタ
ル出力値として出力する。

【００３０】デジタル出力値を出力した後、第１の合計
回路１０２ａをクリアし、第５のデジタル・サンプル値
を、合計回路１０２ａないしｄによって受信する。第２
の合計回路１０２ｂは、第２、第３、第４、および第５
のデジタル・サンプル値を合計し、その和をデジタル出
力値として出力し、クリアされる。第３の合計回路１０
２ｃは、第３、第４、および第５のデジタル・サンプル
値を合計し、第４の合計回路１０２ｄは、第４および第
５のデジタル・サンプル値を加算する。第６のデジタル
・サンプル値を合計回路１０２ａないしｄによって受信
した後、第３の合計回路１０２ｃは、第３、第４、第
５、および第６のデジタル・サンプル値を合計し、その
和をデジタル出力値として出力し、クリアされる。第４
の合計回路１０２ｄは、第４、第５、および第６のデジ
タル・サンプル値を合計し、第１の合計回路１０２ａ
は、第５および第６のデジタル・サンプル値を合計し、
第２の合計回路１０２ｂは、第６のデジタル・サンプル
値をその移動合計に保持する。第７のデジタル・サンプ
ル値を合計回路１０２ａないしｄによって受信した後、
第４の合計回路１０２ｄは、第４、第５、第６、第７の
デジタル・サンプル値を合計し、その和をデジタル出力
値として出力し、クリアされる。第１の合計回路１０２
ａは、第５、第６、第７のデジタル・サンプル値を合計
する。第２の合計回路１０２ｂは、第６および第７のデ
ジタル・サンプル値を合計し、第３の合計回路１０２ｃ
は、第７のデジタル・サンプル値をその移動合計として
保持する。このように、結合回路１００は、最後の４つ
のデジタル・サンプル値の和から生じるデジタル出力値
を連続的に生成する。

【００３１】この実施形態では、より低いデータ・レー
トが望ましい場合、またはデジタル・サンプル値の異な
る結合が望ましい場合、ＣＬＲ信号をローにセットし、
これによってＤゲート１１０ａないしｃに対する出力を
ローにセットすることができる。このため、合計回路１
０２ｂないしｄは停止し、合計回路１０２ａは作動した
ままとなり、４つのデジタル・サンプル値ごとに合計し
てデータ・レートを４分の１に低下させた後、デジタル
出力値を生成する。連続合計モードを開始しデータ・レ
ートを増大させるためには、追加の処理回路１１２を用
いて、合計回路１０２ａの４サンプル合計サイクルの後
に連続合計モードを作動させることができる。例えば、
追加の処理回路１１２は、ラッチ１１４を含むことがで
きる。ＣＬＲ信号がロー（連続合計モードがオフ）であ
る場合、ラッチ１１４の出力はローである。ＡＮＤゲー
ト１１６は、ＣＬＲ信号およびラッチ１１４の出力を受
信する。ラッチの出力がローである場合、ＡＮＤゲート
１１６の出力はローであり、これはＤゲート１１０ａな
いしｃをクリアして合計回路１０２ｂないしｄを停止さ
せる。ＣＬＲ信号がハイ（連続合計モードがオン）であ
る場合、ラッチ１１４は、例えばサンプル合計サイクル
の終了を示す図２のカウンタ５０からの出力または図３
のＣＬＫ／ｎ信号７４のような、合計回路１０２ａから
の合計サイクル信号１１８の終了時に、「１」すなわち
ハイ信号にラッチする。ラッチ１１４の出力がハイとな
った場合、この出力は、ＣＬＲ信号がローとなるまでハ
イのままである。ＣＬＲ信号がハイであり、ラッチ出力
がハイである場合、ＡＮＤゲート１１６の出力はハイで
あり、Ｄゲートがイネーブルされて、適切なサンプル・
オフセットで合計回路を作動させる。

【００３２】このため、結合回路１００の動作の１モー
ドにおいて、結合回路１０２ａは、４つの連続するデジ
タル・サンプル値の集合を結合し、デジタル・サンプル
値を生成したレートの４分の１に低下させたデータ・レ
ートで、図２の結合回路４０について上述したようにデ
ジタル出力値を出力する。更に、結合回路１００は、連
続合計モードで動作することができ、この場合は、合計
回路１０２ａないしｄの１つによって、各デジタル・サ
ンプル値において、最後の４つのデジタル・サンプル値
を合計する。このため、各デジタル・サンプル値の後に
デジタル出力値を生成するので、データ・レートは同じ
ままであり、サンプル分解能は、同一周期の間に、単一
のデジタル・サンプル値に対して増大する。

【００３３】異なるデータ・レートおよび異なるデジタ
ル・サンプル値の結合方法を可能とする、結合回路１０
０および処理回路１０４の代替的な実施形態が可能であ
る。例えば、２つの合計回路１０２ａないしｄを作動さ
せる一方で、２つの合計回路１０２ａないしｄを停止さ
せて、１デジタル・サンプル値を超える４サンプル合計
オフセットを用いて、半分のサンプル・レートでデジタ
ル出力値を生成する。例えば、合計回路１０２ａおよび
ｃを作動させ、合計回路１０２ｂおよびｄを停止させ、
これによって、最初の４デジタル・サンプル値および２
サンプル後の和として合計回路１０２ａからのデジタル
出力値を生成し、合計回路１０２ｃは、第３ないし第６
のデジタル・サンプル値の和としてデジタル出力値を生
成することができる。加えて、データ・レートおよび／
または結合方法は、デジタル出力値を生成する際に結合
するサンプル値、デジタル・サンプル値を結合する際に
用いる方法または関数、異なるデジタル出力値を生成す
るために結合するデジタル・サンプル値間の重複、およ
び／またはどのデジタル・サンプ値を結合してデジタル
・サンプル値を形成するかを変えることによって、変更
することができる。例えば、交互のデジタル・サンプル
値を結合してデジタル出力値を形成することができ、デ
ジタル・サンプル値を廃棄することができ、および／ま
たは、例えばサンプリング周波数とアナログ信号の中心
周波数との間の関係を用いて、デジタル・サンプル値を
調節することができる。

【００３４】当業者には理解されようが、Ａ／Ｄシステ
ムを設計する際には、Ａ／Ｄシステムを構成する様々な
構成要素ならびにそれらの各動作パラメータおよび特性
を適切に考慮しなければならない。更に、Ａ／Ｄシステ
ムは、別個の構成要素から成る特定の構成を用いて説明
したが、Ａ／Ｄシステムおよびその部分は、特定用途向
け集積回路、ソフトウエア駆動処理回路、ファームウエ
ア、プログラム可能論理装置、ハードウエアまたは、本
開示の利点と共に当業者によって理解されるような別個
の構成要素の他の構成において履行可能であることは理
解されよう。例示的な実施形態では１つの特定の回路に
よって示したが、このＡ／Ｄシステムは、異なる構成要
素を用いるものとし、図示した回路と比較して同様の機
能を実行するようにすることが可能である。ここに述べ
たのは、本発明の原理の適用の例示に過ぎない。当業者
は、本明細書中に図示し記載した例示的な適用に厳密に
従うことなく、更に、本発明の精神および範囲から逸脱
することなく、本発明には、これらおよび様々な他の変
更、構成、および方法が可能であることを容易に認めよ
う。

【図面の簡単な説明】

【図１】本発明の原理に従ったＡ／Ｄシステムの一実施
形態の概略ブロック図である。

【図２】本発明の原理に従ったＡ／Ｄシステムの一実施
形態の詳細なブロック図である。

【図３】本発明の原理に従ったＡ／Ｄシステムの代替的
な実施形態の概略ブロック図である。

【図４】本発明の原理に従って信号周波数の整数倍のサ
ンプリング周波数を用いたＡ／Ｄシステムが実現する正
規化利得を示すグラフである。

【図５】Ａ／Ｄ変換器の入力におけるアナログ入力周波
数の関数としてクロック・ジッタによる理論的な信号対
雑音比（ＳＮＲ）の低下を示すグラフである。

【図６】アナログ入力周波数およびｒｍｓクロック・ジ
ッタの関数としてのＳＮＲと、サンプリング周波数また
は速度および変調技法（ＴＤＭＡ、ＧＳＭ、およびＣＤ
ＭＡ）の関数としての処理利得との間の比較を示すグラ
フである。

【図７】本発明の原理に従ったＡ／Ｄ変換システムを用
いた直接ＲＦ変換受信機における、２０Ｐｓｒｍｓク
ロック・ジッタおよび１．８８ＧＨｚのアナログ信号周
波数を有するＴＤＭＡ、ＧＳＭ、およびＣＤＭＡシステ
ムの有効ビット数の比較を示すグラフである。

【図８】データ・レートを低下させることなくデジタル
・サンプル値の連続合計を与える結合回路の動作の例を
示す。

【図９】本発明の原理に従った結合回路の代替的な実施
形態を示す。

フロントページの続き (72)発明者ヒュイウーアメリカ合衆国 07083 ニュージャーシィ，ユニオン，メイノアドライヴ 1888，アパートメントデーＦターム(参考） 5J022 AA01 AC02 BA02 BA05 BA10 CA01 CA10 CB06 CF07

Claims

【特許請求の範囲】

【請求項１】アナログ信号をデジタル出力に変換する
方法であって：前記アナログ信号をデジタル・サンプル
値に変換するステップと；複数の前記デジタル・サンプ
ル値を結合してデジタル出力値を生成するステップと；
を備えることを特徴とする方法。
【請求項２】前記デジタル出力値は前記複数のデジタ
ル・サンプル値の和の関数であることを特徴とする、請
求項１の方法。
【請求項３】前記結合は、前記複数の前記デジタル・
サンプル値を平均化して前記デジタル出力値を生成する
ステップを備えることを特徴とする、請求項１の方法。
【請求項４】前記変換は、前記アナログ信号の信号周
波数のほぼ整数倍であるが少量だけずれたサンプリング
周波数で前記アナログ信号をサンプリングするステップ
を備えることを特徴とする、請求項１の方法。
【請求項５】前記結合は、Ｎ個の連続するＭビット・
デジタル・サンプル値を結合して、Ｍを超えるビットに
よって表されるデジタル出力値を生成するステップを備
えることを特徴とする、請求項１の方法。
【請求項６】前記結合は、Ｎ個の連続するデジタル・
サンプル値を結合して、Ｍ＋ｌｏｇ₂（Ｎ）ビットのデ
ジタル出力値を生成するステップを備えることを特徴と
する、請求項５の方法。
【請求項７】第１のデータ・レートでデジタル・サン
プル値を受信するステップと；第２のデータ・レートで
デジタル出力値を出力するステップと；を備えることを
特徴とする、請求項１の方法。
【請求項８】前記第１のデータ・レートで前記デジタ
ル・サンプル値を受信しながら、前記第２のデータ・レ
ートを変化させるステップを備えることを特徴とする、
請求項７の方法。
【請求項９】アナログ信号をデジタルに変換するシス
テムであって：前記アナログ信号を受信し、前記アナロ
グ信号をデジタル・サンプル値に変換するアナログ・デ
ジタル変換器（１６）と；前記複数のデジタル・サンプ
ル値を受信し、前記デジタル・サンプル値を結合してデ
ジタル出力値を生成する結合回路（２０）と；を備える
ことを特徴とするシステム。
【請求項１０】前記結合回路（２０）は、前記複数の
前記デジタル出力値の和の関数として前記デジタル出力
値を生成することを特徴とする、請求項１１のシステ
ム。