JPH05347522A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
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- JPH05347522A JPH05347522A JP4156359A JP15635992A JPH05347522A JP H05347522 A JPH05347522 A JP H05347522A JP 4156359 A JP4156359 A JP 4156359A JP 15635992 A JP15635992 A JP 15635992A JP H05347522 A JPH05347522 A JP H05347522A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3052—Automatic control in amplifiers having semiconductor devices in bandpass amplifiers (H.F. or I.F.) or in frequency-changers used in a (super)heterodyne receiver
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Circuits Of Receivers In General (AREA)
Abstract
(57)【要約】
【目的】 間欠受信動作を行う受信機において、広範囲
の受信電界レベルにわたって優れた相互変調歪妨害排除
能力を得ることができる自動利得制御回路を提供する。 【構成】 間欠受信動作を行う受信機において、アンテ
ナ１、高周波増幅器２、局部発振器３及びミキサ４を有
する受信手段と、受信手段から受ける受信信号を所定時
間経過後に信号処理を開始する受信信号処理回路５と、
受信信号のレベルを検出する受信電界レベル検出手段６
と、その検出したレベルに応じて、前記所定時間内に受
信信号のレベルを制御し、所定時間経過後はその制御し
たレベルを保持する制御を行う自動利得制御手段７，８
を複数設けた構成である。
の受信電界レベルにわたって優れた相互変調歪妨害排除
能力を得ることができる自動利得制御回路を提供する。 【構成】 間欠受信動作を行う受信機において、アンテ
ナ１、高周波増幅器２、局部発振器３及びミキサ４を有
する受信手段と、受信手段から受ける受信信号を所定時
間経過後に信号処理を開始する受信信号処理回路５と、
受信信号のレベルを検出する受信電界レベル検出手段６
と、その検出したレベルに応じて、前記所定時間内に受
信信号のレベルを制御し、所定時間経過後はその制御し
たレベルを保持する制御を行う自動利得制御手段７，８
を複数設けた構成である。
Description
【０００１】
【産業上の利用分野】本発明はぺージャ等、間欠受信動
作を行う受信機に使用する自動利得制御回路に関する。
作を行う受信機に使用する自動利得制御回路に関する。
【０００２】
【従来の技術】従来、ぺージャ等のＦＳＫ信号間欠受信
機においては、特開平２−３０８６０６号公報に記載さ
れているように、大入力信号時の相互変調歪妨害を排除
するために、１段階自動利得制御方式が用いられてい
る。
機においては、特開平２−３０８６０６号公報に記載さ
れているように、大入力信号時の相互変調歪妨害を排除
するために、１段階自動利得制御方式が用いられてい
る。
【０００３】また上記従来の方式では、主として大入力
信号のときの相互変調歪特性を改善することを目的とし
ている。
信号のときの相互変調歪特性を改善することを目的とし
ている。
【０００４】
【発明が解決しようとする課題】しかし上記従来の自動
利得制御方式は、１段階のみの利得切換えを受信号に保
持する方式であるため、小入力信号時から大入力信号時
までの広範囲の入力レベルに応じた利得制御ができず、
実用上問題となる相互変調歪妨害に対し十分な改善が得
られないという問題があった。また上記従来の方式で
は、利得制御を行う受信電界レベルの検出点を１つしか
設定できないため、利得制御後の受信感度点を前記検出
点での電界レベルより低い電界レベルにする必要がある
という理由から利得制御量の上限が限定されてしまい、
過大入力レベルの時に十分な利得制御ができず相互変調
歪特性が悪化するという問題もあった。
利得制御方式は、１段階のみの利得切換えを受信号に保
持する方式であるため、小入力信号時から大入力信号時
までの広範囲の入力レベルに応じた利得制御ができず、
実用上問題となる相互変調歪妨害に対し十分な改善が得
られないという問題があった。また上記従来の方式で
は、利得制御を行う受信電界レベルの検出点を１つしか
設定できないため、利得制御後の受信感度点を前記検出
点での電界レベルより低い電界レベルにする必要がある
という理由から利得制御量の上限が限定されてしまい、
過大入力レベルの時に十分な利得制御ができず相互変調
歪特性が悪化するという問題もあった。
【０００５】本発明はこのような従来の問題を解決する
ためになされたもので、ぺージャ等の間欠受信動作を行
う受信機において、小入力信号受信時から大入力信号受
信時までの広範囲の入力レベルに対して、相互変調歪に
よる受信妨害を低減することができる優れた自動利得制
御回路を提供することを目的とするものである。
ためになされたもので、ぺージャ等の間欠受信動作を行
う受信機において、小入力信号受信時から大入力信号受
信時までの広範囲の入力レベルに対して、相互変調歪に
よる受信妨害を低減することができる優れた自動利得制
御回路を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するために、受信電界レベル検出手段とその検出レベル
に応じて利得を制御する利得制御手段を複数設け、前記
受信電界レベル検出手段から受信電界レベルに応じた利
得制御信号を出力し、その利得制御信号により単数また
は複数の高周波利得制御部の利得を多段階に切換えて制
御するようにしたものである。また前記の切換型の自動
利得制御回路に加えて、単数または複数の連続帰還系で
構成されている自動利得制御部を付加し、両者を同時に
または順次動作させるようにしたものである。
するために、受信電界レベル検出手段とその検出レベル
に応じて利得を制御する利得制御手段を複数設け、前記
受信電界レベル検出手段から受信電界レベルに応じた利
得制御信号を出力し、その利得制御信号により単数また
は複数の高周波利得制御部の利得を多段階に切換えて制
御するようにしたものである。また前記の切換型の自動
利得制御回路に加えて、単数または複数の連続帰還系で
構成されている自動利得制御部を付加し、両者を同時に
または順次動作させるようにしたものである。
【０００７】
【作用】上記構成により、小入力信号から大入力信号ま
での広範囲の入力レベルに対して、相互変調歪による受
信妨害を低減することができるようになる。
での広範囲の入力レベルに対して、相互変調歪による受
信妨害を低減することができるようになる。
【０００８】
【実施例】以下、本発明を図面に基づいて説明する。
【０００９】図１は本発明の第１の実施例におけるＦＳ
Ｋ受信機の全体構成図を示すブロック図である。図１に
おいて、１はアンテナであり、２は高周波増幅器であ
り、第１の実施例においては利得可変の機能を有してい
る。局部発振器３の発振波はミキサ４に入力される。ア
ンテナ１ないしミキサ４により受信信号のレベルを調整
する受信信号のレベルを調整する受信手段を構成する。
ミキサ４に入力される高周波入力は、第１の実施例にお
いては高周波増幅器の出力となっている。局部発振波と
受信搬送波の周波数差成分がミキサ４から出力され、受
信信号処理回路５にて、帯域制限、増幅、ＦＳＫ復調、
波形整形されデコーダ部へ出力される。なお、一般に
は、スーパヘテロダイン方式や、クワッドラチャ検波方
式ダイレクトコンバージョン方式等が採用されている。
Ｋ受信機の全体構成図を示すブロック図である。図１に
おいて、１はアンテナであり、２は高周波増幅器であ
り、第１の実施例においては利得可変の機能を有してい
る。局部発振器３の発振波はミキサ４に入力される。ア
ンテナ１ないしミキサ４により受信信号のレベルを調整
する受信信号のレベルを調整する受信手段を構成する。
ミキサ４に入力される高周波入力は、第１の実施例にお
いては高周波増幅器の出力となっている。局部発振波と
受信搬送波の周波数差成分がミキサ４から出力され、受
信信号処理回路５にて、帯域制限、増幅、ＦＳＫ復調、
波形整形されデコーダ部へ出力される。なお、一般に
は、スーパヘテロダイン方式や、クワッドラチャ検波方
式ダイレクトコンバージョン方式等が採用されている。
【００１０】図中６は本発明により付加される受信電界
レベル検出手段であり、この実施例においては受信信号
処理回路５に接続されている。７，８，１１は本発明に
より付加される自動利得制御手段であり、受信電界レベ
ル検出手段の出力に応じて高周波部の利得の制御を行う
ようになっている。この第１の実施例においては、上記
自動利得調整手段により、アンテナ１と高周波増幅器２
との間に挿入した可変減衰器１１及び高周波増幅器２の
利得を制御している。
レベル検出手段であり、この実施例においては受信信号
処理回路５に接続されている。７，８，１１は本発明に
より付加される自動利得制御手段であり、受信電界レベ
ル検出手段の出力に応じて高周波部の利得の制御を行う
ようになっている。この第１の実施例においては、上記
自動利得調整手段により、アンテナ１と高周波増幅器２
との間に挿入した可変減衰器１１及び高周波増幅器２の
利得を制御している。
【００１１】図２は本発明の第２の実施例における全体
構成を示すブロック図である。この図２において、上記
図１の符号と同一のものは同一の機能を有しており、高
周波部の利得を制御する手段として、アンテナ１と高周
波増幅器２との間に挿入した可変減衰器１１の他に、高
周波増幅器２とミキサ４との間に、自動利得制御手段７
によって制御される可変減衰器１２を挿入し、これら２
つの減衰器１１，１２の減衰量を制御するようにしたも
のである。
構成を示すブロック図である。この図２において、上記
図１の符号と同一のものは同一の機能を有しており、高
周波部の利得を制御する手段として、アンテナ１と高周
波増幅器２との間に挿入した可変減衰器１１の他に、高
周波増幅器２とミキサ４との間に、自動利得制御手段７
によって制御される可変減衰器１２を挿入し、これら２
つの減衰器１１，１２の減衰量を制御するようにしたも
のである。
【００１２】図３は本発明の第３の実施例における全体
構成を示すブロック図である。この図３において、上記
図１，２の符号と同一のものは同一の機能を有してお
り、高周波部の利得を制御する手段として、可変減衰器
１１，１２の減衰量と高周波増幅器２の利得を制御する
ようにしたものである。
構成を示すブロック図である。この図３において、上記
図１，２の符号と同一のものは同一の機能を有してお
り、高周波部の利得を制御する手段として、可変減衰器
１１，１２の減衰量と高周波増幅器２の利得を制御する
ようにしたものである。
【００１３】図４は本発明の第４の実施例における全体
構成を示すブロック図である。この図４において、上記
図１，２の符号と同一のものは同一の機能を有してお
り、ミキサ４の利得を制御する利得制御手段１０を設け
て、高周波部の利得を制御する手段として、可変減衰器
１１，１２の減衰量と高周波増幅器２とミキサ４の利得
を制御するようにしたものである。
構成を示すブロック図である。この図４において、上記
図１，２の符号と同一のものは同一の機能を有してお
り、ミキサ４の利得を制御する利得制御手段１０を設け
て、高周波部の利得を制御する手段として、可変減衰器
１１，１２の減衰量と高周波増幅器２とミキサ４の利得
を制御するようにしたものである。
【００１４】以上４つの実施例における全体構成を示す
図１ないし図４のブロック図において、２〜５の受信ブ
ロックは間欠受信動作信号により間欠的に受信動作を行
うように制御されている。本発明により付加される受信
電界レベル検出手段６と７〜１２の自動利得制御手段
は、この間欠受信動作制御信号と同期した制御信号によ
りその動作を制御している。
図１ないし図４のブロック図において、２〜５の受信ブ
ロックは間欠受信動作信号により間欠的に受信動作を行
うように制御されている。本発明により付加される受信
電界レベル検出手段６と７〜１２の自動利得制御手段
は、この間欠受信動作制御信号と同期した制御信号によ
りその動作を制御している。
【００１５】図５は本発明の実施例における受信電界レ
ベル検出手段の構成を示すブロック図である。帯域通過
フィルタ１３−１〜１３−ｎと、増幅器１４−１〜１４
−ｎにより、低周波信号の帯域制限を行い、レベル検波
器１５−１〜１５−ｎで検出できるレベルまで増幅を行
う。
ベル検出手段の構成を示すブロック図である。帯域通過
フィルタ１３−１〜１３−ｎと、増幅器１４−１〜１４
−ｎにより、低周波信号の帯域制限を行い、レベル検波
器１５−１〜１５−ｎで検出できるレベルまで増幅を行
う。
【００１６】コンパレータ１６−１〜１６−ｎは、レベ
ル検波器１５−１〜１５−ｎの出力が一定のレベルを越
えたときにメモリ回路１７−１〜１７−ｎをセットし、
利得制御信号１８−１〜１８−ｎを出力、保持する。メ
モリ回路１７−１〜１７−ｎは、外部よりリセット信号
１９が入った時にリセットされる。このメモリ回路１７
−１〜１７−ｎは、コンデンサ、ラッチ、フリップフロ
ップ、ＲＡＭ等により構成される。図５においてｎ個の
増幅器１４−１〜１４−ｎの利得又はｎ個のコンパレー
タ１６−１〜１６−ｎの比較基準電圧を、各々異なった
値に設定しておくことによって、広範囲にわたる受信電
界レベルに応じて、ｎ段階のレベル検出点を設定でき、
ｎ個の利得制御信号１８−１〜１８−ｎが出力、保持さ
れる。
ル検波器１５−１〜１５−ｎの出力が一定のレベルを越
えたときにメモリ回路１７−１〜１７−ｎをセットし、
利得制御信号１８−１〜１８−ｎを出力、保持する。メ
モリ回路１７−１〜１７−ｎは、外部よりリセット信号
１９が入った時にリセットされる。このメモリ回路１７
−１〜１７−ｎは、コンデンサ、ラッチ、フリップフロ
ップ、ＲＡＭ等により構成される。図５においてｎ個の
増幅器１４−１〜１４−ｎの利得又はｎ個のコンパレー
タ１６−１〜１６−ｎの比較基準電圧を、各々異なった
値に設定しておくことによって、広範囲にわたる受信電
界レベルに応じて、ｎ段階のレベル検出点を設定でき、
ｎ個の利得制御信号１８−１〜１８−ｎが出力、保持さ
れる。
【００１７】図６は本発明の実施例における他の受信電
界レベル検出手段の例を示すブロック図である。この図
６において、図５の符号と同一のものは同一の機能を有
していて、単一の帯域通過フィルタ１３−１と、単一の
増幅器１４−１の出力を、レベル検波器１５−１〜１５
−ｎに共通に入力するように接続されている。また、メ
モリ回路１７−２のリセット信号入力を、メモリ回路１
７−１の利得制御信号出力１８−１とし、同様にメモリ
回路１７−ｎのリセット信号入力をメモリ回路１７−ｎ
−１の利得制御信号出力１８−ｎ−１とするように、前
段のメモリ回路の出力信号によってリセット信号とする
ように構成されている。
界レベル検出手段の例を示すブロック図である。この図
６において、図５の符号と同一のものは同一の機能を有
していて、単一の帯域通過フィルタ１３−１と、単一の
増幅器１４−１の出力を、レベル検波器１５−１〜１５
−ｎに共通に入力するように接続されている。また、メ
モリ回路１７−２のリセット信号入力を、メモリ回路１
７−１の利得制御信号出力１８−１とし、同様にメモリ
回路１７−ｎのリセット信号入力をメモリ回路１７−ｎ
−１の利得制御信号出力１８−ｎ−１とするように、前
段のメモリ回路の出力信号によってリセット信号とする
ように構成されている。
【００１８】図７はさらに他の１つの受信電界レベル検
出手段の例を示すブロック図であり、上記図６の符号と
同一のものは同一の機能を有しており、単一のコンパレ
ータ１６−１の出力を、メモリ回路１７−１〜１７−ｎ
に共通に入力するように接続されている。
出手段の例を示すブロック図であり、上記図６の符号と
同一のものは同一の機能を有しており、単一のコンパレ
ータ１６−１の出力を、メモリ回路１７−１〜１７−ｎ
に共通に入力するように接続されている。
【００１９】次に図９により上記図６及び図７の受信電
界レベル検出手段の動作タイミングを説明する。
界レベル検出手段の動作タイミングを説明する。
【００２０】図６において、（ａ）は間欠受信動作信号
を示す図であり、斜線部分はある受信機で受信すべきデ
ータ部分であることを示す。間欠受信動作制御信号
（ａ）は″Ｈ″のとき受信動作を行い、″Ｌ″のとき受
信動作を行わないように設定され、受信機内部の同期回
路によりこの受信機が受信すべきデータが送信されると
きのみ受信動作を行うように制御される。間欠受信動作
制御信号（ａ）による受信開始時間が、図９の（ａ）の
斜線部より少し早いのは、受信ブロックが受信動作を開
始してから安定した受信状態になるまでに、ある程度の
時間を必要とするからである。
を示す図であり、斜線部分はある受信機で受信すべきデ
ータ部分であることを示す。間欠受信動作制御信号
（ａ）は″Ｈ″のとき受信動作を行い、″Ｌ″のとき受
信動作を行わないように設定され、受信機内部の同期回
路によりこの受信機が受信すべきデータが送信されると
きのみ受信動作を行うように制御される。間欠受信動作
制御信号（ａ）による受信開始時間が、図９の（ａ）の
斜線部より少し早いのは、受信ブロックが受信動作を開
始してから安定した受信状態になるまでに、ある程度の
時間を必要とするからである。
【００２１】図９においては、上記の受信ブロックが安
定した受信状態になるために必要な時間に、本発明によ
る自動利得制御動作を終了するために必要な時間を加え
た時間だけ、受信開始時間を早く設定している。図９の
（ｂ）〜（ｆ）は本発明における自動利得制御方式の動
作タイミングを示す図であり、説明を簡単にするため
に、２段階制御としている。図９の（ｂ）は受信電界レ
ベル検出部のセット信号であり、″Ｌ″のとき受信電界
レベル検出及び高周波部の利得制御を行い、″Ｈ″のと
き受信電界レベル検出動作を終了し、制御された利得を
保持するように設定している。
定した受信状態になるために必要な時間に、本発明によ
る自動利得制御動作を終了するために必要な時間を加え
た時間だけ、受信開始時間を早く設定している。図９の
（ｂ）〜（ｆ）は本発明における自動利得制御方式の動
作タイミングを示す図であり、説明を簡単にするため
に、２段階制御としている。図９の（ｂ）は受信電界レ
ベル検出部のセット信号であり、″Ｌ″のとき受信電界
レベル検出及び高周波部の利得制御を行い、″Ｈ″のと
き受信電界レベル検出動作を終了し、制御された利得を
保持するように設定している。
【００２２】図９の（ｃ）は図６，７におけるリセット
信号１９であり、″Ｈ″のときメモリ回路１７−１のリ
セットを行い、メモリ回路１７−１を″Ｈ″とし″Ｌ″
のときメモリ回路がセット可能な状態となるよう設定さ
れている。図９の（ｄ）はメモリ回路１７−１の利得制
御信号出力１８−１であり、″Ｈ″のときは高周波部の
利得を最大に制御し、″Ｌ″のときは高周波部の利得を
減少させるように設定されている。またこの利得制御信
号出力１８−１の（ｄ）は、メモリ回路１７−２のリセ
ット信号として入力され、メモリ回路１７−２の動作制
御を行う。図９の（ｅ）はメモリ回路１７−２の利得制
御信号出力１８−２であり、利得制御信号出力１８−１
で制御される高周波部利得以外の受信ブロックの利得を
制御するように設定されており、″Ｈ″のときは高周波
部の利得を最大に制御し、″Ｌ″のときは高周波部の利
得を減少させるように設定されている。
信号１９であり、″Ｈ″のときメモリ回路１７−１のリ
セットを行い、メモリ回路１７−１を″Ｈ″とし″Ｌ″
のときメモリ回路がセット可能な状態となるよう設定さ
れている。図９の（ｄ）はメモリ回路１７−１の利得制
御信号出力１８−１であり、″Ｈ″のときは高周波部の
利得を最大に制御し、″Ｌ″のときは高周波部の利得を
減少させるように設定されている。またこの利得制御信
号出力１８−１の（ｄ）は、メモリ回路１７−２のリセ
ット信号として入力され、メモリ回路１７−２の動作制
御を行う。図９の（ｅ）はメモリ回路１７−２の利得制
御信号出力１８−２であり、利得制御信号出力１８−１
で制御される高周波部利得以外の受信ブロックの利得を
制御するように設定されており、″Ｈ″のときは高周波
部の利得を最大に制御し、″Ｌ″のときは高周波部の利
得を減少させるように設定されている。
【００２３】上記動作タイミングを更に詳しく説明する
と、図９の（ｃ）のリセット信号によりメモリ回路１７
−１がリセットされ、図９の（ｄ）が″Ｈ″となること
によりメモリ回路１７−２もリセットされ、図９の
（ｅ）も″Ｈ″となり、高周波部の利得は最大に設定さ
れる。
と、図９の（ｃ）のリセット信号によりメモリ回路１７
−１がリセットされ、図９の（ｄ）が″Ｈ″となること
によりメモリ回路１７−２もリセットされ、図９の
（ｅ）も″Ｈ″となり、高周波部の利得は最大に設定さ
れる。
【００２４】その後図９の（ｃ）が″Ｌ″レベルとなり
リセットが解除されたとき、コンパレータ１６−１の出
力がメモリ回路１７−１をセットするような受信電界レ
ベルであれば、図９の（ｄ）は″Ｌ″となり、図９の
（ｄ）で制御するように設定されている受信ブロックの
利得を減少させるように動作する。図９の（ｄ）が″
Ｌ″となることにより、メモリ回路１７−２のリセット
が解除され、さらに受信電界レベル検出動作に入るが、
このとき高周波部の利得は図９の（ｄ）により減少する
よう制御されており、その利得減少分だけ大きい受信電
界レベルがメモリ回路１７−２がセットされる検出レベ
ルとなる。メモリ回路１７−２がセットされるような受
信電界レベルであれば、（ｅ）は″Ｌ″となり、図９の
（ｅ）で制御されるように設定されている受信ブロック
の利得を減少させるように動作する。
リセットが解除されたとき、コンパレータ１６−１の出
力がメモリ回路１７−１をセットするような受信電界レ
ベルであれば、図９の（ｄ）は″Ｌ″となり、図９の
（ｄ）で制御するように設定されている受信ブロックの
利得を減少させるように動作する。図９の（ｄ）が″
Ｌ″となることにより、メモリ回路１７−２のリセット
が解除され、さらに受信電界レベル検出動作に入るが、
このとき高周波部の利得は図９の（ｄ）により減少する
よう制御されており、その利得減少分だけ大きい受信電
界レベルがメモリ回路１７−２がセットされる検出レベ
ルとなる。メモリ回路１７−２がセットされるような受
信電界レベルであれば、（ｅ）は″Ｌ″となり、図９の
（ｅ）で制御されるように設定されている受信ブロック
の利得を減少させるように動作する。
【００２５】その後図９の（ｂ）が″Ｈ″となり、受信
電界レベル検出動作を終了して、利得制御信号出力１８
−１、１８−２が保持される。以上は受信電界レベル
が、検出点を超え２段階とも利得制御を行った場合につ
いての説明であり、受信信号出力は図９の（ｆ）に示す
ようになる。また、第１段階のみ検出した場合は、図９
の（ｄ）のみ″Ｌ″となり、図９の（ｅ）は″Ｈ″（点
線）のまま保持される。また受信電界レベルが第１段階
の検出点に達しない場合は、利得制御が行われず利得制
御信号は図９の（ｄ），（ｅ）の点線で示すように″
Ｈ″のまま保持される。以上、動作タイミングの一例に
ついて説明を行ったが、実際にはこのタイミングのみに
限るものではない。
電界レベル検出動作を終了して、利得制御信号出力１８
−１、１８−２が保持される。以上は受信電界レベル
が、検出点を超え２段階とも利得制御を行った場合につ
いての説明であり、受信信号出力は図９の（ｆ）に示す
ようになる。また、第１段階のみ検出した場合は、図９
の（ｄ）のみ″Ｌ″となり、図９の（ｅ）は″Ｈ″（点
線）のまま保持される。また受信電界レベルが第１段階
の検出点に達しない場合は、利得制御が行われず利得制
御信号は図９の（ｄ），（ｅ）の点線で示すように″
Ｈ″のまま保持される。以上、動作タイミングの一例に
ついて説明を行ったが、実際にはこのタイミングのみに
限るものではない。
【００２６】次に、図１０により本発明の実施例におけ
る効果を説明する。図１０は受信機において、希望波の
入力電界レベルと、３次の相互変調歪による受信妨害を
起こす２波の妨害波の入力電界レベルの関係を示した図
である。希望波の入力電界レベルに対して妨害波の入力
電界レベルが実線より上にあるときは、相互変調歪によ
る受信妨害が起こり正しい信号を受信できなくなること
を示している。ここで図１０の（ｇ）の実線及び点線は
自動利得制御方法を利用しないときの特性であり、図１
０の（ｈ）の実線及び点線は第１段階目の利得制御が動
作したときの特性であり、図１０の（ｉ）の実線は第１
段階目の利得制御が動作し、さらに第２段階目の利得制
御も動作したときの特性を示すものである。
る効果を説明する。図１０は受信機において、希望波の
入力電界レベルと、３次の相互変調歪による受信妨害を
起こす２波の妨害波の入力電界レベルの関係を示した図
である。希望波の入力電界レベルに対して妨害波の入力
電界レベルが実線より上にあるときは、相互変調歪によ
る受信妨害が起こり正しい信号を受信できなくなること
を示している。ここで図１０の（ｇ）の実線及び点線は
自動利得制御方法を利用しないときの特性であり、図１
０の（ｈ）の実線及び点線は第１段階目の利得制御が動
作したときの特性であり、図１０の（ｉ）の実線は第１
段階目の利得制御が動作し、さらに第２段階目の利得制
御も動作したときの特性を示すものである。
【００２７】すなわち、図１０は本発明による２段階目
の自動利得制御方式を利用した場合の特性を示し、○印
の実線が受信機を総合した特性を示している。なお、図
１０の例において、例えば、希望波の入力電界レベルが
３５dBuV/mを超えている場合に、第１段階目の利得制御
のみが動作するとすれば、希望波の入力電界レベルが３
５〜５５dBuV/mの範囲では図１０の（ｈ）の実線で示す
特性となり、希望波の入力電界レベルが５５dBuV/mを超
えるときは図１０の（ｈ）の点線で示す特性となる。こ
こで、希望波の入力電界レベルが５５dBuV/mを超えると
きに第２段階目の利得制御を動作させるように設定する
ことで、図１０の（ｉ）の実線で示す特性とすることが
できる。
の自動利得制御方式を利用した場合の特性を示し、○印
の実線が受信機を総合した特性を示している。なお、図
１０の例において、例えば、希望波の入力電界レベルが
３５dBuV/mを超えている場合に、第１段階目の利得制御
のみが動作するとすれば、希望波の入力電界レベルが３
５〜５５dBuV/mの範囲では図１０の（ｈ）の実線で示す
特性となり、希望波の入力電界レベルが５５dBuV/mを超
えるときは図１０の（ｈ）の点線で示す特性となる。こ
こで、希望波の入力電界レベルが５５dBuV/mを超えると
きに第２段階目の利得制御を動作させるように設定する
ことで、図１０の（ｉ）の実線で示す特性とすることが
できる。
【００２８】よってこの実施例によれば、従来の１段階
の自動利得制御方法では受信妨害を排除できなかった希
望波対妨害波比の範囲にまで広範囲にわたって正しい信
号を受信することが可能となる。またこの実施例では便
宜上、２段階の自動利得制御方法を利用しているが、入
力電界レベルの検出点と利得制御の段数及び利得減衰量
とを多数設け、各検出点における入力電界レベルに応じ
た適正な利得制御を多段階で行えば、微小入力電界レベ
ルから大入力電界レベルの広範囲にわたって大きな希望
波対妨害波比を得ることができる。
の自動利得制御方法では受信妨害を排除できなかった希
望波対妨害波比の範囲にまで広範囲にわたって正しい信
号を受信することが可能となる。またこの実施例では便
宜上、２段階の自動利得制御方法を利用しているが、入
力電界レベルの検出点と利得制御の段数及び利得減衰量
とを多数設け、各検出点における入力電界レベルに応じ
た適正な利得制御を多段階で行えば、微小入力電界レベ
ルから大入力電界レベルの広範囲にわたって大きな希望
波対妨害波比を得ることができる。
【００２９】次に本発明による他の実施例を説明する。
図８は本発明の第５の実施例における全体構成を示すブ
ロック図である。図８において、図１〜４の番号と同一
のものは同一の機能を有し、切換型の多段階利得制御手
段６，７，１０の他に、連続帰還系で構成されている自
動利得制御手段２０，２１，２２を付加したものであ
る。可変減衰器２０，２１は受信電界レベル検出手段２
２より出力される利得制御信号により、減衰量を連続的
に可変できるようになっており、高周波増幅器２、ミキ
サ４、受信信号処理回路５とともに連続帰還系を構成し
ていて、受信信号処理回路５への入力レベルを常に一定
に保つよう動作する。
図８は本発明の第５の実施例における全体構成を示すブ
ロック図である。図８において、図１〜４の番号と同一
のものは同一の機能を有し、切換型の多段階利得制御手
段６，７，１０の他に、連続帰還系で構成されている自
動利得制御手段２０，２１，２２を付加したものであ
る。可変減衰器２０，２１は受信電界レベル検出手段２
２より出力される利得制御信号により、減衰量を連続的
に可変できるようになっており、高周波増幅器２、ミキ
サ４、受信信号処理回路５とともに連続帰還系を構成し
ていて、受信信号処理回路５への入力レベルを常に一定
に保つよう動作する。
【００３０】この第５の実施例では、上記の連続帰還系
のみでは制御できないような微小入力信号時、または大
入力信号時に６，７，１０で構成される多段階利得制御
方法を併用して、広範囲にわたる入力電界レベルに対し
て、連続的かつ段階的に利得制御を行い、大きな希望波
対妨害波比を得ることができる。
のみでは制御できないような微小入力信号時、または大
入力信号時に６，７，１０で構成される多段階利得制御
方法を併用して、広範囲にわたる入力電界レベルに対し
て、連続的かつ段階的に利得制御を行い、大きな希望波
対妨害波比を得ることができる。
【００３１】図１１は本発明の第６の実施例における全
体構成を示すブロック図である。図１１において、図１
〜図４の符号と同一のものは同一の機能を有しており、
デコーダ部２３とＣＰＵ部２４からなるデイジタル信号
処理部２７を有していて、通常ＣＭＯＳＬＳＩ等で構成
されている。また表示部、鳴音機能部２５−１〜２５−
３は、ＣＰＵ部２４により制御されるようになってい
る。この第６の実施例では、受信電界レベル検出手段６
の出力をＣＰＵ部２４に入力され、Ａ／Ｄコンバータ等
により受信電界レベルを検出して、そのレベルに応じた
利得制御信号を自動利得制御手段７〜１０へ出力するこ
とにより、多段階利得制御を行うようにしたものであ
る。また図中２６は自動利得制御方法を含む受信部であ
り、個別部品により構成することが可能であり、またバ
イポーラＩＣ等により一部または全体を集積化する構成
も可能である。
体構成を示すブロック図である。図１１において、図１
〜図４の符号と同一のものは同一の機能を有しており、
デコーダ部２３とＣＰＵ部２４からなるデイジタル信号
処理部２７を有していて、通常ＣＭＯＳＬＳＩ等で構成
されている。また表示部、鳴音機能部２５−１〜２５−
３は、ＣＰＵ部２４により制御されるようになってい
る。この第６の実施例では、受信電界レベル検出手段６
の出力をＣＰＵ部２４に入力され、Ａ／Ｄコンバータ等
により受信電界レベルを検出して、そのレベルに応じた
利得制御信号を自動利得制御手段７〜１０へ出力するこ
とにより、多段階利得制御を行うようにしたものであ
る。また図中２６は自動利得制御方法を含む受信部であ
り、個別部品により構成することが可能であり、またバ
イポーラＩＣ等により一部または全体を集積化する構成
も可能である。
【００３２】次に本発明の第１ないし第６の実施例にお
ける利得可変手段及び可変減衰器の例を図１２〜図１５
で説明する。
ける利得可変手段及び可変減衰器の例を図１２〜図１５
で説明する。
【００３３】図１２は、本発明の実施例における可変減
衰器の例の構成を示す回路図である。図１２において、
アンテナ１から入力された受信信号は、Ｃ１の結合容量
を介して高周波増幅器２に入力される。本実施例では、
高周波増幅器２の入力端にＤ１，Ｃ２，Ｃ３，Ｒ１から
なる容量切換回路を設け、利得制御信号２８により制御
することにより、減衰量を切換することができるように
している。Ｃ２は高周波減衰用容量、Ｃ３は高周波バイ
パス用容量、Ｄ１は高周波スイッチング用ダイオード、
Ｒ１は電流制限用の抵抗である。
衰器の例の構成を示す回路図である。図１２において、
アンテナ１から入力された受信信号は、Ｃ１の結合容量
を介して高周波増幅器２に入力される。本実施例では、
高周波増幅器２の入力端にＤ１，Ｃ２，Ｃ３，Ｒ１から
なる容量切換回路を設け、利得制御信号２８により制御
することにより、減衰量を切換することができるように
している。Ｃ２は高周波減衰用容量、Ｃ３は高周波バイ
パス用容量、Ｄ１は高周波スイッチング用ダイオード、
Ｒ１は電流制限用の抵抗である。
【００３４】図１３は、本発明の実施例における可変減
衰器の例の構成を示す回路図である。図１２の符号と同
一のものは同一の機能を有していて、Ｃ４，Ｄ２，Ｒ２
からなる可変容量回路を利得制御信号２８により制御す
ることにより、減衰量を可変することができるようにな
っている。なおＣ４は高周波バイパス用容量、Ｄ２は可
変容量ダイオード、Ｒ２は高周波成分阻止用抵抗であ
る。
衰器の例の構成を示す回路図である。図１２の符号と同
一のものは同一の機能を有していて、Ｃ４，Ｄ２，Ｒ２
からなる可変容量回路を利得制御信号２８により制御す
ることにより、減衰量を可変することができるようにな
っている。なおＣ４は高周波バイパス用容量、Ｄ２は可
変容量ダイオード、Ｒ２は高周波成分阻止用抵抗であ
る。
【００３５】上記の図１２，１３の実施例では、アンテ
ナ１と高周波増幅器２との間に可変減衰器を設ける構成
となっているが、高周波増幅器２とミキサ４との間に同
様の可変減衰器を設けることも可能である。
ナ１と高周波増幅器２との間に可変減衰器を設ける構成
となっているが、高周波増幅器２とミキサ４との間に同
様の可変減衰器を設けることも可能である。
【００３６】図１４は、本発明の実施例における利得制
御手段の例の構成を示す回路図である。図１２，１３の
符号と同一のものは同一の機能を有しており、低利得高
周波増幅器２９、切換回路３０、減衰器３１からなる利
得制御手段を有している。利得制御信号２８により高周
波増幅器２と低利得高周波増幅器２９の動作を切換回路
３０で制御することにより、利得制御を行わないときに
は、高周波増幅器２が動作し、利得制御を行うときに
は、低利得高周波増幅器２９が動作して減衰器３１を介
して高周波信号を低利得、低歪特性にて増幅するように
構成されている。上記は高周波増幅器の例であるが、ミ
キサ４においても同様に構成することが可能であり、ま
た高周波増幅器２、ミキサ４の両者を同様の構成とする
ことも可能である。
御手段の例の構成を示す回路図である。図１２，１３の
符号と同一のものは同一の機能を有しており、低利得高
周波増幅器２９、切換回路３０、減衰器３１からなる利
得制御手段を有している。利得制御信号２８により高周
波増幅器２と低利得高周波増幅器２９の動作を切換回路
３０で制御することにより、利得制御を行わないときに
は、高周波増幅器２が動作し、利得制御を行うときに
は、低利得高周波増幅器２９が動作して減衰器３１を介
して高周波信号を低利得、低歪特性にて増幅するように
構成されている。上記は高周波増幅器の例であるが、ミ
キサ４においても同様に構成することが可能であり、ま
た高周波増幅器２、ミキサ４の両者を同様の構成とする
ことも可能である。
【００３７】図１５は、本発明の実施例における利得制
御手段の例の構成を示す回路図である。図１５の例は、
ページャ等で一般的に使用されるカスケード型高周波増
幅回路であり、利得制御信号２８により切換回路３２を
制御することにより、θ１，θ２からなるカスケード型
高周波増幅回路の電流を切換えることで利得を可変す
る。
御手段の例の構成を示す回路図である。図１５の例は、
ページャ等で一般的に使用されるカスケード型高周波増
幅回路であり、利得制御信号２８により切換回路３２を
制御することにより、θ１，θ２からなるカスケード型
高周波増幅回路の電流を切換えることで利得を可変す
る。
【００３８】以上、本発明の実施例を説明したが、本発
明の受信部、自動利得制御回路は個別部品で構成するこ
とも可能であり、一部または全体を集積化する構成も可
能である。また本発明は、スーパーヘテロダイン方式、
ダイレクトコンバージョン方式等の各種の受信方式にお
いても構成することが可能である。
明の受信部、自動利得制御回路は個別部品で構成するこ
とも可能であり、一部または全体を集積化する構成も可
能である。また本発明は、スーパーヘテロダイン方式、
ダイレクトコンバージョン方式等の各種の受信方式にお
いても構成することが可能である。
【００３９】
【発明の効果】本発明は以上詳述したように、間欠受信
動作を行う受信機において、受信電界レベル検出手段と
その検出レベルに応じて利得を制御する自動利得制御手
段を複数設け、広範囲の受信電界レベルにわたってその
受信電界レベルに応じた利得制御を多段階または連続的
に行うようにしたことにより、微小信号入力受信時から
大入力信号受信時までの広範囲の受信電界レベルにおい
て、優れた相互変調歪妨害排除能力を得ることができる
という効果を有する。
動作を行う受信機において、受信電界レベル検出手段と
その検出レベルに応じて利得を制御する自動利得制御手
段を複数設け、広範囲の受信電界レベルにわたってその
受信電界レベルに応じた利得制御を多段階または連続的
に行うようにしたことにより、微小信号入力受信時から
大入力信号受信時までの広範囲の受信電界レベルにおい
て、優れた相互変調歪妨害排除能力を得ることができる
という効果を有する。
【図１】本発明の第１の実施例における受信機の全体構
成を示すブロック図
成を示すブロック図
【図２】本発明の第２の実施例における受信機の全体構
成を示すブロック図
成を示すブロック図
【図３】本発明の第３の実施例における受信機の全体構
成を示すブロック図
成を示すブロック図
【図４】本発明の第４の実施例における受信機の全体構
成を示すブロック図
成を示すブロック図
【図５】本発明の実施例における受信電界レベル検出手
段の構成を示すブロック図
段の構成を示すブロック図
【図６】本発明の実施例における受信電界レベル検出手
段の構成を示すブロック図
段の構成を示すブロック図
【図７】本発明の実施例における受信電界レベル検出手
段の構成を示すブロック図
段の構成を示すブロック図
【図８】本発明の第５の実施例における受信機の全体構
成を示すブロック図
成を示すブロック図
【図９】本発明の実施例における動作タイミングを示す
図
図
【図１０】本発明の実施例における効果を示す図
【図１１】本発明の第６の実施例における受信機の全体
構成を示すブロック図
構成を示すブロック図
【図１２】本発明の実施例における利得制御手段の構成
を示す図
を示す図
【図１３】本発明の実施例における利得制御手段の構成
を示す図
を示す図
【図１４】本発明の実施例における利得制御手段の構成
を示す図
を示す図
【図１５】本発明の実施例における利得制御手段の構成
を示す図
を示す図
１ アンテナ ２ 高周波増幅器 ３ 局部発振器 ４ ミキサ ５ 受信信号処理回路 ６ 受信電界レベル検出手段 ７，８，９，１０ 自動利得制御手段 １１，１２ 可変減衰器 １３−１〜１３−ｎ 帯域通過フィルタ １４−１〜１４−ｎ 増幅器 １５−１〜１５−ｎ レベル検波器 １６−１〜１６−ｎ コンパレータ １７−１〜１７−ｎ メモリ回路 １８−１〜１８−ｎ 利得制御信号 １９ リセット信号 ２０，２１ 可変減衰器 ２２ 受信電界レベル検出手段 ２３ デコーダ部 ２４ ＣＰＵ部 ２５−１〜２５−３ 表示部、鳴音機能部 ２６ 受信ブロック ２７ ディジタル信号処理部 ２８ 利得制御信号 ２９ 低利得高周波増幅器 ３０ 切換回路 ３１ 減衰器 ３２ 切換回路
Claims (20)
- 【請求項１】 受信信号のレベルを調整する受信手段
と、この受信手段から得られる受信信号を受けた後の所
定時間経過後に信号処理を開始する受信信号処理手段
と、前記受信信号の電界レベルを検出する受信電界レベ
ル検出手段と、その検出レベルに応じて前記受信手段の
利得を制御する複数の自動利得制御手段とを設け、前記
自動利得制御手段は、前記所定時間内に前記利得を制御
し、前記所定時間経過後はその制御された利得を保持す
ることを特徴とする自動利得制御回路。 - 【請求項２】 前記複数の自動利得制御手段は、多段階
利得制御回路の中に、すくなくとも１つの連続帰還系で
構成されている自動利得制御部を含むことを特徴とする
請求項１記載の自動利得制御回路。 - 【請求項３】 前記受信手段はアンテナと高周波増幅器
との間に可変減衰器を有し、前記自動利得制御手段は前
記可変減衰器の減衰量を制御することを特徴とする請求
項１記載の自動利得制御回路。 - 【請求項４】 前記受信手段は前記受信信号を増幅する
高周波増幅器を有し、前記自動利得制御手段は前記高周
波増幅器の利得を制御することを特徴とする請求項１記
載の自動利得制御回路。 - 【請求項５】 前記受信手段は高周波増幅器とミキサと
の間に可変減衰器を有し、前記自動利得制御手段は前記
可変減衰器の減衰率を制御することを特徴とする請求項
１記載の自動利得制御回路。 - 【請求項６】 前記自動利得制御手段は、前記受信手段
内に設けられたミキサの変換利得を制御することを特徴
とする請求項１記載の自動利得制御回路。 - 【請求項７】 前記受信電界レベル検出手段は、増幅回
路、レベル検波回路、コンパレータ、メモリ回路により
構成されることを特徴とする請求項１記載の自動利得制
御回路。 - 【請求項８】 前記受信電界レベル検出手段は、コンデ
ンサ、ラッチ、フリップフロップ、ＲＡＭを利用するメ
モリ回路を有する構成であることを特徴とする請求項１
記載の自動利得制御回路。 - 【請求項９】 前記受信電界レベル検出手段は、すくな
くとも１つの増幅器を複数のレベル検波回路、コンパレ
ータ及びメモリ回路で共用する複数の受信電界レベル検
出回路で構成されることを特徴とする請求項１記載の自
動利得制御回路。 - 【請求項１０】 前記受信電界レベル検出手段は、複数
のメモリ回路を有し、１のメモリ回路から出力される利
得制御信号を他の１のメモリ回路をリセットする動作制
御信号として利用することを特徴とする請求項１記載の
自動利得制御回路。 - 【請求項１１】 受信電界レベル検出信号及び利得制御
信号を生成する作成手段として、ＣＭＯＳＬＳＩ等で構
成されるＡＤコンバータ、マイクロプロセッサ等を利用
することを特徴とする請求項１記載の自動利得制御回
路。 - 【請求項１２】 利得制御手段として、高周波スイッチ
ングダイオード、可変容量ダイオード等の能動素子によ
り構成される可変減衰器を利用することを特徴とする請
求項１記載の自動利得制御回路。 - 【請求項１３】 利得制御手段として、高周波増幅器ま
たは、ミキサの利得と入力ダイナミックレンジの切換回
路を設けることを特徴とする請求項１記載の自動利得制
御回路。 - 【請求項１４】 利得制御手段として、高周波増幅器ま
たはミキサと、入力側に減衰回路を具備したすくなくと
も１つの前記高周波増幅器またはミキサ以外の高周波増
幅器またはミキサとを並列に接続して、前記の２つ以上
の高周波増幅器またはミキサの動作を切換えることを特
徴とする請求項１記載の自動利得制御回路。 - 【請求項１５】 高周波部の利得を多段階に制御する手
段として、受信電界レベルに応じて高周波部の複数の利
得制御部のうち１つまたは複数を選び、制御を行うこと
を特徴とする請求項１記載の自動利得制御回路。 - 【請求項１６】 多段階利得制御の方法として、第１段
階の利得制御動作が終了後、第２段階の利得制御動作を
開始するまでに、一定の遅延時間を取ることを特徴とす
る請求項１記載の自動利得制御回路。 - 【請求項１７】 多段階利得制御の方法として、第１段
階の利得制御動作が終了後、前記第１段階での高周波部
の利得制御量を利用して、第２段階の受信電界レベル検
出点を決定することを特徴とする請求項１記載の自動利
得制御回路。 - 【請求項１８】 多段階利得制御の方法として、高周波
部の１つの利得制御部において、利得又は減衰量を多段
階に切換えることを特徴とする請求項１記載の自動利得
制御回路。 - 【請求項１９】 多段階利得制御の方法とし、小入力信
号受信時には、高周波増幅器とそれより後段の利得を制
御し、大入力信号受信時には、高周波増幅器より前段の
利得又は減衰量を制御することを特徴とする請求項１記
載の自動利得制御回路。 - 【請求項２０】 自動利得制御が終了後または終了して
から一定時間後にメモリ回路以外の受信電界レベル検出
回路の動作を停止することを特徴とする請求項１記載の
自動利得制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15635992A JP3254733B2 (ja) | 1992-06-16 | 1992-06-16 | 自動利得制御回路 |
| US08/076,847 US5513387A (en) | 1992-06-16 | 1993-06-15 | Automatic gain control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15635992A JP3254733B2 (ja) | 1992-06-16 | 1992-06-16 | 自動利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05347522A true JPH05347522A (ja) | 1993-12-27 |
| JP3254733B2 JP3254733B2 (ja) | 2002-02-12 |
Family
ID=15626037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15635992A Expired - Lifetime JP3254733B2 (ja) | 1992-06-16 | 1992-06-16 | 自動利得制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5513387A (ja) |
| JP (1) | JP3254733B2 (ja) |
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