JP5187788B2 - 複素バンドパスδσａｄ変調器及びデジタル無線受信機 - Google Patents
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Description
【技術分野】
【０００１】
本発明は、例えば無線通信システム等で用いられる複素バンドパスΔΣＡＤ変調器及びそれを備えたデジタル無線受信機に関する。
【背景技術】
【０００２】
従来、例えば携帯電話や無線ＬＡＮ（Local Area Network）等の無線通信システムのＲＦ（Radio Frequency）受信機において、Ｌｏｗ−ＩＦ（Low-Intermediate Frequency）方式がしばしば適用される。そして、近年、このようなＬｏｗ−ＩＦ方式の受信機に対して、バンドパスΔΣＡＤ（Delta Sigma Analog to Digital）変調器の適用が検討されている。
【０００３】
Ｌｏｗ−ＩＦ方式の受信機へのバンドパスΔΣＡＤ変調器の適用例の一つとしては、２つの実バンドパスΔΣＡＤ変調器（１入力１出力）を用いる手法が挙げられる。この手法では、実バンドパスΔΣＡＤ変調器で入力信号の信号成分だけでなくイメージ成分もＡＤ変換を行う。そのため、この手法では消費電力が大きくなり、非効率であるという問題がある。
【０００４】
上記問題を解決する手法として、２入力２出力の複素バンドパスΔΣＡＤ変調器をＬｏｗ−ＩＦ方式の受信機に適用することが提案されている（例えば、特許文献１〜４参照）。複素バンドパスΔΣＡＤ変調器は、ＤＣ領域（直流領域）に対して非対称のスペクトル特性を得られるように伝達関数が設計されており、信号成分のみをＡＤ変換する。そのため、複素バンドパスΔΣＡＤ変調器を用いた場合には、低消費電力で高いＳＱＮＤＲ（Signal to Quantization Noise and Distortion Ratio）が得られ、効率の良いＡＤ変換を実現することができる。
【０００５】
ここで、一般的な複素バンドパスΔΣＡＤ変調器の構成及び特性を、図面を参照しながら説明する。図１４及び１５に、複素バンドパスΔΣＡＤ変調器の概略回路構成を示す。なお、図１４は、複素バンドパスΔΣＡＤ変調器の信号フロー図である。また、図１５は、複素バンドパスΔΣＡＤ変調器の構成をより具体的に示した図である。
【０００６】
複素バンドパスΔΣＡＤ変調器３００は、図１４に示すように、主に、減算部３１０、複素バンドパスフィルタ３２０、アナログデジタル変換部３３０（以下、ＡＤＣ（Analog to Digital Converter）部という）及びデジタルアナログ変換器３４０（以下、ＤＡＣ（Digital to Analog Converter）部という）で構成される。なお、複素バンドパスフィルタ３２０は、通常、オペアンプを含む積分回路を多段接続して構成される。各部の接続関係は次の通りである。
【０００７】
減算部３１０の入力端子は、外部から入力される入力複素信号Ｘ（ｚ）（以下、単に、入力信号Ｘ（ｚ）という）の入力端子（不図示）及びＤＡＣ部３４０の出力端子に接続され、減算部３１０の出力端子は、複素バンドパスフィルタ３２０の入力端子に接続される。複素バンドパスフィルタ３２０の出力端子は、ＡＤＣ部３３０の入力端子に接続される。そして、ＡＤＣ部３３０の出力端子は、出力信号Ｙ（ｚ）の出力端子（不図示）及びＤＡＣ部３４０の入力端子に接続される。
【０００８】
また、複素バンドパスΔΣＡＤ変調器３００内の回路は、図１５に示すように、入力信号Ｘ（ｚ）の同相成分Ｉｉｎが処理される経路３０１（以下、Ｉ経路という）と、直交成分Ｑｉｎが処理される経路３０２（以下、Ｑ経路という）とに分離される。それゆえ、減算部３１０は、Ｉ経路３０１及びＱ経路３０２にそれぞれ配置された２つの減算器３１１及び３１２で構成される。また、ＡＤＣ部３３０は、Ｉ経路３０１及びＱ経路３０２にそれぞれ配置された２つのＡＤ変換器（量子化器）３３１及び３３２で構成される。さらに、ＤＡＣ部３４０もまた、Ｉ経路３０１及びＱ経路３０２にそれぞれ配置された２つのＤＡ変換器３４１及び３４２で構成される。
【０００９】
複素バンドパスΔΣＡＤ変調器３００には、同相成分Ｉｉｎ及び直交成分Ｑｉｎからなる複素形式の信号Ｘ（ｚ）（＝Ｉｉｎ＋ｊＱｉｎ：ｊは虚数）が入力され、同相成分Ｉｏｕｔ及び直交成分Ｑｏｕｔからなる複素形式の信号Ｙ（ｚ）（＝Ｉｏｕｔ＋ｊＱｏｕｔ）が出力される。なお、図１４中のＸ（ｚ）及びＹ（ｚ）は、それぞれ連続した入力及び出力信号をｚ変換したものであり、変数ｚは、下記式で表される。
【００１０】
【数１】
【００１１】
ただし、上記式１中のＴｓはサンプリング周期であり、Ｆｓはサンプリング周波数であり、そして、Ｆｉｎは入力信号周波数である。
【００１２】
いま、複素バンドパスフィルタ３２０の伝達関数をＨ（ｚ）とし、ＡＤＣ部３３０の量子化ノイズをＥ（ｚ）＝ＥＩ＋ｊＥＱとすると、出力信号Ｙ（ｚ）は、次式で与えられる。
【００１３】
【数２】
【００１４】
上記式２中の右辺第２項の係数１／｛１＋Ｈ（ｚ）｝は量子化ノイズＥ（ｚ）に対する伝達関数であり、ノイズ伝達関数ＮＴＦ（Noise Transfer Function）と呼ばれる。複素バンドパスΔΣＡＤ変調器３００は、ノイズ伝達関数ＮＴＦ（ｚ）の零点（ＮＴＦ（ｚ）＝０になるｚの解）が入力信号の信号成分の周波数帯域内で生成されるように、すなわち、量子化ノイズＥ（ｚ）が信号成分の周波数帯域で減衰するように設計される。なお、このように、量子化ノイズＥ（ｚ）が所望の周波数帯域で減衰するようにノイズ伝達関数ＮＴＦ（ｚ）を調整（設計）する技術は、ノイズシェープ技術と呼ばれる。
【００１５】
例えば、信号成分の周波数帯域（以下、信号帯域という）をＦｉｎ／Ｆｓ＝０．２５付近とし、この帯域で量子化ノイズＥ（ｚ）が減衰するようにノイズシェープするためには、ノイズ伝達関数がＮＴＦ（ｚ）＝（１−ｊｚ−１）Ｎとなるように、すなわち、ノイズ伝達関数ＮＴＦ（ｚ）の零点がｚ＝ｊ（Ｆｉｎ／Ｆｓ＝０．２５に対応、上記式１参照）となるように設計される。なお、Ｎは変調器の次数であり、１以上の整数である。
【００１６】
このように設計された複素バンドパスΔΣＡＤ変調器３００の出力パワースペクトルの一例を図１６に示す。なお、図１６の横軸は入力信号周波数Ｆｉｎをサンプリング周波数Ｆｓで規格化した周波数であり、縦軸は複素バンドパスΔΣＡＤ変調器３００の出力パワーのレベルである。また、図１６には、Ｆｉｎ／Ｆｓ＝０．５〜−０．５の範囲のスペクトル特性を示す。図１６から明らかなように、上述のように複素バンドパスΔΣＡＤ変調器３００を設計することにより、Ｆｉｎ／Ｆｓ＝０．２５付近（信号帯域）でノイズが低減される。
【００１７】
なお、図１４に示す構成以外の複素バンドパスΔΣＡＤ変調器としては、従来、例えばフィードフォワード型の複素バンドパスΔΣＡＤ変調器が提案されている（例えば、非特許文献１参照）。図１７に、フィードフォワード型の複素バンドパスΔΣＡＤ変調器の概略構成を示す。なお、図１７において、図１４に示す複素バンドパスΔΣＡＤ変調器３００と同じ構成には同じ符号を付して示す。このタイプでは、複素バンドパスフィルタ４２０とＡＤＣ部３３０との間に加算部４３０を設け、複素バンドパスΔΣＡＤ変調器４００の入力信号Ｘ（ｚ）と複素バンドパスフィルタ４２０の出力信号とが加算部４３０で加算される。このような構成の複素バンドパスΔΣＡＤ変調器４００においても、複素バンドパスフィルタ４２０の伝達関数Ｈ（ｚ）を適宜設計することにより、図１６と同様の出力パワースペクトルが得られる。
【００１８】
さらに、従来、ノイズ結合型の複素バンドパスΔΣＡＤ変調器も提案されている（例えば、非特許文献２及び３参照）。図１８に、ノイズ結合型の複素バンドパスΔΣＡＤ変調器の概略構成を示す。なお、図１８において、図１４に示す複素バンドパスΔΣＡＤ変調器３００と同じ構成には同じ符号を付して示す。ノイズ結合型の複素バンドパスΔΣＡＤ変調器５００は、ＡＤＣ部３３０の量子化ノイズを抽出し、その抽出した量子化ノイズをＡＤＣ部３３０の入力側にフィードバックする（加算部５３０に入力する）ノイズ抽出回路部５４０を備える。ただし、抽出した量子化ノイズを加算部５３０に入力する際には、その信号を反転させて入力する。このタイプの複素バンドパスΔΣＡＤ変調器５００では、複素バンドパスフィルタ５２０内の積分回路の段数（オペアンプの数）を増やすことなく、信号帯域における変調器の次数を増加させることができ、低消費電力でより高次のＡＤ変換が可能になる。
【００１９】
しかしながら、上述した種々の複素バンドパスΔΣＡＤ変調器の実際の回路では、回路中の容量のばらつき等が存在し、これにより入力信号の同相成分Ｉｉｎを処理するＩ経路と、直交成分Ｑｉｎを処理するＱ経路との間にミスマッチ（信号間の振幅または位相のずれ）が発生する。Ｉ及びＱ経路間にミスマッチが生じると、周波数応答の複素共役を引き起こし、所望の信号帯域にイメージ成分の量子化ノイズが発生する（回り込む）。その結果、信号帯域でのＳＱＮＤＲが低下するという問題が生じる。ここで、この問題をより具体的に説明する。
【００２０】
図１９に、Ｉ及びＱ経路間にミスマッチが存在する際の複素バンドパスΔΣＡＤ変調器の等価回路図を示す。なお、図１９の例は、図１５に示す複素バンドパスΔΣＡＤ変調器において、Ｉ及びＱ経路間にミスマッチが存在する場合の例である。また、図１９において、図１５に示す複素バンドパスΔΣＡＤ変調器３００と同じ構成には同じ符号を付して示す。
【００２１】
ここでは、同相成分の信号振幅がミスマッチ量αの分だけ所定の振幅より大きく、直交成分の信号振幅がミスマッチ量αの分だけ所定の振幅より小さい場合を考える。このミスマッチは、図１９中のＩ及びＱ経路にそれぞれ設けられた積算ブロック３５１及び３５２により表される。この場合、出力信号Ｙ（ｚ）＝Ｉｏｕｔ＋ｊＱｏｕｔは、次式で与えられる。
【００２２】
【数３】
【００２３】
Ｉ及びＱ経路間にミスマッチが存在する場合、出力信号Ｙ（ｚ）を表す上記式３の右辺には、入力信号のイメージ成分（Ｉｉｎ−ｊＱｉｎ）の項と、量子化ノイズのイメージ成分（ＥＩ−ｊＥＱ）の項が現れる。これらのイメージ成分が信号帯域に回り込み、信号成分のＳＱＮＤＲを低下させる。この様子を示したのが、図２０である。
【００２４】
図２０は、Ｉ及びＱ経路間にミスマッチが存在する場合における複素バンドパスΔΣＡＤ変調器の出力パワースペクトルの一例である。なお、図２０の横軸は規格化周波数Ｆｉｎ／Ｆｓであり、縦軸は出力パワーレベルである。また、図２０の例では、複素バンドパスΔΣＡＤ変調器のノイズ伝達関数がＮＴＦ（ｚ）＝（１−ｊｚ−１）Ｎとなるように設計されている。それゆえ、図２０に示す規格化周波数Ｆｉｎ／Ｆｓ＝０．５〜−０．５の範囲では、信号帯域は、図１６の例と同様に、Ｆｉｎ／Ｆｓ＝０．２５付近となり、イメージ成分の周波数帯域（以下、イメージ帯域という）は、Ｆｉｎ／Ｆｓ＝−０．２５付近となる。
【００２５】
図２０から明らかなように、Ｉ及びＱ経路間にミスマッチが存在する場合、イメージ帯域（Ｆｉｎ／Ｆｓ＝−０．２５付近）では、ノイズレベルが増大する。その結果、信号帯域（Ｆｉｎ／Ｆｓ＝０．２５付近）のノイズレベルも増大し、信号帯域のＳＱＮＤＲが低下する。
【００２６】
上述したＩ及びＱ経路間のミスマッチの問題を解消するため、従来、ノイズ伝達関数ＮＴＦ（ｚ）の零点が、信号帯域だけでなく、イメージ帯域においても生成されるように複素バンドパスΔΣＡＤ変調器を構成する手法が提案されている（例えば、非特許文献４参照）。具体的には、非特許文献４では、イメージ帯域に零点（減衰極）を生成するための積分回路（オペアンプを含む）を、複素バンドパスΔΣＡＤ変調器内に別途設けて上記問題を解決している。
【００２７】
図２１に、非特許文献４で提案されている複素バンドパスΔΣＡＤ変調器のノイズ伝達関数ＮＴＦ（ｚ）のゲイン特性を示す。なお、図２１の横軸は規格化周波数であり、縦軸はノイズ伝達関数ＮＴＦ（ｚ）のゲインである。また、図２１の例では、信号帯域の規格化周波数が０．５付近であり、イメージ帯域が−０．５付近である。
【００２８】
非特許文献４の複素バンドパスΔΣＡＤ変調器では、ノイズ伝達関数ＮＴＦ（ｚ）の零点を信号帯域だけでなくイメージ帯域においても生成するので、そのノイズ伝達関数ＮＴＦ（ｚ）のゲイン特性には、図２１に示すように、規格化周波数±０．５で減衰極（ノッチ）が生成される。この場合、Ｉ及びＱ経路間にミスマッチが存在しても、イメージ成分が低減され、信号帯域のＳＱＮＤＲの低下を抑制することができる。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】
特許第３９７０２６６号
【特許文献２】
特許第３９９２２８７号
【特許文献３】
特開２００６−１３７０５号公報
【特許文献４】
特開２００６−３５２４５５号公報
【非特許文献】
【００３０】
【非特許文献１】
K. W. Martin：“Complex Signal Processing is Not Complex”，IEEE Trans. on Circuits Syst. I，vol.51，no.9，pp.1823-1836，Sep. 2004
【非特許文献２】
傘 昊，小林春夫：「複素ノイズ結合型バンドパスΔΣＡＤ変調器」，電子情報通信学会総合大会，基礎・境界講演論文集，Ａ−１−９，２００８年
【非特許文献３】
傘 昊，小林春夫：「ノイズ結合型複素バンドパスΔΣＡＤ変調器」，第２１回 回路とシステム 軽井沢ワークショップ論文集，第７５−８０頁，２００８年
【非特許文献４】
S. Jantzi, et al.：“Quadrature bandpass ΔΣ modulator for digital radio”，IEEE Journal of Solid-State Circuits，vol.32，pp.1935-1949，Dec. 1997
【発明の概要】
【発明が解決しようとする課題】
【００３１】
上述したように、複素バンドパスΔΣＡＤ変調器のＩ及びＱ経路間のミスマッチの問題を解消するために、非特許文献４では、イメージ帯域に減衰極を生成するためのオペアンプを含む積分回路をさらに設ける。しかしながら、この手法では、能動的な回路素子であるオペアンプを増やすことになるので、複素バンドパスΔΣＡＤ変調器の回路規模が大きく且つ複雑になり、消費電力も増大するという問題が生じる。
【００３２】
本発明は、上記問題を解決するためになされたものであり、本発明の目的は、より簡易な構成で且つ低消費電力で、Ｉ及びＱ経路間のミスマッチの問題を解消できる複素バンドパスΔΣＡＤ変調器及びそれを備えるデジタル無線受信機を提供することである。
【課題を解決するための手段】
【００３３】
上記問題を解決するために、本発明の複素バンドパスΔΣＡＤ変調器は、アナログデジタル変換部と、デジタルアナログ変換部と、減算部と、複素バンドパスフィルタと、ノイズ抽出回路部と、加算部とを備える構成とし、各部の機能及び構成は次のようにする。アナログデジタル変換部は、アナログの複素信号をデジタルの複素信号に変換する。デジタルアナログ変換部は、アナログデジタル変換部から出力される複素信号をアナログの複素信号に変換する。減算部は、外部から入力される入力複素信号から、デジタルアナログ変換部から出力される複素信号を減算する。複素バンドパスフィルタは、減算部から出力される複素信号に対して所定の周波数帯域の信号成分を通過させる。ノイズ抽出回路部は、アナログデジタル変換部に入力される複素信号及びデジタルアナログ変換部から出力される複素信号に基づいてアナログデジタル変換部の量子化ノイズ信号を抽出し、該抽出した量子化ノイズ信号を１サンプル時間遅延し、該遅延した信号を所定角度で位相回転させ、且つ、該位相回転した信号をアナログデジタル変換部の入力側にフィードバックする。そして、加算部は、入力複素信号、複素バンドパスフィルタから出力される複素信号、及び、ノイズ抽出回路部から出力される複素信号を加算し、該加算した信号をアナログデジタル変換部に出力する。また、本発明の複素バンドパスΔΣＡＤ変調器では、ノイズ伝達関数の零点が所定の周波数帯域、及び、そのイメージ帯域に生成される。
［００３４］
また、本発明のデジタル無線受信機は、上述した本発明の複素バンドパスΔΣＡＤ変調器と、複素バンドパスΔΣＡＤ変調器の出力信号に対して所定のデシメーション処理を行うデシメーション回路部とを備える構成とする。
［００３５］
本発明の複素バンドパスΔΣＡＤ変調器では、ノイズ抽出回路部は、抽出した量子化ノイズ信号を、１サンプル時間遅延し且つ所定角度だけ位相回転させて、アナログデジタル変換部の入力側にフィードバックする。このように構成することにより、ノイズ伝達関数ＮＴＦ（ｚ）において、信号帯域だけでなくイメージ帯域にも零点を生成することができる。また、上述のような機能を有するノイズ抽出回路部は、複数のキャパシタ及びスイッチにより構成することができる。すなわち、本発明では、イメージ帯域に減衰極を生成するために、従来のようにオペアンプのような能動的な回路素子を含む積分回路を用いる必要がなくなる。
［発明の効果］
［００３６］
本発明の複素バンドパスΔΣＡＤ変調器では、受動的な回路素子により構成可能なノイズ抽出回路部を設けることにより、そのスペクトル特性において、信号帯域だけでなくイメージ帯域にも減衰極を生成することができる。それゆえ、本発明によれば、より簡易な構成で且つ低消費電力でＩ及びＱ経路間のミスマッチの問題を解消することができ、効率よく且つ高精度のＡＤ変換が可能になる。
【図面の簡単な説明】
［００３７］
［図１］図１は、本発明の一実施形態に係る複素バンドパスΔΣＡＤ変調器の信号フロー図である。
［図２］図２は、本発明の一実施形態に係る複素バンドパスΔΣＡＤ変調器の概略ブロック回路図である。
［図３］図３は、本発明の一実施形態に係る複素バンドパスΔΣＡＤ変調器の一例を示す概略ブロック回路図である。
【図４】図４は、本発明の一実施形態に係る複素バンドパスΔΣＡＤ変調器の実現回路の一例を示すブロック回路図である。
【図５】図５は、Ｉ経路のノイズ加算ブロックの実現回路の一例を示す回路構成図である。
【図６】図６は、Ｑ経路のノイズ抽出ブロックの実現回路の一例を示す回路構成図である。
【図７】図７は、図５及び６の実現回路に用いられるクロック信号の波形図である。
【図８】図８は、本発明の複素バンドパスΔΣＡＤ変調器によりＩ及びＱ経路間のミスマッチの問題を解消できる原理を説明するための図である。
【図９】図９は、本発明の一実施形態に係る複素バンドパスΔΣＡＤ変調器のノイズ伝達関数のゲイン特性の模式図である。
【図１０】図１０は、比較例の複素バンドパスΔΣＡＤ変調器の出力パワースペクトル特性である。
【図１１】図１１は、本発明の一実施形態に係る複素バンドパスΔΣＡＤ変調器の出力パワースペクトル特性である。
【図１２】図１２は、本発明の一実施形態及び比較例の複素バンドパスΔΣＡＤ変調器のＳＱＮＤＲ−ＯＳＲ特性である。
【図１３】図１３は、本発明の一実施形態に係るデジタル無線受信機の一例を示す概略構成図である。
【図１４】図１４は、従来の複素バンドパスΔΣＡＤ変調器の信号フロー図である。
【図１５】図１５は、従来の複素バンドパスΔΣＡＤ変調器の概略ブロック回路図である。
【図１６】図１６は、従来の複素バンドパスΔΣＡＤ変調器における出力パワースペクトル特性の一例である。
【図１７】図１７は、従来のフィードフォワード型の複素バンドパスΔΣＡＤ変調器の信号フロー図である。
【図１８】図１８は、従来のノイズ結合型の複素バンドパスΔΣＡＤ変調器の信号フロー図である。
【図１９】図１９は、Ｉ及びＱ経路間にミスマッチが存在する場合の複素バンドパスΔΣＡＤ変調器の等価ブロック回路図である。
【図２０】図２０は、Ｉ及びＱ経路間にミスマッチが存在する場合の複素バンドパスΔΣＡＤ変調器の出力パワースペクトルの一例である。
【図２１】図２１は、従来の複素バンドパスΔΣＡＤ変調器におけるノイズ伝達関数のゲイン特性の一例である。
【発明を実施するための形態】
【００３８】
以下に、本発明の実施形態に係る複素バンドパスΔΣＡＤ変調器及びそれを備えるデジタル無線受信機の例を、図面を参照しながら説明するが、本発明はこれに限定されるものではない。
【００３９】
［複素バンドパスΔΣＡＤ変調器の概略構成］
まず、本発明の複素バンドパスΔΣＡＤ変調器の一実施形態例の構成を図１〜３を参照しながら説明する。図１は、本実施形態の複素バンドパスΔΣＡＤ変調器の概略構成及び信号フローを示す図である。図２は、本実施形態の複素バンドパスΔΣＡＤ変調器の回路ブロック構成を示す図である。また、図３は、本実施形態の複素バンドパスΔΣＡＤ変調器の回路構成をさらに具体化した図である。なお、図３では、複素バンドパスフィルタ３０を２段の積分回路で構成した例を示す。ただし、図１〜３において、同じ構成には、同じ符号を付して示す。
【００４０】
また、本実施形態では、規格化周波数Ｆｉｎ／Ｆｓ＝０〜１の範囲において、信号帯域がＦｉｎ／Ｆｓ＝０．２５付近である場合を説明する。なお、この場合、イメージ帯域はＦｉｎ／Ｆｓ＝０．７５付近となる。また、複素バンドパスΔΣＡＤ変調器１０内の回路構成は、従来と同様に、入力信号Ｘ（ｚ）（入力複素信号）の同相成分信号Ｉｉｎを処理するＩ経路１１、及び、直交成分信号Ｑｉｎを処理するＱ経路１２に分離される（図２及び３を参照）。
【００４１】
複素バンドパスΔΣＡＤ変調器１０は、図１に示すように、主に、減算部２０、複素バンドパスフィルタ３０、加算部４０、ノイズ抽出回路部５０、ＡＤＣ部６０（アナログデジタル変換部）及びＤＡＣ部７０（デジタルアナログ回路部）で構成される。各部の接続関係は次の通りである。
【００４２】
減算部２０の入力端子は、入力信号Ｘ（ｚ）の入力端子（不図示）及びＤＡＣ部７０の出力端子に接続され、減算部２０の出力端子は、複素バンドパスフィルタ３０の入力端子に接続される。加算部４０の入力端子は、減算部２０の入力端子、複素バンドパスフィルタ３０の出力端子及びノイズ抽出回路部５０の出力端子に接続され、加算部４０の出力端子は、ＡＤＣ部６０の入力端子に接続される。ノイズ抽出回路部５０は２つの入力端子を有し、その一方はＤＡＣ部７０の出力端子に接続され、他方の入力端子はＡＤＣ部６０の入力端子に接続される。また、ＡＤＣ部６０の出力端子は、出力信号Ｙ（ｚ）の出力端子（不図示）及びＤＡＣ部７０の入力端子に接続される。
【００４３】
図１と図１７との比較から明らかなように、本実施形態の複素バンドパスΔΣＡＤ変調器１０は、従来のフィードフォワード型の複素バンドパスΔΣＡＤ変調器４００にノイズ抽出回路部５０をさらに設けた構造を有する。そして、本実施形態の複素バンドパスΔΣＡＤ変調器１０は、ノイズ抽出回路部５０で抽出した量子化ノイズをＡＤＣ部６０の入力側にフィードバックする構造（エラーフィードバック構造）を有する。すなわち、本実施形態の複素バンドパスΔΣＡＤ変調器１０は、ノイズ結合型の変調器であり、ノイズ結合型時間インタリーブΔΣＡＤ変調器を拡張した変調器である。以下、本実施形態の複素バンドパスΔΣＡＤ変調器１０の各部の機能及び構成を図１〜３を参照しながらより詳細に説明する。
【００４４】
減算部２０は、図１に示すように、外部から複素バンドパスΔΣＡＤ変調器１０に入力される複素形式の信号Ｘ（ｚ）（＝Ｉｉｎ＋ｊＱｉｎ）からＤＡＣ部７０の出力信号Ｂ（ｚ）を減算する。また、減算部２０は、図２に示すように、Ｉ経路１１及びＱ経路１２にそれぞれ設けられた減算器２１及び２２を備える。Ｉ経路１１の減算器２１は、入力信号Ｘ（ｚ）の同相成分Ｉｉｎから後述するＩ経路１１のデジタルアナログ変換器７１（ＤＡＣＩ）の出力信号を減算して、その減算信号を出力する。一方、Ｑ経路１２の減算器２２は、入力信号Ｘ（ｚ）の直交成分Ｑｉｎから後述するＱ経路１２のデジタルアナログ変換器７２（ＤＡＣＱ）の出力信号を減算して、その減算信号を出力する。
【００４５】
複素バンドパスフィルタ３０は、オペアンプを含む積分回路を備え、その積分回路を１段以上接続して構成される。この際、複素バンドパスフィルタ３０の伝達関数Ｈ（ｚ）は、信号帯域（Ｆｉｎ／Ｆｓ＝０．２５付近）で量子化ノイズＥ（ｚ）が減衰するように、すなわち、複素バンドパスΔΣＡＤ変調器１０のノイズ伝達関数ＮＴＦ（ｚ）の零点が信号帯域で生成されるように設計される。より具体的には、本実施形態では、ノイズ抽出回路部５０を備えない場合の複素バンドパスΔΣＡＤ変調器１０のノイズ伝達関数ＮＴＦ（ｚ）が下記式で表わされるように、複素バンドパスフィルタ３０を構成する。
【００４６】
【数４】
【００４７】
なお、上記式４中のＮは、積分回路の段数（信号帯域における変調器の次数）である。上記式４では、ノイズ伝達関数ＮＴＦ（ｚ）はｚ＝ｊで零になり、ｚ＝ｊの零点は規格化周波数Ｆｉｎ／Ｆｓ＝０．２５に対応する（上記式１参照）。
【００４８】
ここで、例えば、複素バンドパスフィルタ３０を２段の積分回路で構成した場合の例を簡単に説明する。この場合、複素バンドパスフィルタ３０は、図３に示すように、主に、１段目の積分回路３１と、その後段に接続された２段目の積分回路３２と、積分回路３２に後段のＩ経路１１及びＱ経路１２にそれぞれ設けられた加算ブロック３３及び３４と、Ｉ経路１１及びＱ経路１２にそれぞれ設けられた２倍の積算ブロック３５及び３６とで構成される。
【００４９】
各積分回路は、加算ブロックとその後段に直列接続された遅延ブロックとで構成され、遅延ブロックの出力信号を加算ブロックにフィードバックする構造になっている。なお、このような積分回路は、オペアンプ（能動的な回路素子）等を用いて実現される。また、Ｉ経路１１及びＱ経路１２にそれぞれ設けられた２倍の積算ブロック３５及び３６は、２次の変調器特性を設計するために設けられたものであり、これらの積算ブロックの係数は、変調器の設計要素(次数、零点等)に応じて適宜変更される。
【００５０】
加算部４０は、図１に示すように、入力信号Ｘ（ｚ）、複素バンドパスフィルタ３０の出力信号、及び、ノイズ抽出回路部５０の出力信号を加算して出力する。また、加算部４０は、図２に示すように、Ｉ経路１１及びＱ経路１２にそれぞれ設けられた加算器４１及び４２（第１及び第２加算部）を備える。Ｉ経路１１の加算器４１は、入力信号Ｘ（ｚ）の同相成分Ｉｉｎ、複素バンドパスフィルタ３０のＩ経路１１の出力信号、及び、後述するＱ経路１２のノイズ抽出回路５２の出力信号の反転信号を加算して出力する。一方、Ｑ経路１２の加算器４２は、入力信号Ｘ（ｚ）の直交成分Ｑｉｎ、複素バンドパスフィルタ３０のＱ経路１２の出力信号、及び、後述するＩ経路１１のノイズ抽出回路５１の出力信号を加算して出力する。
【００５１】
ノイズ抽出回路部５０は、入力されるＡＤＣ部６０の入力信号Ａ（ｚ）及びＤＡＣ部７０の出力信号Ｂ（ｚ）に基づいて、ＡＤＣ部６０の量子化ノイズＥ（ｚ）（＝ＥＩ＋ｊＥＱ：図１中のＣ（ｚ））を抽出する。具体的には、ＡＤＣ部６０の入力信号Ａ（ｚ）＝Ｙ（ｚ）−Ｅ（ｚ）であり、ＤＡＣ部７０の出力信号Ｂ（ｚ）＝Ｙ（ｚ）であるので、ＤＡＣ部７０の出力信号Ｂ（ｚ）からＡＤＣ部６０の入力信号Ａ（ｚ）を差し引くこと（Ｂ（ｚ）−Ａ（ｚ））によりＡＤＣ部６０の量子化ノイズＥ（ｚ）（＝Ｃ（ｚ））を抽出する。図１中のノイズ抽出回路部５０内の減算ブロック５０ａが、この抽出動作を表している。
【００５２】
また、ノイズ抽出回路部５０は、抽出した量子化ノイズＥ（ｚ）を１サンプル時間（Ｔｓ）遅延し、その遅延信号をπ／２だけ位相回転させる。そして、ノイズ抽出回路部５０は、１サンプル遅延及び位相回転させた量子化ノイズ信号Ｅ′（ｚ）を加算部４０に出力する。図１中のノイズ抽出回路部５０内のｊｚ−１ブロック５０ｂが、この遅延及び位相回転の動作を表している。ノイズ抽出回路部５０のより具体的な構成及び動作は、次の通りである。
【００５３】
ノイズ抽出回路部５０は、図２に示すように、Ｉ経路１１及びＱ経路１２にそれぞれ設けられたノイズ抽出回路５１及び５２（第１及び第２ノイズ抽出回路）を備える。なお、ノイズ抽出回路５１は、機能的には、減算ブロック５１ａ及び遅延ブロック５１ｂを備え、ノイズ抽出回路５２は、減算ブロック５２ａ及び遅延ブロック５２ｂを備える。
【００５４】
Ｉ経路１１のノイズ抽出回路５１は、減算ブロック５１ａにより、後述するＩ経路１１のデジタルアナログ変換器７１の出力信号ＩｂからＩ経路１１のアナログデジタル変換器６１の入力信号Ｉａを差し引いて（Ｉｂ−Ｉａ）、量子化ノイズＥ（ｚ）の同相成分ＥＩ（＝Ｉｃ）を抽出する。次いで、ノイズ抽出回路５１は、抽出信号Ｉｃを、遅延ブロック５１ｂで１サンプル時間遅延し、その遅延した信号をＱ経路１２の加算器４２に出力する。
【００５５】
一方、Ｑ経路１２のノイズ抽出回路５２は、減算ブロック５２ａにより、後述するＱ経路１２のデジタルアナログ変換器７２の出力信号ＱｂからＱ経路１２のアナログデジタル変換器６２の入力信号Ｑａを差し引いて（Ｑｂ−Ｑａ）、量子化ノイズＥ（ｚ）の直交成分ＥＱ（＝Ｑｃ）を抽出する。次いで、ノイズ抽出回路５２は、抽出信号Ｑｃを、遅延ブロック５２ｂで１サンプル時間遅延する。そして、ノイズ抽出回路５２は、遅延ブロック５２ｂで遅延した信号を反転してＩ経路１１の加算器４１に出力する。
【００５６】
すなわち、本実施形態では、ノイズ抽出回路部５０内で抽出した量子化ノイズ信号を１サンプル時間遅延した後、加算部４０に入力する際に、Ｉ経路１１及びＱ経路１２のノイズ抽出回路５１及び５２から出力される量子化ノイズの同相成分ＥＩ及び直交成分ＥＱを、図２に示すように、それぞれＱ経路１２及びＩ経路１１の加算器４２及び４１に交差させて入力する。そして、量子化ノイズの直交成分ＥＱをＩ経路１１の加算器４１に入力する際には、その信号の反転信号を入力する。本実施形態では、このようにして、ノイズ抽出回路部５０内のｊｚ−１ブロック５０ｂの要素「ｊ」の機能を実現する。ここで、上記構成により、ｊｚ−１ブロック５０ｂの要素「ｊ」の機能が実現できる原理について簡単に説明する。
【００５７】
ノイズ抽出回路部５０内では、上述のようにｊｚ−１ブロック５０ｂにより、抽出した量子化ノイズＥ（ｚ）に対して１サンプル遅延及び９０度位相回転を行う。量子化ノイズＥ（ｚ）に対して９０度位相回転を行うことは、量子化ノイズＥ（ｚ）に虚数「ｊ」を掛け合わせることと等価であるので、ノイズ抽出回路部５０の出力信号Ｅ′（ｚ）＝ｊ（ＥＩ＋ｊＥＱ）＝−ＥＱ＋ｊＥＩとなる。この場合、ノイズ抽出回路部５０の出力信号Ｅ′（ｚ）の同相成分は−ＥＱとなり、直交成分はＥＩとなる。それゆえ、Ｉ経路１１及びＱ経路１２のノイズ抽出回路５１及び５２の出力信号をそれぞれ他方の経路の加算器に交差させて入力する際には、上述のように、Ｑ経路１２のノイズ抽出回路５２から出力される量子化ノイズの直交成分ＥＱを反転させてＩ経路１１の加算器４１に入力する。
【００５８】
本実施形態では、ノイズ抽出回路部を上述のような構成にすることにより、ノイズ伝達関数ＮＴＦ（ｚ）において、信号帯域だけでなくイメージ帯域にも零点を生成することができる。この原理については、後で詳述する。なお、上述したノイズ抽出回路部５０で抽出した量子化ノイズをＡＤＣ部６０に再注入する手法は、低次のループフィルタを用いて高次のノイズシェープを与えるカスケード（またはＭＡＳＨ：Multistage Noise Shaping）スキームと類似している。
【００５９】
また、ＡＤＣ部６０（内部ＡＤＣ）は、図１に示すように、入力されたアナログ信号Ａ（ｚ）を量子化してデジタル信号（Ｙ（ｚ））に変換し、出力する。この際、ＡＤＣ部６０は、出力信号Ｙ（ｚ）を複素バンドパスΔΣＡＤ変調器１０の後段に配置された処理回路に出力するとともに、ＤＡＣ部７０にも出力する。
【００６０】
また、ＡＤＣ部６０は、図２に示すように、Ｉ経路１１及びＱ経路１２にそれぞれ設けられたアナログデジタル変換器（量子化器）６１及び６２（以下、それぞれＡＤＣＩ６１及びＡＤＣＱ６２という）を備える。ＡＤＣＩ６１（第１のアナログデジタル変換部）は、入力されたアナログ信号Ｉａをデジタル信号Ｉｏｕｔに変換して出力する。一方、ＡＤＣＱ６２（第２のアナログデジタル変換部）は、入力されたアナログ信号Ｑａをデジタル信号Ｑｏｕｔに変換して出力する。
【００６１】
なお、ＡＤＣＩ６１及びＡＤＣＱ６２は、ともに例えばマルチビット量子化器（マルチビットＡＤ変換器）で構成することができる。この場合、次のような効果が得られる。ＡＤＣ部６０をマルチビット量子化器で構成した場合には、量子化ノイズはビジーノイズ（白色雑音）と仮定することができるので、ＡＤＣ部６０に再注入される量子化ノイズは、ＡＤＣ部６０の出力スペクトルに現れるトーンや高調波歪み成分を低減するディザ信号として作用する。したがって、ＡＤＣＩ６１及びＡＤＣＱ６２にマルチビットの量子化器を用いることにより、フィードバック前後の２つの量子化ノイズをＡＤＣ部６０で結合させても、変調器全体の安定性が維持される。
【００６２】
ＤＡＣ部７０（内部ＤＡＣ）は、図１に示すように、入力されたデジタル信号（Ｙ（ｚ））をアナログ信号Ｂ（ｚ）に変換して、そのアナログ信号Ｂ（ｚ）を減算部２０及びノイズ抽出回路部５０にフィードバックする。
【００６３】
また、ＤＡＣ部７０は、図２に示すように、Ｉ経路１１及びＱ経路１２にそれぞれ設けられたデジタルアナログ変換器７１及び７２（以下、それぞれＤＡＣＩ７１及びＤＡＣＱ７２という）を備える。ＤＡＣＩ７１（第１のデジタルアナログ変換部）は、入力されたデジタル信号Ｉｏｕｔをアナログ信号Ｉｂに変換して出力する。一方、ＤＡＣＱ７２（第２のデジタルアナログ変換部）は、入力されたデジタル信号Ｑｏｕｔをデジタル信号Ｑｂに変換して出力する。
【００６４】
なお、ＤＡＣＩ７１及びＤＡＣＱ７２は、ともに例えばマルチビットＤＡ変換器で構成することができる。ＤＡＣＩ７１及びＤＡＣＱ７２にマルチビットＤＡ変換器を用いることにより変調器全体の安定性が維持される。ただし、マルチビットＤＡ変換器は非線形性を有するので、変調器のＳＱＮＤＲを低下させる場合がある。この場合には、マルチビットＤＡ変換器の非線形性による性能劣化を軽減するための複素ＤＷＡ（Data Weighted Averaging）アルゴリズムの処理回路をＤＡＣ部７０内に設ければよい。
【００６５】
［複素バンドパスΔΣＡＤ変調器の実現回路］
次に、本実施形態の複素バンドパスΔΣＡＤ変調器１０の実現回路の一例について説明する。図４に、複素バンドパスΔΣＡＤ変調器１０の実現回路の概略構成ブロック図を示す。なお、図４に示す構成例は、図３に示す複素バンドパスΔΣＡＤ変調器１０の実現回路の一例である。
【００６６】
図３に示す複素バンドパスΔΣＡＤ変調器１０を実際の回路で実現する際には、図３中の複素バンドパスフィルタ３０内の最も出力側に位置する加算ブロック３３及び３４は、それぞれ加算部４０の加算器４１及び４２と一つにまとめて構成される。図４中の破線で囲まれた回路ブロック７５及び７６（以下、それぞれノイズ加算ブロック７５及び７６という）が、それらに対応する回路部である。
【００６７】
また、図３に示す複素バンドパスΔΣＡＤ変調器１０を実際の回路で実現する際には、図３中の複素バンドパスフィルタ３０内の最も入力側に位置する加算ブロック３１ａ及び３１ｂは、それぞれ減算部２０の減算器２１及び２２と一つにまとめられて構成される。図４中の減算ブロック７３及び７４が、それらに対応する回路部である。
【００６８】
さらに、図３に示す複素バンドパスΔΣＡＤ変調器１０を実際の回路で実現する際には、デジタルアナログ変換部（ＤＡＣ部）は、２つのＤＡＣ部に分けて構成される。一方のＤＡＣ部は、減算部２０にフィードバックする複素バンドパスΔΣＡＤ変調器１０の出力信号をＤＡ変換し、他方のＤＡＣ部は、ノイズ抽出回路部５０にフィードバックする複素バンドパスΔΣＡＤ変調器１０の出力信号をＤＡ変換する。
【００６９】
具体的には、Ｉ経路１１のＤＡＣＩ７１は、図４に示すように、Ｉ経路１１の減算ブロック７３に接続された第１ＤＡＣＩ７１ａ（ＤＡＣＩ１）と、Ｉ経路１１のノイズ抽出回路５１内の減算ブロック５１ａに接続された第２ＤＡＣＩ７１ｂ（ＤＡＣＩ２）とで構成される。一方、Ｑ経路１２のＤＡＣＱ７２は、Ｑ経路１２の減算ブロック７４に接続された第１ＤＡＣＱ７２ａ（ＤＡＣＱ１）と、Ｑ経路１２のノイズ抽出回路５２内の減算ブロック５２ａに接続された第２ＤＡＣＱ７２ｂ（ＤＡＣＱ２）とで構成される。
【００７０】
また、以下では、図４中のＩ経路１１の第２ＤＡＣＩ７１ｂ、並びに、ノイズ抽出回路５１内の減算ブロック５１ａ及び遅延ブロック５１ｂを含む回路ブロック７７（図４中の一点鎖線で囲まれた回路ブロック）をＩ経路１１のノイズ抽出ブロック７７という。さらに、Ｑ経路１２の第２ＤＡＣＱ７２ｂ、並びに、ノイズ抽出回路５２内の減算ブロック５２ａ及び遅延ブロック５２ｂを含む回路ブロック７８（図４中の点線で囲まれた回路ブロック）をＱ経路１２のノイズ抽出ブロック７８という。
【００７１】
ここで、図５及び６に、Ｉ経路１１のノイズ加算ブロック７５、及び、Ｑ経路１２のノイズ抽出ブロック７８の実現回路の一例をそれぞれ示す。なお、Ｑ経路１２のノイズ加算ブロック７６の実現回路は、Ｉ経路１１のノイズ加算ブロック７５と同様にして構成することができ、Ｉ経路１１のノイズ抽出ブロック７７の実現回路は、Ｑ経路１２のノイズ抽出ブロック７８と同様にして構成することができる。ただし、ノイズ加算ブロック及びノイズ抽出ブロックの実現回路は図５及び６に示す構成例に限定されず、他の回路構成も可能である。それらは用途、回路規模等を考慮して適宜設計される。また、ノイズ加算ブロック及びノイズ抽出ブロック以外の回路ブロックの実現回路は、従来のフィードフォワード型の複素バンドパスΔΣＡＤ変調器と同様に構成することができる。
【００７２】
ノイズ加算ブロック７５は、図５に示すように、第１クロック信号ｃｌｋ１で開閉制御される４つのスイッチ８１〜８４と、第２クロック信号ｃｌｋ２で開閉制御される５つのスイッチ８５〜８９と、容量Ｃの３つのキャパシタ９０〜９２と、容量２Ｃのキャパシタと、差動オペアンプ９４とで構成される。そして、これらの回路素子は、各回路素子が所定の機能を果たすように、図５に示すような形態で適宜接続される。
【００７３】
ノイズ加算ブロック７５内の各スイッチの動作タイミングを制御する第１クロック信号ｃｌｋ１及び第２クロック信号ｃｌｋ２の信号は、周期がサンプリング周期Ｔｓのクロック信号である。そして、第１クロック信号ｃｌｋ１及び第２クロック信号ｃｌｋ２間の位相差は１８０度である。図７に、第１クロック信号ｃｌｋ１及び第２クロック信号ｃｌｋ２の信号波形を示す。なお、ＡＤＣＩ６１は、図５に示すように、第１クロック信号ｃｌｋ１で駆動制御される。
【００７４】
また、ノイズ加算ブロック７５に入力される信号Ｉ１、Ｉ２及びＩ３は、それぞれ、入力信号の同相成分Ｉｉｎ、複素バンドパスフィルタ３０内のＩ経路１１の積算ブロック３５の出力信号、及び、複素バンドパスフィルタ３０内の２段目の積分回路３２のＩ経路１１の出力信号である（図４参照）。なお、図５中のＶｃｍは参照電圧である。また、図５の例ではＡＤＣＩ６１からＩｏｕｔ ＋及びＩｏｕｔ −の２つの信号が出力されるが、これは、複素バンドパスΔΣＡＤ変調器１０内の全ての回路が差動回路で動作するためである。なお、ＡＤＣＩ６１の出力信号Ｉｏｕｔ ＋及びＩｏｕｔ −間の位相差は１８０度である（反転している）。
【００７５】
ノイズ抽出ブロック７８は、図６に示すように、第３クロック信号ｃｌｋ３で開閉制御される４つのスイッチ１０１〜１０４と、第４クロック信号ｃｌｋ４で開閉制御される４つのスイッチ１０５〜１０８とを備える。また、ノイズ抽出ブロック７８は、Ｑ経路１２のＡＤＣＱ６２の出力信号Ｑｏｕｔ ＋により開閉制御される２つのスイッチ１１１，１１３と、ＡＤＣＱ６２の出力信号Ｑｏｕｔ −により開閉制御される２つのスイッチ１１２，１１４と、容量Ｃの２つのキャパシタ１１５，１１６とを備える。そして、これらの回路素子は、各回路素子が所定の機能を果たすように、図６に示すような形態で適宜接続される。なお、図６中の一点鎖線で囲まれた領域の回路部はＤＡ変換を行う部分、すなわち、第２ＤＡＣＱ７２ｂの機能を果たす回路部である。
【００７６】
ノイズ抽出ブロック７８の内の各スイッチの動作タイミングを制御する第３クロック信号ｃｌｋ３及び第４クロック信号ｃｌｋ４の信号は、周期がサンプリング周期２Ｔｓのクロック信号である。そして、第３クロック信号ｃｌｋ３及び第４クロック信号ｃｌｋ４間の位相差は１８０度である。図７に、第３クロック信号ｃｌｋ３及び第４クロック信号ｃｌｋ４の信号波形を示す。また、ＡＤＣＱ６２の出力信号Ｑｏｕｔ ＋及びＱｏｕｔ −間の位相差は１８０度である。
【００７７】
また、ノイズ抽出ブロック７８に入力される信号ＳｏＱは、Ｑ経路１２のＡＤＣＱ６２の入力信号であり、ノイズ抽出ブロック７８から出力される信号ＳｉＩは、図５中の差動オペアンプ９４の「−」端子に入力される。なお、図６中のＶｃｍ、Ｖｒｅｆｍ及びＶｒｅｆｐは参照電圧である。
【００７８】
本実施形態の複素バンドパスΔΣＡＤ変調器１０では、図６に示すように、受動的な回路素子である複数のスイッチ及び複数のキャパシタを用いてノイズ抽出回路部５０を実現することができる。
【００７９】
［イメージ成分の抑制原理］
次に、本実施形態の複素バンドパスΔΣＡＤ変調器１０において、Ｉ及びＱ経路間にミスマッチが存在してもイメージ成分を抑制できる原理について説明する。
【００８０】
図１に示す複素バンドパスΔΣＡＤ変調器１０において、入力信号Ｘ（ｚ）（＝Ｉｉｎ＋ｊＱｉｎ）、出力信号Ｙ（ｚ）（＝Ｉｏｕｔ＋ｊＱｏｕｔ）及びＡＤＣ部６０の量子化ノイズ信号Ｅ（ｚ）（ＥＩ＋ｊＥＱ）の関係は、次式で与えられる。
【００８１】
【数５】
【００８２】
上記式５中のＮＴＦ（ｚ）は、ノイズ抽出回路部５０を備えない場合の複素バンドパスΔΣＡＤ変調器１０のノイズ伝達関数である。ここで、複素バンドパスフィルタ３０が、Ｎ段（Ｎ≧１）の積分回路で構成されており、ノイズ伝達関数ＮＴＦ（ｚ）の零点が信号帯域（ｚ＝ｊ）で生成されるように構成されているものとすると、ＮＴＦ（ｚ）は下記式で表される。
【００８３】
【数６】
【００８４】
それゆえ、本実施形態の複素バンドパスΔΣＡＤ変調器１０全体のノイズ伝達関数ＮＴＦ′（ｚ）は、下記式で表される。
【００８５】
【数７】
【００８６】
上記式７から、本実施形態の複素バンドパスΔΣＡＤ変調器１０は、ノイズ抽出回路部５０を設けることにより実質、Ｎ＋１次の変調器となることが分かる。また、上記式７から、本実施形態では、ノイズ伝達関数ＮＴＦ′（ｚ）は、ｚ＝ｊだけなく、ｚ＝−ｊにおいても零となることが分かる。すなわち、図１に示す複素バンドパスΔΣＡＤ変調器１０の構成では、量子化ノイズ信号Ｅ（ｚ）に対してｚ＝±ｊで零点が生成される。その様子を図８に示す。
【００８７】
図８は、規格化周波数Ｆｉｎ／Ｆｓが変化した際の変数ｚ（＝ｅｘｐ｛ｊ２π（Ｆｉｎ／Ｆｓ）｝）の軌跡を現したものである。変数ｚの軌跡は、半径１の円（図８中の太実線）を描き、上記式７で示されるノイズ伝達関数ＮＴＦ′（ｚ）では、図８中の丸印の位置で零点になる。なお、変数ｚの軌跡１周分が規格化周波数Ｆｉｎ／Ｆｓ＝０〜１に対応しており、ｚ＝１、ｊ、−１及び−ｊの点がそれぞれＦｉｎ／Ｆｓ＝０（または１）、０．２５、０．５及び０．７５に対応する。すなわち、本実施形態では、Ｆｉｎ／Ｆｓ＝０．２５及び０．７５でノイズ伝達関数ＮＴＦ′（ｚ）が零になる。それゆえ、本実施形態では、ノイズ伝達関数のスペクトル特性において、信号帯域となるＦｉｎ／Ｆｓ＝０．２５付近及びイメージ帯域となるＦｉｎ／Ｆｓ＝０．７５付近でそれぞれ減衰極（ノッチ）が生成される。その様子を図９に示す。
【００８８】
図９は、本実施形態の複素バンドパスΔΣＡＤ変調器１０におけるノイズ伝達関数ＮＴＦ′（ｚ）のゲイン特性の模式図であり、横軸は規格化周波数Ｆｉｎ／Ｆｓであり、縦軸はゲインである。図９に示すように、本実施形態では、ノイズ抽出回路部５０を設けることにより、信号帯域となるＦｉｎ／Ｆｓ＝０．２５付近及びイメージ帯域となるＦｉｎ／Ｆｓ＝０．７５付近でそれぞれ減衰極が生成され、非特許文献４で得られるノイズ伝達関数のゲイン特性（図２１参照）と同様の特性が得られる。すなわち、本実施形態では、ノイズ抽出回路部５０で抽出した量子化ノイズをＡＤＣ部６０に再注入する構造にすることにより、信号帯域だけでなく、イメージ帯域においても量子化ノイズが抑制できるようにノイズ伝達関数をノイズシェープすることができる。それゆえ、本実施形態では、Ｉ及びＱ経路間にミスマッチが存在してもイメージ成分を抑制することができる。
【００８９】
以上説明したように、本実施形態の複素バンドパスΔΣＡＤ変調器１０では、ノイズ抽出回路部５０を設けることにより、ノイズ伝達関数のスペクトル特性において信号帯域だけでなくイメージ帯域にも減衰極を生成することができる。これにより、本実施形態では、Ｉ及びＱ経路間にミスマッチが存在してもイメージ成分の信号成分への影響を抑制することができる。その結果、信号帯域でのＳＱＮＤＲの低下を抑制することができ、効率よく且つ高精度のＡＤ変換が可能になる。
【００９０】
また、本実施形態の複素バンドパスΔΣＡＤ変調器１０では、イメージ帯域に減衰極を生成するために設けるノイズ抽出回路部５０を、受動的な回路素子であるキャパシタ及びスイッチで構成することができる。すなわち、本実施形態では、イメージ帯域に減衰極を生成するために、非特許文献４のようにオペアンプを含む積分回路を用いる必要がない。それゆえ、本実施形態では、従来に比べて簡易な構成で且つ低消費電力で複素バンドパスΔΣＡＤ変調器１０を駆動することができる。
【００９１】
［シミュレーション評価］
上述した本実施形態の複素バンドパスΔΣＡＤ変調器１０の有効性をシミュレーション解析により評価した。具体的には、Ｉ及びＱ経路のミスマッチ量を３％とした場合における複素バンドパスΔΣＡＤ変調器１０の出力スペクトルをシミュレーションで算出した。なお、このシミュレーション解析は、複素バンドパスフィルタ３０を２段の積分回路で構成した場合（図３の構成）について実施した。また、比較のため、ノイズ抽出回路部５０を備えない複素バンドパスΔΣＡＤ変調器、すなわち、従来のフィードフォワード型複素バンドパスΔΣＡＤ変調器４００（比較例：図１７参照）についても同様のシミュレーション解析を行った。なお、比較例の複素バンドパスΔΣＡＤ変調器４００の構成は、ノイズ抽出回路部５０を備えないこと以外は、実施形態と同様にした。
【００９２】
図１０及び１１に、シミュレーション解析の結果を示す。図１０は、比較例の複素バンドパスΔΣＡＤ変調器４００の出力パワースペクトルであり、図１１は、本実施形態の複素バンドパスΔΣＡＤ変調器１０の出力パワースペクトルである。なお、図１０及び１１の横軸は規格化周波数（Ｆｉｎ／Ｆｓ）であり、縦軸は出力パワーのレベルである。
【００９３】
比較例の複素バンドパスΔΣＡＤ変調器４００の出力パワースペクトル（図１０）では、イメージ帯域（Ｆｉｎ／Ｆｓ＝０．７５付近）においてノイズレベルが若干増大する。その結果、信号帯域（Ｆｉｎ／Ｆｓ＝０．２５付近）でノイズレベルが十分減衰されない。
【００９４】
一方、本実施形態の複素バンドパスΔΣＡＤ変調器１０の出力パワースペクトル（図１１）では、イメージ帯域（Ｆｉｎ／Ｆｓ＝０．７５付近）で減衰極（ノッチ）が形成され、イメージ帯域でのノイズレベルが十分抑制されている。その結果、信号帯域（Ｆｉｎ／Ｆｓ＝０．２５付近）でのノイズレベルが、比較例に比べて十分減衰されている。
【００９５】
図１０及び１１の結果から、本実施形態の複素バンドパスΔΣＡＤ変調器１０のようにノイズ抽出回路部５０を設けることにより、Ｉ及びＱ経路間のミスマッチにより生じるイメージ成分の信号成分への影響を抑制することができ、信号帯域でのＳＱＮＤＲの劣化を防止することができることが分かる。
【００９６】
また、本実施形態では、上述した出力パワースペクトルから信号帯域のＳＱＮＤＲとオーバーサンプリング比（ＯＳＲ）との関係を求めた。まお、比較のため、比較例の複素バンドパスΔΣＡＤ変調器４００についても同様に、ＳＱＮＤＲとＯＳＲとの関係を求めた。図１２に、その評価結果を示す。図１２の横軸はＯＳＲであり、縦軸はＳＱＮＤＲである。また、図１２中のプラス印の特性が本実施形態の特性であり、白抜き逆三角印の特性が比較例の特性である。
【００９７】
図１２から明らかなように、比較例の複素バンドパスΔΣＡＤ変調器４００では、ＯＳＲが増加すると、ＳＱＮＤＲは飽和する。一方、本実施形態の複素バンドパスΔΣＡＤ変調器１０では、ＯＳＲが増加に伴いＳＱＮＤＲは飽和せず、約１５ｄＢ／Ｏｃｔの割合でＳＱＤＮＲが増大する。これは、２次のΔΣＡＤ変調器の特性を示している。この図１２の結果からもまた、本実施形態では、Ｉ及びＱ経路間のミスマッチにより生じるイメージ成分の信号成分への影響が十分抑制されていることが分かる。
【００９８】
なお、本実施形態では、上述のように、ノイズ抽出回路部５０を設けることにより変調器全体の次数は２次から３次に増大しているが、ノイズ抽出回路部５０が主に作用する周波数帯域はイメージ帯域である。すなわち、本実施形態では、信号帯域に作用する変調器の実質的な次数は複素バンドパスフィルタ３０による２次である。それゆえ、本実施形態の複素バンドパスΔΣＡＤ変調器１０の特性は、図１２に示すように、２次の変調器と同等の特性となる。
【００９９】
上記本実施形態では、規格化周波数Ｆｉｎ／Ｆｓ＝０〜１の範囲において、信号帯域がＦｉｎ／Ｆｓ＝０．２５付近であり、イメージ帯域がＦｉｎ／Ｆｓ＝０．７５付近である場合を説明したが、本発明はこれに限定されない。信号帯域がＦｉｎ／Ｆｓ＝０．２５付近以外であってもよい。この場合には、複素バンドパスΔΣＡＤ変調器のノイズ伝達関数ＮＴＦ′（ｚ）の零点が、例えば、信号成分に対してはｚ＝ｃ＋ｊｄ（ｃ及びｄは係数）、イメージ成分に対してはｚ＝ｃ−ｊｄとなるように複素バンドパスΔΣＡＤ変調器内の複素バンドパスフィルタ３０及びノイズ抽出回路部５０等の構成を設計すればよい。
【０１００】
より具体的には、信号成分に対しては、ノイズ伝達関数ＮＴＦ′（ｚ）の零点がｚ＝ｃ＋ｊｄとなるように、複素バンドパスフィルタ３０の伝達関数Ｈ（ｚ）を設計すればよい。一方、イメージ成分に対しては、ノイズ伝達関数ＮＴＦ′（ｚ）の零点がｚ＝ｃ−ｊｄとなるように、ノイズ抽出回路５０を、例えば、抽出した量子化ノイズを１サンプル遅延した後、ｚ空間におけるｚ＝ｃ−ｊｄの位置に対応する所定角度で、遅延した信号を位相回転させるような構成にすればよい。
【０１０１】
［デジタル無線受信機への適用例］
上述のように、本発明の複素バンドパスΔΣＡＤ変調器は回路構成が簡易であり、低消費電力で高精度のＡＤ変調が可能であるので、無線通信システムで使用される様々なデジタル無線受信機に適用可能である。その一例を図１３に示す。
【０１０２】
図１３は、上述した本発明の複素ΔΣＡＤ変調器を適用したデジタル無線受信機のブロック構成図である。デジタル無線受信機２００は、主に、アンテナ２０１、高周波フロントエンド回路２０２、局部発振器２０３、π／２位相器２０４、２つの混合器２０５ａ，２０５ｂ、中間周波数信号抽出回路２０６、ＡＤ変換回路２０７、及び、信号処理用デジタルシグナルプロセッサ（ＤＳＰ）２０９で構成される。そして、ＡＤ変換回路２０７は、本発明の複素バンドパスΔΣＡＤ変調器１０と、デシメーション回路２０８とで構成される。
【０１０３】
高周波フロントエンド回路２０２の入力端子はアンテナ２０１に接続され、アンテナ２０１で受信した無線信号は高周波フロントエンド回路２０２に入力される。高周波フロントエンド回路２０２は、入力された無線信号に対して低雑音高周波増幅などの処理を施し、その処理したアナログ信号を２つの混合器２０５ａ及び２０５ｂに出力する。
【０１０４】
局部発振器２０３は、混合器２０５ａ及びπ／２位相器２０４に接続される。そして、局部発振器２０３は、所定の周波数を有する局部発信信号を生成し、その信号を混合器２０５ａ及びπ／２位相器２０４に出力する。なお、π／２位相器２０４は、局部発振器２０３から入力された局部発信信号をπ／２だけ位相回転し、その信号を混合器２０５ｂに出力する。
【０１０５】
混合器２０５ａの入力端子は、高周波フロントエンド回路２０２の出力端子及び局部発振器２０３の出力端子に接続されており、混合器２０５ａは、高周波フロントエンド回路２０２のアナログ出力信号と局部発振器２０３から入力された局部発信信号とを混合する。また、混合器２０５ａの出力端子は、中間周波数信号抽出回路２０６のＩ経路の入力端子に接続されており、混合器２０５ａは混合したアナログＩ信号（入力信号の同相成分）を中間周波数信号抽出回路２０６のＩ経路に出力する。
【０１０６】
一方、混合器２０５ｂの入力端子は、高周波フロントエンド回路２０２の出力端子及びπ／２位相器２０４の出力端子に接続されており、混合器２０５ｂは、高周波フロントエンド回路２０２のアナログ出力信号とπ／２位相器２０４のアナログ出力信号（π／２だけ位相回転した局部発信信号）とを混合する。また、混合器２０５ｂの出力端子は、中間周波数信号抽出回路２０６のＱ経路の入力端子に接続されており、混合器２０５ｂは混合したアナログＱ信号（入力信号の直交成分）を中間周波数信号抽出回路２０６のＱ経路に出力する。
【０１０７】
中間周波数信号抽出回路２０６は、図示しないが、主に、複素アンチエイリアスフィルタ（バンドパスフィルタ）と、中間周波数増幅器とで構成される。中間周波数信号抽出回路２０６は、混合器２０５ａ及び２０５ｂからそれぞれＩ及びＱ経路に入力されたアナログＩ信号及びアナログＱ信号の中間周波数成分を抽出し増幅する。そして、中間周波数信号抽出回路２０６は、Ｉ経路及びＱ経路でそれぞれ上記処理が施されたアナログＩ信号及びアナログＱ信号を、複素バンドパスΔΣＡＤ変調器１０のＩ経路及びＱ経路の入力端子にそれぞれ出力する。
【０１０８】
複素バンドパスΔΣＡＤ変調器１０は、Ｉ経路及びＱ経路に入力されたアナログＩ信号及びアナログＱ信号を、それぞれ、デジタルＩ信号及びデジタルＱ信号を変換する。そして、複素バンドパスΔΣＡＤ変調器１０は、変換したデジタルＩ信号及びデジタルＱ信号をデシメーション回路２０８のＩ経路及びＱ経路の入力端子にそれぞれ出力する。
【０１０９】
デシメーション回路２０８は、デジタルフィルタ回路で構成されており、複素バンドパスΔΣＡＤ変調器１０から入力されるデジタル中間周波数の信号に対して所定のデシメーション処理を行う。具体的には、デシメーション回路２０８は、例えば３ビットで２０Ｍｂｐｓのビットレートを有する低ビット高速レートのデジタル信号を、例えば１２ビットで１ｋｂｐｓのビットレートを有する高ビット低速レートのデジタル信号に変換する。そして、デシメーション回路２０８は、上記処理を施したデジタル信号を信号処理用ＤＳＰ２０９に出力する。
【０１１０】
信号処理用ＤＳＰ２０９は、デシメーション回路２０８から入力されたデジタル信号に対してクロック再生や復調等の所定の処理を行う。これにより、受信信号の復調データを得る。上述のように、図１３のデジタル無線受信機２００では、本発明の複素バンドパスΔΣＡＤ変調器を備えているので、より低消費電力で高精度に、データを復調することができる。
【０１１１】
なお、本発明の複素バンドパスΔΣＡＤ変調器が適用可能な受信機は、図１３の例に限定されず、様々な無線通信システムに使用される受信機に適用可能であり、同様の効果が得られる。
【符号の説明】
【０１１２】
１０…複素バンドパスΔΣＡＤ変調器、２０…減算部、２１，２２…減算器、３０…複素バンドパスフィルタ、３１，３２…積分回路、４０…加算部、４１，４２…加算器、５０…ノイズ抽出回路部、５１，５２…ノイズ抽出回路、６０…ＡＤＣ部、６１，６２…アナログデジタル変換器（量子化器）、７０…ＤＡＣ部、７１，７２…デジタルアナログ変換器、２００…デジタル無線受信機、２０８…デシメーション回路
【０００１】
本発明は、例えば無線通信システム等で用いられる複素バンドパスΔΣＡＤ変調器及びそれを備えたデジタル無線受信機に関する。
【背景技術】
【０００２】
従来、例えば携帯電話や無線ＬＡＮ（Local Area Network）等の無線通信システムのＲＦ（Radio Frequency）受信機において、Ｌｏｗ−ＩＦ（Low-Intermediate Frequency）方式がしばしば適用される。そして、近年、このようなＬｏｗ−ＩＦ方式の受信機に対して、バンドパスΔΣＡＤ（Delta Sigma Analog to Digital）変調器の適用が検討されている。
【０００３】
Ｌｏｗ−ＩＦ方式の受信機へのバンドパスΔΣＡＤ変調器の適用例の一つとしては、２つの実バンドパスΔΣＡＤ変調器（１入力１出力）を用いる手法が挙げられる。この手法では、実バンドパスΔΣＡＤ変調器で入力信号の信号成分だけでなくイメージ成分もＡＤ変換を行う。そのため、この手法では消費電力が大きくなり、非効率であるという問題がある。
【０００４】
上記問題を解決する手法として、２入力２出力の複素バンドパスΔΣＡＤ変調器をＬｏｗ−ＩＦ方式の受信機に適用することが提案されている（例えば、特許文献１〜４参照）。複素バンドパスΔΣＡＤ変調器は、ＤＣ領域（直流領域）に対して非対称のスペクトル特性を得られるように伝達関数が設計されており、信号成分のみをＡＤ変換する。そのため、複素バンドパスΔΣＡＤ変調器を用いた場合には、低消費電力で高いＳＱＮＤＲ（Signal to Quantization Noise and Distortion Ratio）が得られ、効率の良いＡＤ変換を実現することができる。
【０００５】
ここで、一般的な複素バンドパスΔΣＡＤ変調器の構成及び特性を、図面を参照しながら説明する。図１４及び１５に、複素バンドパスΔΣＡＤ変調器の概略回路構成を示す。なお、図１４は、複素バンドパスΔΣＡＤ変調器の信号フロー図である。また、図１５は、複素バンドパスΔΣＡＤ変調器の構成をより具体的に示した図である。
【０００６】
複素バンドパスΔΣＡＤ変調器３００は、図１４に示すように、主に、減算部３１０、複素バンドパスフィルタ３２０、アナログデジタル変換部３３０（以下、ＡＤＣ（Analog to Digital Converter）部という）及びデジタルアナログ変換器３４０（以下、ＤＡＣ（Digital to Analog Converter）部という）で構成される。なお、複素バンドパスフィルタ３２０は、通常、オペアンプを含む積分回路を多段接続して構成される。各部の接続関係は次の通りである。
【０００７】
減算部３１０の入力端子は、外部から入力される入力複素信号Ｘ（ｚ）（以下、単に、入力信号Ｘ（ｚ）という）の入力端子（不図示）及びＤＡＣ部３４０の出力端子に接続され、減算部３１０の出力端子は、複素バンドパスフィルタ３２０の入力端子に接続される。複素バンドパスフィルタ３２０の出力端子は、ＡＤＣ部３３０の入力端子に接続される。そして、ＡＤＣ部３３０の出力端子は、出力信号Ｙ（ｚ）の出力端子（不図示）及びＤＡＣ部３４０の入力端子に接続される。
【０００８】
また、複素バンドパスΔΣＡＤ変調器３００内の回路は、図１５に示すように、入力信号Ｘ（ｚ）の同相成分Ｉｉｎが処理される経路３０１（以下、Ｉ経路という）と、直交成分Ｑｉｎが処理される経路３０２（以下、Ｑ経路という）とに分離される。それゆえ、減算部３１０は、Ｉ経路３０１及びＱ経路３０２にそれぞれ配置された２つの減算器３１１及び３１２で構成される。また、ＡＤＣ部３３０は、Ｉ経路３０１及びＱ経路３０２にそれぞれ配置された２つのＡＤ変換器（量子化器）３３１及び３３２で構成される。さらに、ＤＡＣ部３４０もまた、Ｉ経路３０１及びＱ経路３０２にそれぞれ配置された２つのＤＡ変換器３４１及び３４２で構成される。
【０００９】
複素バンドパスΔΣＡＤ変調器３００には、同相成分Ｉｉｎ及び直交成分Ｑｉｎからなる複素形式の信号Ｘ（ｚ）（＝Ｉｉｎ＋ｊＱｉｎ：ｊは虚数）が入力され、同相成分Ｉｏｕｔ及び直交成分Ｑｏｕｔからなる複素形式の信号Ｙ（ｚ）（＝Ｉｏｕｔ＋ｊＱｏｕｔ）が出力される。なお、図１４中のＸ（ｚ）及びＹ（ｚ）は、それぞれ連続した入力及び出力信号をｚ変換したものであり、変数ｚは、下記式で表される。
【００１０】
【数１】
ただし、上記式１中のＴｓはサンプリング周期であり、Ｆｓはサンプリング周波数であり、そして、Ｆｉｎは入力信号周波数である。
【００１２】
いま、複素バンドパスフィルタ３２０の伝達関数をＨ（ｚ）とし、ＡＤＣ部３３０の量子化ノイズをＥ（ｚ）＝ＥＩ＋ｊＥＱとすると、出力信号Ｙ（ｚ）は、次式で与えられる。
【００１３】
【数２】
上記式２中の右辺第２項の係数１／｛１＋Ｈ（ｚ）｝は量子化ノイズＥ（ｚ）に対する伝達関数であり、ノイズ伝達関数ＮＴＦ（Noise Transfer Function）と呼ばれる。複素バンドパスΔΣＡＤ変調器３００は、ノイズ伝達関数ＮＴＦ（ｚ）の零点（ＮＴＦ（ｚ）＝０になるｚの解）が入力信号の信号成分の周波数帯域内で生成されるように、すなわち、量子化ノイズＥ（ｚ）が信号成分の周波数帯域で減衰するように設計される。なお、このように、量子化ノイズＥ（ｚ）が所望の周波数帯域で減衰するようにノイズ伝達関数ＮＴＦ（ｚ）を調整（設計）する技術は、ノイズシェープ技術と呼ばれる。
【００１５】
例えば、信号成分の周波数帯域（以下、信号帯域という）をＦｉｎ／Ｆｓ＝０．２５付近とし、この帯域で量子化ノイズＥ（ｚ）が減衰するようにノイズシェープするためには、ノイズ伝達関数がＮＴＦ（ｚ）＝（１−ｊｚ−１）Ｎとなるように、すなわち、ノイズ伝達関数ＮＴＦ（ｚ）の零点がｚ＝ｊ（Ｆｉｎ／Ｆｓ＝０．２５に対応、上記式１参照）となるように設計される。なお、Ｎは変調器の次数であり、１以上の整数である。
【００１６】
このように設計された複素バンドパスΔΣＡＤ変調器３００の出力パワースペクトルの一例を図１６に示す。なお、図１６の横軸は入力信号周波数Ｆｉｎをサンプリング周波数Ｆｓで規格化した周波数であり、縦軸は複素バンドパスΔΣＡＤ変調器３００の出力パワーのレベルである。また、図１６には、Ｆｉｎ／Ｆｓ＝０．５〜−０．５の範囲のスペクトル特性を示す。図１６から明らかなように、上述のように複素バンドパスΔΣＡＤ変調器３００を設計することにより、Ｆｉｎ／Ｆｓ＝０．２５付近（信号帯域）でノイズが低減される。
【００１７】
なお、図１４に示す構成以外の複素バンドパスΔΣＡＤ変調器としては、従来、例えばフィードフォワード型の複素バンドパスΔΣＡＤ変調器が提案されている（例えば、非特許文献１参照）。図１７に、フィードフォワード型の複素バンドパスΔΣＡＤ変調器の概略構成を示す。なお、図１７において、図１４に示す複素バンドパスΔΣＡＤ変調器３００と同じ構成には同じ符号を付して示す。このタイプでは、複素バンドパスフィルタ４２０とＡＤＣ部３３０との間に加算部４３０を設け、複素バンドパスΔΣＡＤ変調器４００の入力信号Ｘ（ｚ）と複素バンドパスフィルタ４２０の出力信号とが加算部４３０で加算される。このような構成の複素バンドパスΔΣＡＤ変調器４００においても、複素バンドパスフィルタ４２０の伝達関数Ｈ（ｚ）を適宜設計することにより、図１６と同様の出力パワースペクトルが得られる。
【００１８】
さらに、従来、ノイズ結合型の複素バンドパスΔΣＡＤ変調器も提案されている（例えば、非特許文献２及び３参照）。図１８に、ノイズ結合型の複素バンドパスΔΣＡＤ変調器の概略構成を示す。なお、図１８において、図１４に示す複素バンドパスΔΣＡＤ変調器３００と同じ構成には同じ符号を付して示す。ノイズ結合型の複素バンドパスΔΣＡＤ変調器５００は、ＡＤＣ部３３０の量子化ノイズを抽出し、その抽出した量子化ノイズをＡＤＣ部３３０の入力側にフィードバックする（加算部５３０に入力する）ノイズ抽出回路部５４０を備える。ただし、抽出した量子化ノイズを加算部５３０に入力する際には、その信号を反転させて入力する。このタイプの複素バンドパスΔΣＡＤ変調器５００では、複素バンドパスフィルタ５２０内の積分回路の段数（オペアンプの数）を増やすことなく、信号帯域における変調器の次数を増加させることができ、低消費電力でより高次のＡＤ変換が可能になる。
【００１９】
しかしながら、上述した種々の複素バンドパスΔΣＡＤ変調器の実際の回路では、回路中の容量のばらつき等が存在し、これにより入力信号の同相成分Ｉｉｎを処理するＩ経路と、直交成分Ｑｉｎを処理するＱ経路との間にミスマッチ（信号間の振幅または位相のずれ）が発生する。Ｉ及びＱ経路間にミスマッチが生じると、周波数応答の複素共役を引き起こし、所望の信号帯域にイメージ成分の量子化ノイズが発生する（回り込む）。その結果、信号帯域でのＳＱＮＤＲが低下するという問題が生じる。ここで、この問題をより具体的に説明する。
【００２０】
図１９に、Ｉ及びＱ経路間にミスマッチが存在する際の複素バンドパスΔΣＡＤ変調器の等価回路図を示す。なお、図１９の例は、図１５に示す複素バンドパスΔΣＡＤ変調器において、Ｉ及びＱ経路間にミスマッチが存在する場合の例である。また、図１９において、図１５に示す複素バンドパスΔΣＡＤ変調器３００と同じ構成には同じ符号を付して示す。
【００２１】
ここでは、同相成分の信号振幅がミスマッチ量αの分だけ所定の振幅より大きく、直交成分の信号振幅がミスマッチ量αの分だけ所定の振幅より小さい場合を考える。このミスマッチは、図１９中のＩ及びＱ経路にそれぞれ設けられた積算ブロック３５１及び３５２により表される。この場合、出力信号Ｙ（ｚ）＝Ｉｏｕｔ＋ｊＱｏｕｔは、次式で与えられる。
【００２２】
【数３】
Ｉ及びＱ経路間にミスマッチが存在する場合、出力信号Ｙ（ｚ）を表す上記式３の右辺には、入力信号のイメージ成分（Ｉｉｎ−ｊＱｉｎ）の項と、量子化ノイズのイメージ成分（ＥＩ−ｊＥＱ）の項が現れる。これらのイメージ成分が信号帯域に回り込み、信号成分のＳＱＮＤＲを低下させる。この様子を示したのが、図２０である。
【００２４】
図２０は、Ｉ及びＱ経路間にミスマッチが存在する場合における複素バンドパスΔΣＡＤ変調器の出力パワースペクトルの一例である。なお、図２０の横軸は規格化周波数Ｆｉｎ／Ｆｓであり、縦軸は出力パワーレベルである。また、図２０の例では、複素バンドパスΔΣＡＤ変調器のノイズ伝達関数がＮＴＦ（ｚ）＝（１−ｊｚ−１）Ｎとなるように設計されている。それゆえ、図２０に示す規格化周波数Ｆｉｎ／Ｆｓ＝０．５〜−０．５の範囲では、信号帯域は、図１６の例と同様に、Ｆｉｎ／Ｆｓ＝０．２５付近となり、イメージ成分の周波数帯域（以下、イメージ帯域という）は、Ｆｉｎ／Ｆｓ＝−０．２５付近となる。
【００２５】
図２０から明らかなように、Ｉ及びＱ経路間にミスマッチが存在する場合、イメージ帯域（Ｆｉｎ／Ｆｓ＝−０．２５付近）では、ノイズレベルが増大する。その結果、信号帯域（Ｆｉｎ／Ｆｓ＝０．２５付近）のノイズレベルも増大し、信号帯域のＳＱＮＤＲが低下する。
【００２６】
上述したＩ及びＱ経路間のミスマッチの問題を解消するため、従来、ノイズ伝達関数ＮＴＦ（ｚ）の零点が、信号帯域だけでなく、イメージ帯域においても生成されるように複素バンドパスΔΣＡＤ変調器を構成する手法が提案されている（例えば、非特許文献４参照）。具体的には、非特許文献４では、イメージ帯域に零点（減衰極）を生成するための積分回路（オペアンプを含む）を、複素バンドパスΔΣＡＤ変調器内に別途設けて上記問題を解決している。
【００２７】
図２１に、非特許文献４で提案されている複素バンドパスΔΣＡＤ変調器のノイズ伝達関数ＮＴＦ（ｚ）のゲイン特性を示す。なお、図２１の横軸は規格化周波数であり、縦軸はノイズ伝達関数ＮＴＦ（ｚ）のゲインである。また、図２１の例では、信号帯域の規格化周波数が０．５付近であり、イメージ帯域が−０．５付近である。
【００２８】
非特許文献４の複素バンドパスΔΣＡＤ変調器では、ノイズ伝達関数ＮＴＦ（ｚ）の零点を信号帯域だけでなくイメージ帯域においても生成するので、そのノイズ伝達関数ＮＴＦ（ｚ）のゲイン特性には、図２１に示すように、規格化周波数±０．５で減衰極（ノッチ）が生成される。この場合、Ｉ及びＱ経路間にミスマッチが存在しても、イメージ成分が低減され、信号帯域のＳＱＮＤＲの低下を抑制することができる。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】
特許第３９７０２６６号
【特許文献２】
特許第３９９２２８７号
【特許文献３】
特開２００６−１３７０５号公報
【特許文献４】
特開２００６−３５２４５５号公報
【非特許文献】
【００３０】
【非特許文献１】
K. W. Martin：“Complex Signal Processing is Not Complex”，IEEE Trans. on Circuits Syst. I，vol.51，no.9，pp.1823-1836，Sep. 2004
【非特許文献２】
傘 昊，小林春夫：「複素ノイズ結合型バンドパスΔΣＡＤ変調器」，電子情報通信学会総合大会，基礎・境界講演論文集，Ａ−１−９，２００８年
【非特許文献３】
傘 昊，小林春夫：「ノイズ結合型複素バンドパスΔΣＡＤ変調器」，第２１回 回路とシステム 軽井沢ワークショップ論文集，第７５−８０頁，２００８年
【非特許文献４】
S. Jantzi, et al.：“Quadrature bandpass ΔΣ modulator for digital radio”，IEEE Journal of Solid-State Circuits，vol.32，pp.1935-1949，Dec. 1997
【発明の概要】
【発明が解決しようとする課題】
【００３１】
上述したように、複素バンドパスΔΣＡＤ変調器のＩ及びＱ経路間のミスマッチの問題を解消するために、非特許文献４では、イメージ帯域に減衰極を生成するためのオペアンプを含む積分回路をさらに設ける。しかしながら、この手法では、能動的な回路素子であるオペアンプを増やすことになるので、複素バンドパスΔΣＡＤ変調器の回路規模が大きく且つ複雑になり、消費電力も増大するという問題が生じる。
【００３２】
本発明は、上記問題を解決するためになされたものであり、本発明の目的は、より簡易な構成で且つ低消費電力で、Ｉ及びＱ経路間のミスマッチの問題を解消できる複素バンドパスΔΣＡＤ変調器及びそれを備えるデジタル無線受信機を提供することである。
【課題を解決するための手段】
【００３３】
上記問題を解決するために、本発明の複素バンドパスΔΣＡＤ変調器は、アナログデジタル変換部と、デジタルアナログ変換部と、減算部と、複素バンドパスフィルタと、ノイズ抽出回路部と、加算部とを備える構成とし、各部の機能及び構成は次のようにする。アナログデジタル変換部は、アナログの複素信号をデジタルの複素信号に変換する。デジタルアナログ変換部は、アナログデジタル変換部から出力される複素信号をアナログの複素信号に変換する。減算部は、外部から入力される入力複素信号から、デジタルアナログ変換部から出力される複素信号を減算する。複素バンドパスフィルタは、減算部から出力される複素信号に対して所定の周波数帯域の信号成分を通過させる。ノイズ抽出回路部は、アナログデジタル変換部に入力される複素信号及びデジタルアナログ変換部から出力される複素信号に基づいてアナログデジタル変換部の量子化ノイズ信号を抽出し、該抽出した量子化ノイズ信号を１サンプル時間遅延し、該遅延した信号を所定角度で位相回転させ、且つ、該位相回転した信号をアナログデジタル変換部の入力側にフィードバックする。そして、加算部は、入力複素信号、複素バンドパスフィルタから出力される複素信号、及び、ノイズ抽出回路部から出力される複素信号を加算し、該加算した信号をアナログデジタル変換部に出力する。また、本発明の複素バンドパスΔΣＡＤ変調器では、ノイズ伝達関数の零点が所定の周波数帯域、及び、そのイメージ帯域に生成される。
［００３４］
また、本発明のデジタル無線受信機は、上述した本発明の複素バンドパスΔΣＡＤ変調器と、複素バンドパスΔΣＡＤ変調器の出力信号に対して所定のデシメーション処理を行うデシメーション回路部とを備える構成とする。
［００３５］
本発明の複素バンドパスΔΣＡＤ変調器では、ノイズ抽出回路部は、抽出した量子化ノイズ信号を、１サンプル時間遅延し且つ所定角度だけ位相回転させて、アナログデジタル変換部の入力側にフィードバックする。このように構成することにより、ノイズ伝達関数ＮＴＦ（ｚ）において、信号帯域だけでなくイメージ帯域にも零点を生成することができる。また、上述のような機能を有するノイズ抽出回路部は、複数のキャパシタ及びスイッチにより構成することができる。すなわち、本発明では、イメージ帯域に減衰極を生成するために、従来のようにオペアンプのような能動的な回路素子を含む積分回路を用いる必要がなくなる。
［発明の効果］
［００３６］
本発明の複素バンドパスΔΣＡＤ変調器では、受動的な回路素子により構成可能なノイズ抽出回路部を設けることにより、そのスペクトル特性において、信号帯域だけでなくイメージ帯域にも減衰極を生成することができる。それゆえ、本発明によれば、より簡易な構成で且つ低消費電力でＩ及びＱ経路間のミスマッチの問題を解消することができ、効率よく且つ高精度のＡＤ変換が可能になる。
【図面の簡単な説明】
［００３７］
［図１］図１は、本発明の一実施形態に係る複素バンドパスΔΣＡＤ変調器の信号フロー図である。
［図２］図２は、本発明の一実施形態に係る複素バンドパスΔΣＡＤ変調器の概略ブロック回路図である。
［図３］図３は、本発明の一実施形態に係る複素バンドパスΔΣＡＤ変調器の一例を示す概略ブロック回路図である。
【図４】図４は、本発明の一実施形態に係る複素バンドパスΔΣＡＤ変調器の実現回路の一例を示すブロック回路図である。
【図５】図５は、Ｉ経路のノイズ加算ブロックの実現回路の一例を示す回路構成図である。
【図６】図６は、Ｑ経路のノイズ抽出ブロックの実現回路の一例を示す回路構成図である。
【図７】図７は、図５及び６の実現回路に用いられるクロック信号の波形図である。
【図８】図８は、本発明の複素バンドパスΔΣＡＤ変調器によりＩ及びＱ経路間のミスマッチの問題を解消できる原理を説明するための図である。
【図９】図９は、本発明の一実施形態に係る複素バンドパスΔΣＡＤ変調器のノイズ伝達関数のゲイン特性の模式図である。
【図１０】図１０は、比較例の複素バンドパスΔΣＡＤ変調器の出力パワースペクトル特性である。
【図１１】図１１は、本発明の一実施形態に係る複素バンドパスΔΣＡＤ変調器の出力パワースペクトル特性である。
【図１２】図１２は、本発明の一実施形態及び比較例の複素バンドパスΔΣＡＤ変調器のＳＱＮＤＲ−ＯＳＲ特性である。
【図１３】図１３は、本発明の一実施形態に係るデジタル無線受信機の一例を示す概略構成図である。
【図１４】図１４は、従来の複素バンドパスΔΣＡＤ変調器の信号フロー図である。
【図１５】図１５は、従来の複素バンドパスΔΣＡＤ変調器の概略ブロック回路図である。
【図１６】図１６は、従来の複素バンドパスΔΣＡＤ変調器における出力パワースペクトル特性の一例である。
【図１７】図１７は、従来のフィードフォワード型の複素バンドパスΔΣＡＤ変調器の信号フロー図である。
【図１８】図１８は、従来のノイズ結合型の複素バンドパスΔΣＡＤ変調器の信号フロー図である。
【図１９】図１９は、Ｉ及びＱ経路間にミスマッチが存在する場合の複素バンドパスΔΣＡＤ変調器の等価ブロック回路図である。
【図２０】図２０は、Ｉ及びＱ経路間にミスマッチが存在する場合の複素バンドパスΔΣＡＤ変調器の出力パワースペクトルの一例である。
【図２１】図２１は、従来の複素バンドパスΔΣＡＤ変調器におけるノイズ伝達関数のゲイン特性の一例である。
【発明を実施するための形態】
【００３８】
以下に、本発明の実施形態に係る複素バンドパスΔΣＡＤ変調器及びそれを備えるデジタル無線受信機の例を、図面を参照しながら説明するが、本発明はこれに限定されるものではない。
【００３９】
［複素バンドパスΔΣＡＤ変調器の概略構成］
まず、本発明の複素バンドパスΔΣＡＤ変調器の一実施形態例の構成を図１〜３を参照しながら説明する。図１は、本実施形態の複素バンドパスΔΣＡＤ変調器の概略構成及び信号フローを示す図である。図２は、本実施形態の複素バンドパスΔΣＡＤ変調器の回路ブロック構成を示す図である。また、図３は、本実施形態の複素バンドパスΔΣＡＤ変調器の回路構成をさらに具体化した図である。なお、図３では、複素バンドパスフィルタ３０を２段の積分回路で構成した例を示す。ただし、図１〜３において、同じ構成には、同じ符号を付して示す。
【００４０】
また、本実施形態では、規格化周波数Ｆｉｎ／Ｆｓ＝０〜１の範囲において、信号帯域がＦｉｎ／Ｆｓ＝０．２５付近である場合を説明する。なお、この場合、イメージ帯域はＦｉｎ／Ｆｓ＝０．７５付近となる。また、複素バンドパスΔΣＡＤ変調器１０内の回路構成は、従来と同様に、入力信号Ｘ（ｚ）（入力複素信号）の同相成分信号Ｉｉｎを処理するＩ経路１１、及び、直交成分信号Ｑｉｎを処理するＱ経路１２に分離される（図２及び３を参照）。
【００４１】
複素バンドパスΔΣＡＤ変調器１０は、図１に示すように、主に、減算部２０、複素バンドパスフィルタ３０、加算部４０、ノイズ抽出回路部５０、ＡＤＣ部６０（アナログデジタル変換部）及びＤＡＣ部７０（デジタルアナログ回路部）で構成される。各部の接続関係は次の通りである。
【００４２】
減算部２０の入力端子は、入力信号Ｘ（ｚ）の入力端子（不図示）及びＤＡＣ部７０の出力端子に接続され、減算部２０の出力端子は、複素バンドパスフィルタ３０の入力端子に接続される。加算部４０の入力端子は、減算部２０の入力端子、複素バンドパスフィルタ３０の出力端子及びノイズ抽出回路部５０の出力端子に接続され、加算部４０の出力端子は、ＡＤＣ部６０の入力端子に接続される。ノイズ抽出回路部５０は２つの入力端子を有し、その一方はＤＡＣ部７０の出力端子に接続され、他方の入力端子はＡＤＣ部６０の入力端子に接続される。また、ＡＤＣ部６０の出力端子は、出力信号Ｙ（ｚ）の出力端子（不図示）及びＤＡＣ部７０の入力端子に接続される。
【００４３】
図１と図１７との比較から明らかなように、本実施形態の複素バンドパスΔΣＡＤ変調器１０は、従来のフィードフォワード型の複素バンドパスΔΣＡＤ変調器４００にノイズ抽出回路部５０をさらに設けた構造を有する。そして、本実施形態の複素バンドパスΔΣＡＤ変調器１０は、ノイズ抽出回路部５０で抽出した量子化ノイズをＡＤＣ部６０の入力側にフィードバックする構造（エラーフィードバック構造）を有する。すなわち、本実施形態の複素バンドパスΔΣＡＤ変調器１０は、ノイズ結合型の変調器であり、ノイズ結合型時間インタリーブΔΣＡＤ変調器を拡張した変調器である。以下、本実施形態の複素バンドパスΔΣＡＤ変調器１０の各部の機能及び構成を図１〜３を参照しながらより詳細に説明する。
【００４４】
減算部２０は、図１に示すように、外部から複素バンドパスΔΣＡＤ変調器１０に入力される複素形式の信号Ｘ（ｚ）（＝Ｉｉｎ＋ｊＱｉｎ）からＤＡＣ部７０の出力信号Ｂ（ｚ）を減算する。また、減算部２０は、図２に示すように、Ｉ経路１１及びＱ経路１２にそれぞれ設けられた減算器２１及び２２を備える。Ｉ経路１１の減算器２１は、入力信号Ｘ（ｚ）の同相成分Ｉｉｎから後述するＩ経路１１のデジタルアナログ変換器７１（ＤＡＣＩ）の出力信号を減算して、その減算信号を出力する。一方、Ｑ経路１２の減算器２２は、入力信号Ｘ（ｚ）の直交成分Ｑｉｎから後述するＱ経路１２のデジタルアナログ変換器７２（ＤＡＣＱ）の出力信号を減算して、その減算信号を出力する。
【００４５】
複素バンドパスフィルタ３０は、オペアンプを含む積分回路を備え、その積分回路を１段以上接続して構成される。この際、複素バンドパスフィルタ３０の伝達関数Ｈ（ｚ）は、信号帯域（Ｆｉｎ／Ｆｓ＝０．２５付近）で量子化ノイズＥ（ｚ）が減衰するように、すなわち、複素バンドパスΔΣＡＤ変調器１０のノイズ伝達関数ＮＴＦ（ｚ）の零点が信号帯域で生成されるように設計される。より具体的には、本実施形態では、ノイズ抽出回路部５０を備えない場合の複素バンドパスΔΣＡＤ変調器１０のノイズ伝達関数ＮＴＦ（ｚ）が下記式で表わされるように、複素バンドパスフィルタ３０を構成する。
【００４６】
【数４】
なお、上記式４中のＮは、積分回路の段数（信号帯域における変調器の次数）である。上記式４では、ノイズ伝達関数ＮＴＦ（ｚ）はｚ＝ｊで零になり、ｚ＝ｊの零点は規格化周波数Ｆｉｎ／Ｆｓ＝０．２５に対応する（上記式１参照）。
【００４８】
ここで、例えば、複素バンドパスフィルタ３０を２段の積分回路で構成した場合の例を簡単に説明する。この場合、複素バンドパスフィルタ３０は、図３に示すように、主に、１段目の積分回路３１と、その後段に接続された２段目の積分回路３２と、積分回路３２に後段のＩ経路１１及びＱ経路１２にそれぞれ設けられた加算ブロック３３及び３４と、Ｉ経路１１及びＱ経路１２にそれぞれ設けられた２倍の積算ブロック３５及び３６とで構成される。
【００４９】
各積分回路は、加算ブロックとその後段に直列接続された遅延ブロックとで構成され、遅延ブロックの出力信号を加算ブロックにフィードバックする構造になっている。なお、このような積分回路は、オペアンプ（能動的な回路素子）等を用いて実現される。また、Ｉ経路１１及びＱ経路１２にそれぞれ設けられた２倍の積算ブロック３５及び３６は、２次の変調器特性を設計するために設けられたものであり、これらの積算ブロックの係数は、変調器の設計要素(次数、零点等)に応じて適宜変更される。
【００５０】
加算部４０は、図１に示すように、入力信号Ｘ（ｚ）、複素バンドパスフィルタ３０の出力信号、及び、ノイズ抽出回路部５０の出力信号を加算して出力する。また、加算部４０は、図２に示すように、Ｉ経路１１及びＱ経路１２にそれぞれ設けられた加算器４１及び４２（第１及び第２加算部）を備える。Ｉ経路１１の加算器４１は、入力信号Ｘ（ｚ）の同相成分Ｉｉｎ、複素バンドパスフィルタ３０のＩ経路１１の出力信号、及び、後述するＱ経路１２のノイズ抽出回路５２の出力信号の反転信号を加算して出力する。一方、Ｑ経路１２の加算器４２は、入力信号Ｘ（ｚ）の直交成分Ｑｉｎ、複素バンドパスフィルタ３０のＱ経路１２の出力信号、及び、後述するＩ経路１１のノイズ抽出回路５１の出力信号を加算して出力する。
【００５１】
ノイズ抽出回路部５０は、入力されるＡＤＣ部６０の入力信号Ａ（ｚ）及びＤＡＣ部７０の出力信号Ｂ（ｚ）に基づいて、ＡＤＣ部６０の量子化ノイズＥ（ｚ）（＝ＥＩ＋ｊＥＱ：図１中のＣ（ｚ））を抽出する。具体的には、ＡＤＣ部６０の入力信号Ａ（ｚ）＝Ｙ（ｚ）−Ｅ（ｚ）であり、ＤＡＣ部７０の出力信号Ｂ（ｚ）＝Ｙ（ｚ）であるので、ＤＡＣ部７０の出力信号Ｂ（ｚ）からＡＤＣ部６０の入力信号Ａ（ｚ）を差し引くこと（Ｂ（ｚ）−Ａ（ｚ））によりＡＤＣ部６０の量子化ノイズＥ（ｚ）（＝Ｃ（ｚ））を抽出する。図１中のノイズ抽出回路部５０内の減算ブロック５０ａが、この抽出動作を表している。
【００５２】
また、ノイズ抽出回路部５０は、抽出した量子化ノイズＥ（ｚ）を１サンプル時間（Ｔｓ）遅延し、その遅延信号をπ／２だけ位相回転させる。そして、ノイズ抽出回路部５０は、１サンプル遅延及び位相回転させた量子化ノイズ信号Ｅ′（ｚ）を加算部４０に出力する。図１中のノイズ抽出回路部５０内のｊｚ−１ブロック５０ｂが、この遅延及び位相回転の動作を表している。ノイズ抽出回路部５０のより具体的な構成及び動作は、次の通りである。
【００５３】
ノイズ抽出回路部５０は、図２に示すように、Ｉ経路１１及びＱ経路１２にそれぞれ設けられたノイズ抽出回路５１及び５２（第１及び第２ノイズ抽出回路）を備える。なお、ノイズ抽出回路５１は、機能的には、減算ブロック５１ａ及び遅延ブロック５１ｂを備え、ノイズ抽出回路５２は、減算ブロック５２ａ及び遅延ブロック５２ｂを備える。
【００５４】
Ｉ経路１１のノイズ抽出回路５１は、減算ブロック５１ａにより、後述するＩ経路１１のデジタルアナログ変換器７１の出力信号ＩｂからＩ経路１１のアナログデジタル変換器６１の入力信号Ｉａを差し引いて（Ｉｂ−Ｉａ）、量子化ノイズＥ（ｚ）の同相成分ＥＩ（＝Ｉｃ）を抽出する。次いで、ノイズ抽出回路５１は、抽出信号Ｉｃを、遅延ブロック５１ｂで１サンプル時間遅延し、その遅延した信号をＱ経路１２の加算器４２に出力する。
【００５５】
一方、Ｑ経路１２のノイズ抽出回路５２は、減算ブロック５２ａにより、後述するＱ経路１２のデジタルアナログ変換器７２の出力信号ＱｂからＱ経路１２のアナログデジタル変換器６２の入力信号Ｑａを差し引いて（Ｑｂ−Ｑａ）、量子化ノイズＥ（ｚ）の直交成分ＥＱ（＝Ｑｃ）を抽出する。次いで、ノイズ抽出回路５２は、抽出信号Ｑｃを、遅延ブロック５２ｂで１サンプル時間遅延する。そして、ノイズ抽出回路５２は、遅延ブロック５２ｂで遅延した信号を反転してＩ経路１１の加算器４１に出力する。
【００５６】
すなわち、本実施形態では、ノイズ抽出回路部５０内で抽出した量子化ノイズ信号を１サンプル時間遅延した後、加算部４０に入力する際に、Ｉ経路１１及びＱ経路１２のノイズ抽出回路５１及び５２から出力される量子化ノイズの同相成分ＥＩ及び直交成分ＥＱを、図２に示すように、それぞれＱ経路１２及びＩ経路１１の加算器４２及び４１に交差させて入力する。そして、量子化ノイズの直交成分ＥＱをＩ経路１１の加算器４１に入力する際には、その信号の反転信号を入力する。本実施形態では、このようにして、ノイズ抽出回路部５０内のｊｚ−１ブロック５０ｂの要素「ｊ」の機能を実現する。ここで、上記構成により、ｊｚ−１ブロック５０ｂの要素「ｊ」の機能が実現できる原理について簡単に説明する。
【００５７】
ノイズ抽出回路部５０内では、上述のようにｊｚ−１ブロック５０ｂにより、抽出した量子化ノイズＥ（ｚ）に対して１サンプル遅延及び９０度位相回転を行う。量子化ノイズＥ（ｚ）に対して９０度位相回転を行うことは、量子化ノイズＥ（ｚ）に虚数「ｊ」を掛け合わせることと等価であるので、ノイズ抽出回路部５０の出力信号Ｅ′（ｚ）＝ｊ（ＥＩ＋ｊＥＱ）＝−ＥＱ＋ｊＥＩとなる。この場合、ノイズ抽出回路部５０の出力信号Ｅ′（ｚ）の同相成分は−ＥＱとなり、直交成分はＥＩとなる。それゆえ、Ｉ経路１１及びＱ経路１２のノイズ抽出回路５１及び５２の出力信号をそれぞれ他方の経路の加算器に交差させて入力する際には、上述のように、Ｑ経路１２のノイズ抽出回路５２から出力される量子化ノイズの直交成分ＥＱを反転させてＩ経路１１の加算器４１に入力する。
【００５８】
本実施形態では、ノイズ抽出回路部を上述のような構成にすることにより、ノイズ伝達関数ＮＴＦ（ｚ）において、信号帯域だけでなくイメージ帯域にも零点を生成することができる。この原理については、後で詳述する。なお、上述したノイズ抽出回路部５０で抽出した量子化ノイズをＡＤＣ部６０に再注入する手法は、低次のループフィルタを用いて高次のノイズシェープを与えるカスケード（またはＭＡＳＨ：Multistage Noise Shaping）スキームと類似している。
【００５９】
また、ＡＤＣ部６０（内部ＡＤＣ）は、図１に示すように、入力されたアナログ信号Ａ（ｚ）を量子化してデジタル信号（Ｙ（ｚ））に変換し、出力する。この際、ＡＤＣ部６０は、出力信号Ｙ（ｚ）を複素バンドパスΔΣＡＤ変調器１０の後段に配置された処理回路に出力するとともに、ＤＡＣ部７０にも出力する。
【００６０】
また、ＡＤＣ部６０は、図２に示すように、Ｉ経路１１及びＱ経路１２にそれぞれ設けられたアナログデジタル変換器（量子化器）６１及び６２（以下、それぞれＡＤＣＩ６１及びＡＤＣＱ６２という）を備える。ＡＤＣＩ６１（第１のアナログデジタル変換部）は、入力されたアナログ信号Ｉａをデジタル信号Ｉｏｕｔに変換して出力する。一方、ＡＤＣＱ６２（第２のアナログデジタル変換部）は、入力されたアナログ信号Ｑａをデジタル信号Ｑｏｕｔに変換して出力する。
【００６１】
なお、ＡＤＣＩ６１及びＡＤＣＱ６２は、ともに例えばマルチビット量子化器（マルチビットＡＤ変換器）で構成することができる。この場合、次のような効果が得られる。ＡＤＣ部６０をマルチビット量子化器で構成した場合には、量子化ノイズはビジーノイズ（白色雑音）と仮定することができるので、ＡＤＣ部６０に再注入される量子化ノイズは、ＡＤＣ部６０の出力スペクトルに現れるトーンや高調波歪み成分を低減するディザ信号として作用する。したがって、ＡＤＣＩ６１及びＡＤＣＱ６２にマルチビットの量子化器を用いることにより、フィードバック前後の２つの量子化ノイズをＡＤＣ部６０で結合させても、変調器全体の安定性が維持される。
【００６２】
ＤＡＣ部７０（内部ＤＡＣ）は、図１に示すように、入力されたデジタル信号（Ｙ（ｚ））をアナログ信号Ｂ（ｚ）に変換して、そのアナログ信号Ｂ（ｚ）を減算部２０及びノイズ抽出回路部５０にフィードバックする。
【００６３】
また、ＤＡＣ部７０は、図２に示すように、Ｉ経路１１及びＱ経路１２にそれぞれ設けられたデジタルアナログ変換器７１及び７２（以下、それぞれＤＡＣＩ７１及びＤＡＣＱ７２という）を備える。ＤＡＣＩ７１（第１のデジタルアナログ変換部）は、入力されたデジタル信号Ｉｏｕｔをアナログ信号Ｉｂに変換して出力する。一方、ＤＡＣＱ７２（第２のデジタルアナログ変換部）は、入力されたデジタル信号Ｑｏｕｔをデジタル信号Ｑｂに変換して出力する。
【００６４】
なお、ＤＡＣＩ７１及びＤＡＣＱ７２は、ともに例えばマルチビットＤＡ変換器で構成することができる。ＤＡＣＩ７１及びＤＡＣＱ７２にマルチビットＤＡ変換器を用いることにより変調器全体の安定性が維持される。ただし、マルチビットＤＡ変換器は非線形性を有するので、変調器のＳＱＮＤＲを低下させる場合がある。この場合には、マルチビットＤＡ変換器の非線形性による性能劣化を軽減するための複素ＤＷＡ（Data Weighted Averaging）アルゴリズムの処理回路をＤＡＣ部７０内に設ければよい。
【００６５】
［複素バンドパスΔΣＡＤ変調器の実現回路］
次に、本実施形態の複素バンドパスΔΣＡＤ変調器１０の実現回路の一例について説明する。図４に、複素バンドパスΔΣＡＤ変調器１０の実現回路の概略構成ブロック図を示す。なお、図４に示す構成例は、図３に示す複素バンドパスΔΣＡＤ変調器１０の実現回路の一例である。
【００６６】
図３に示す複素バンドパスΔΣＡＤ変調器１０を実際の回路で実現する際には、図３中の複素バンドパスフィルタ３０内の最も出力側に位置する加算ブロック３３及び３４は、それぞれ加算部４０の加算器４１及び４２と一つにまとめて構成される。図４中の破線で囲まれた回路ブロック７５及び７６（以下、それぞれノイズ加算ブロック７５及び７６という）が、それらに対応する回路部である。
【００６７】
また、図３に示す複素バンドパスΔΣＡＤ変調器１０を実際の回路で実現する際には、図３中の複素バンドパスフィルタ３０内の最も入力側に位置する加算ブロック３１ａ及び３１ｂは、それぞれ減算部２０の減算器２１及び２２と一つにまとめられて構成される。図４中の減算ブロック７３及び７４が、それらに対応する回路部である。
【００６８】
さらに、図３に示す複素バンドパスΔΣＡＤ変調器１０を実際の回路で実現する際には、デジタルアナログ変換部（ＤＡＣ部）は、２つのＤＡＣ部に分けて構成される。一方のＤＡＣ部は、減算部２０にフィードバックする複素バンドパスΔΣＡＤ変調器１０の出力信号をＤＡ変換し、他方のＤＡＣ部は、ノイズ抽出回路部５０にフィードバックする複素バンドパスΔΣＡＤ変調器１０の出力信号をＤＡ変換する。
【００６９】
具体的には、Ｉ経路１１のＤＡＣＩ７１は、図４に示すように、Ｉ経路１１の減算ブロック７３に接続された第１ＤＡＣＩ７１ａ（ＤＡＣＩ１）と、Ｉ経路１１のノイズ抽出回路５１内の減算ブロック５１ａに接続された第２ＤＡＣＩ７１ｂ（ＤＡＣＩ２）とで構成される。一方、Ｑ経路１２のＤＡＣＱ７２は、Ｑ経路１２の減算ブロック７４に接続された第１ＤＡＣＱ７２ａ（ＤＡＣＱ１）と、Ｑ経路１２のノイズ抽出回路５２内の減算ブロック５２ａに接続された第２ＤＡＣＱ７２ｂ（ＤＡＣＱ２）とで構成される。
【００７０】
また、以下では、図４中のＩ経路１１の第２ＤＡＣＩ７１ｂ、並びに、ノイズ抽出回路５１内の減算ブロック５１ａ及び遅延ブロック５１ｂを含む回路ブロック７７（図４中の一点鎖線で囲まれた回路ブロック）をＩ経路１１のノイズ抽出ブロック７７という。さらに、Ｑ経路１２の第２ＤＡＣＱ７２ｂ、並びに、ノイズ抽出回路５２内の減算ブロック５２ａ及び遅延ブロック５２ｂを含む回路ブロック７８（図４中の点線で囲まれた回路ブロック）をＱ経路１２のノイズ抽出ブロック７８という。
【００７１】
ここで、図５及び６に、Ｉ経路１１のノイズ加算ブロック７５、及び、Ｑ経路１２のノイズ抽出ブロック７８の実現回路の一例をそれぞれ示す。なお、Ｑ経路１２のノイズ加算ブロック７６の実現回路は、Ｉ経路１１のノイズ加算ブロック７５と同様にして構成することができ、Ｉ経路１１のノイズ抽出ブロック７７の実現回路は、Ｑ経路１２のノイズ抽出ブロック７８と同様にして構成することができる。ただし、ノイズ加算ブロック及びノイズ抽出ブロックの実現回路は図５及び６に示す構成例に限定されず、他の回路構成も可能である。それらは用途、回路規模等を考慮して適宜設計される。また、ノイズ加算ブロック及びノイズ抽出ブロック以外の回路ブロックの実現回路は、従来のフィードフォワード型の複素バンドパスΔΣＡＤ変調器と同様に構成することができる。
【００７２】
ノイズ加算ブロック７５は、図５に示すように、第１クロック信号ｃｌｋ１で開閉制御される４つのスイッチ８１〜８４と、第２クロック信号ｃｌｋ２で開閉制御される５つのスイッチ８５〜８９と、容量Ｃの３つのキャパシタ９０〜９２と、容量２Ｃのキャパシタと、差動オペアンプ９４とで構成される。そして、これらの回路素子は、各回路素子が所定の機能を果たすように、図５に示すような形態で適宜接続される。
【００７３】
ノイズ加算ブロック７５内の各スイッチの動作タイミングを制御する第１クロック信号ｃｌｋ１及び第２クロック信号ｃｌｋ２の信号は、周期がサンプリング周期Ｔｓのクロック信号である。そして、第１クロック信号ｃｌｋ１及び第２クロック信号ｃｌｋ２間の位相差は１８０度である。図７に、第１クロック信号ｃｌｋ１及び第２クロック信号ｃｌｋ２の信号波形を示す。なお、ＡＤＣＩ６１は、図５に示すように、第１クロック信号ｃｌｋ１で駆動制御される。
【００７４】
また、ノイズ加算ブロック７５に入力される信号Ｉ１、Ｉ２及びＩ３は、それぞれ、入力信号の同相成分Ｉｉｎ、複素バンドパスフィルタ３０内のＩ経路１１の積算ブロック３５の出力信号、及び、複素バンドパスフィルタ３０内の２段目の積分回路３２のＩ経路１１の出力信号である（図４参照）。なお、図５中のＶｃｍは参照電圧である。また、図５の例ではＡＤＣＩ６１からＩｏｕｔ ＋及びＩｏｕｔ −の２つの信号が出力されるが、これは、複素バンドパスΔΣＡＤ変調器１０内の全ての回路が差動回路で動作するためである。なお、ＡＤＣＩ６１の出力信号Ｉｏｕｔ ＋及びＩｏｕｔ −間の位相差は１８０度である（反転している）。
【００７５】
ノイズ抽出ブロック７８は、図６に示すように、第３クロック信号ｃｌｋ３で開閉制御される４つのスイッチ１０１〜１０４と、第４クロック信号ｃｌｋ４で開閉制御される４つのスイッチ１０５〜１０８とを備える。また、ノイズ抽出ブロック７８は、Ｑ経路１２のＡＤＣＱ６２の出力信号Ｑｏｕｔ ＋により開閉制御される２つのスイッチ１１１，１１３と、ＡＤＣＱ６２の出力信号Ｑｏｕｔ −により開閉制御される２つのスイッチ１１２，１１４と、容量Ｃの２つのキャパシタ１１５，１１６とを備える。そして、これらの回路素子は、各回路素子が所定の機能を果たすように、図６に示すような形態で適宜接続される。なお、図６中の一点鎖線で囲まれた領域の回路部はＤＡ変換を行う部分、すなわち、第２ＤＡＣＱ７２ｂの機能を果たす回路部である。
【００７６】
ノイズ抽出ブロック７８の内の各スイッチの動作タイミングを制御する第３クロック信号ｃｌｋ３及び第４クロック信号ｃｌｋ４の信号は、周期がサンプリング周期２Ｔｓのクロック信号である。そして、第３クロック信号ｃｌｋ３及び第４クロック信号ｃｌｋ４間の位相差は１８０度である。図７に、第３クロック信号ｃｌｋ３及び第４クロック信号ｃｌｋ４の信号波形を示す。また、ＡＤＣＱ６２の出力信号Ｑｏｕｔ ＋及びＱｏｕｔ −間の位相差は１８０度である。
【００７７】
また、ノイズ抽出ブロック７８に入力される信号ＳｏＱは、Ｑ経路１２のＡＤＣＱ６２の入力信号であり、ノイズ抽出ブロック７８から出力される信号ＳｉＩは、図５中の差動オペアンプ９４の「−」端子に入力される。なお、図６中のＶｃｍ、Ｖｒｅｆｍ及びＶｒｅｆｐは参照電圧である。
【００７８】
本実施形態の複素バンドパスΔΣＡＤ変調器１０では、図６に示すように、受動的な回路素子である複数のスイッチ及び複数のキャパシタを用いてノイズ抽出回路部５０を実現することができる。
【００７９】
［イメージ成分の抑制原理］
次に、本実施形態の複素バンドパスΔΣＡＤ変調器１０において、Ｉ及びＱ経路間にミスマッチが存在してもイメージ成分を抑制できる原理について説明する。
【００８０】
図１に示す複素バンドパスΔΣＡＤ変調器１０において、入力信号Ｘ（ｚ）（＝Ｉｉｎ＋ｊＱｉｎ）、出力信号Ｙ（ｚ）（＝Ｉｏｕｔ＋ｊＱｏｕｔ）及びＡＤＣ部６０の量子化ノイズ信号Ｅ（ｚ）（ＥＩ＋ｊＥＱ）の関係は、次式で与えられる。
【００８１】
【数５】
上記式５中のＮＴＦ（ｚ）は、ノイズ抽出回路部５０を備えない場合の複素バンドパスΔΣＡＤ変調器１０のノイズ伝達関数である。ここで、複素バンドパスフィルタ３０が、Ｎ段（Ｎ≧１）の積分回路で構成されており、ノイズ伝達関数ＮＴＦ（ｚ）の零点が信号帯域（ｚ＝ｊ）で生成されるように構成されているものとすると、ＮＴＦ（ｚ）は下記式で表される。
【００８３】
【数６】
それゆえ、本実施形態の複素バンドパスΔΣＡＤ変調器１０全体のノイズ伝達関数ＮＴＦ′（ｚ）は、下記式で表される。
【００８５】
【数７】
上記式７から、本実施形態の複素バンドパスΔΣＡＤ変調器１０は、ノイズ抽出回路部５０を設けることにより実質、Ｎ＋１次の変調器となることが分かる。また、上記式７から、本実施形態では、ノイズ伝達関数ＮＴＦ′（ｚ）は、ｚ＝ｊだけなく、ｚ＝−ｊにおいても零となることが分かる。すなわち、図１に示す複素バンドパスΔΣＡＤ変調器１０の構成では、量子化ノイズ信号Ｅ（ｚ）に対してｚ＝±ｊで零点が生成される。その様子を図８に示す。
【００８７】
図８は、規格化周波数Ｆｉｎ／Ｆｓが変化した際の変数ｚ（＝ｅｘｐ｛ｊ２π（Ｆｉｎ／Ｆｓ）｝）の軌跡を現したものである。変数ｚの軌跡は、半径１の円（図８中の太実線）を描き、上記式７で示されるノイズ伝達関数ＮＴＦ′（ｚ）では、図８中の丸印の位置で零点になる。なお、変数ｚの軌跡１周分が規格化周波数Ｆｉｎ／Ｆｓ＝０〜１に対応しており、ｚ＝１、ｊ、−１及び−ｊの点がそれぞれＦｉｎ／Ｆｓ＝０（または１）、０．２５、０．５及び０．７５に対応する。すなわち、本実施形態では、Ｆｉｎ／Ｆｓ＝０．２５及び０．７５でノイズ伝達関数ＮＴＦ′（ｚ）が零になる。それゆえ、本実施形態では、ノイズ伝達関数のスペクトル特性において、信号帯域となるＦｉｎ／Ｆｓ＝０．２５付近及びイメージ帯域となるＦｉｎ／Ｆｓ＝０．７５付近でそれぞれ減衰極（ノッチ）が生成される。その様子を図９に示す。
【００８８】
図９は、本実施形態の複素バンドパスΔΣＡＤ変調器１０におけるノイズ伝達関数ＮＴＦ′（ｚ）のゲイン特性の模式図であり、横軸は規格化周波数Ｆｉｎ／Ｆｓであり、縦軸はゲインである。図９に示すように、本実施形態では、ノイズ抽出回路部５０を設けることにより、信号帯域となるＦｉｎ／Ｆｓ＝０．２５付近及びイメージ帯域となるＦｉｎ／Ｆｓ＝０．７５付近でそれぞれ減衰極が生成され、非特許文献４で得られるノイズ伝達関数のゲイン特性（図２１参照）と同様の特性が得られる。すなわち、本実施形態では、ノイズ抽出回路部５０で抽出した量子化ノイズをＡＤＣ部６０に再注入する構造にすることにより、信号帯域だけでなく、イメージ帯域においても量子化ノイズが抑制できるようにノイズ伝達関数をノイズシェープすることができる。それゆえ、本実施形態では、Ｉ及びＱ経路間にミスマッチが存在してもイメージ成分を抑制することができる。
【００８９】
以上説明したように、本実施形態の複素バンドパスΔΣＡＤ変調器１０では、ノイズ抽出回路部５０を設けることにより、ノイズ伝達関数のスペクトル特性において信号帯域だけでなくイメージ帯域にも減衰極を生成することができる。これにより、本実施形態では、Ｉ及びＱ経路間にミスマッチが存在してもイメージ成分の信号成分への影響を抑制することができる。その結果、信号帯域でのＳＱＮＤＲの低下を抑制することができ、効率よく且つ高精度のＡＤ変換が可能になる。
【００９０】
また、本実施形態の複素バンドパスΔΣＡＤ変調器１０では、イメージ帯域に減衰極を生成するために設けるノイズ抽出回路部５０を、受動的な回路素子であるキャパシタ及びスイッチで構成することができる。すなわち、本実施形態では、イメージ帯域に減衰極を生成するために、非特許文献４のようにオペアンプを含む積分回路を用いる必要がない。それゆえ、本実施形態では、従来に比べて簡易な構成で且つ低消費電力で複素バンドパスΔΣＡＤ変調器１０を駆動することができる。
【００９１】
［シミュレーション評価］
上述した本実施形態の複素バンドパスΔΣＡＤ変調器１０の有効性をシミュレーション解析により評価した。具体的には、Ｉ及びＱ経路のミスマッチ量を３％とした場合における複素バンドパスΔΣＡＤ変調器１０の出力スペクトルをシミュレーションで算出した。なお、このシミュレーション解析は、複素バンドパスフィルタ３０を２段の積分回路で構成した場合（図３の構成）について実施した。また、比較のため、ノイズ抽出回路部５０を備えない複素バンドパスΔΣＡＤ変調器、すなわち、従来のフィードフォワード型複素バンドパスΔΣＡＤ変調器４００（比較例：図１７参照）についても同様のシミュレーション解析を行った。なお、比較例の複素バンドパスΔΣＡＤ変調器４００の構成は、ノイズ抽出回路部５０を備えないこと以外は、実施形態と同様にした。
【００９２】
図１０及び１１に、シミュレーション解析の結果を示す。図１０は、比較例の複素バンドパスΔΣＡＤ変調器４００の出力パワースペクトルであり、図１１は、本実施形態の複素バンドパスΔΣＡＤ変調器１０の出力パワースペクトルである。なお、図１０及び１１の横軸は規格化周波数（Ｆｉｎ／Ｆｓ）であり、縦軸は出力パワーのレベルである。
【００９３】
比較例の複素バンドパスΔΣＡＤ変調器４００の出力パワースペクトル（図１０）では、イメージ帯域（Ｆｉｎ／Ｆｓ＝０．７５付近）においてノイズレベルが若干増大する。その結果、信号帯域（Ｆｉｎ／Ｆｓ＝０．２５付近）でノイズレベルが十分減衰されない。
【００９４】
一方、本実施形態の複素バンドパスΔΣＡＤ変調器１０の出力パワースペクトル（図１１）では、イメージ帯域（Ｆｉｎ／Ｆｓ＝０．７５付近）で減衰極（ノッチ）が形成され、イメージ帯域でのノイズレベルが十分抑制されている。その結果、信号帯域（Ｆｉｎ／Ｆｓ＝０．２５付近）でのノイズレベルが、比較例に比べて十分減衰されている。
【００９５】
図１０及び１１の結果から、本実施形態の複素バンドパスΔΣＡＤ変調器１０のようにノイズ抽出回路部５０を設けることにより、Ｉ及びＱ経路間のミスマッチにより生じるイメージ成分の信号成分への影響を抑制することができ、信号帯域でのＳＱＮＤＲの劣化を防止することができることが分かる。
【００９６】
また、本実施形態では、上述した出力パワースペクトルから信号帯域のＳＱＮＤＲとオーバーサンプリング比（ＯＳＲ）との関係を求めた。まお、比較のため、比較例の複素バンドパスΔΣＡＤ変調器４００についても同様に、ＳＱＮＤＲとＯＳＲとの関係を求めた。図１２に、その評価結果を示す。図１２の横軸はＯＳＲであり、縦軸はＳＱＮＤＲである。また、図１２中のプラス印の特性が本実施形態の特性であり、白抜き逆三角印の特性が比較例の特性である。
【００９７】
図１２から明らかなように、比較例の複素バンドパスΔΣＡＤ変調器４００では、ＯＳＲが増加すると、ＳＱＮＤＲは飽和する。一方、本実施形態の複素バンドパスΔΣＡＤ変調器１０では、ＯＳＲが増加に伴いＳＱＮＤＲは飽和せず、約１５ｄＢ／Ｏｃｔの割合でＳＱＤＮＲが増大する。これは、２次のΔΣＡＤ変調器の特性を示している。この図１２の結果からもまた、本実施形態では、Ｉ及びＱ経路間のミスマッチにより生じるイメージ成分の信号成分への影響が十分抑制されていることが分かる。
【００９８】
なお、本実施形態では、上述のように、ノイズ抽出回路部５０を設けることにより変調器全体の次数は２次から３次に増大しているが、ノイズ抽出回路部５０が主に作用する周波数帯域はイメージ帯域である。すなわち、本実施形態では、信号帯域に作用する変調器の実質的な次数は複素バンドパスフィルタ３０による２次である。それゆえ、本実施形態の複素バンドパスΔΣＡＤ変調器１０の特性は、図１２に示すように、２次の変調器と同等の特性となる。
【００９９】
上記本実施形態では、規格化周波数Ｆｉｎ／Ｆｓ＝０〜１の範囲において、信号帯域がＦｉｎ／Ｆｓ＝０．２５付近であり、イメージ帯域がＦｉｎ／Ｆｓ＝０．７５付近である場合を説明したが、本発明はこれに限定されない。信号帯域がＦｉｎ／Ｆｓ＝０．２５付近以外であってもよい。この場合には、複素バンドパスΔΣＡＤ変調器のノイズ伝達関数ＮＴＦ′（ｚ）の零点が、例えば、信号成分に対してはｚ＝ｃ＋ｊｄ（ｃ及びｄは係数）、イメージ成分に対してはｚ＝ｃ−ｊｄとなるように複素バンドパスΔΣＡＤ変調器内の複素バンドパスフィルタ３０及びノイズ抽出回路部５０等の構成を設計すればよい。
【０１００】
より具体的には、信号成分に対しては、ノイズ伝達関数ＮＴＦ′（ｚ）の零点がｚ＝ｃ＋ｊｄとなるように、複素バンドパスフィルタ３０の伝達関数Ｈ（ｚ）を設計すればよい。一方、イメージ成分に対しては、ノイズ伝達関数ＮＴＦ′（ｚ）の零点がｚ＝ｃ−ｊｄとなるように、ノイズ抽出回路５０を、例えば、抽出した量子化ノイズを１サンプル遅延した後、ｚ空間におけるｚ＝ｃ−ｊｄの位置に対応する所定角度で、遅延した信号を位相回転させるような構成にすればよい。
【０１０１】
［デジタル無線受信機への適用例］
上述のように、本発明の複素バンドパスΔΣＡＤ変調器は回路構成が簡易であり、低消費電力で高精度のＡＤ変調が可能であるので、無線通信システムで使用される様々なデジタル無線受信機に適用可能である。その一例を図１３に示す。
【０１０２】
図１３は、上述した本発明の複素ΔΣＡＤ変調器を適用したデジタル無線受信機のブロック構成図である。デジタル無線受信機２００は、主に、アンテナ２０１、高周波フロントエンド回路２０２、局部発振器２０３、π／２位相器２０４、２つの混合器２０５ａ，２０５ｂ、中間周波数信号抽出回路２０６、ＡＤ変換回路２０７、及び、信号処理用デジタルシグナルプロセッサ（ＤＳＰ）２０９で構成される。そして、ＡＤ変換回路２０７は、本発明の複素バンドパスΔΣＡＤ変調器１０と、デシメーション回路２０８とで構成される。
【０１０３】
高周波フロントエンド回路２０２の入力端子はアンテナ２０１に接続され、アンテナ２０１で受信した無線信号は高周波フロントエンド回路２０２に入力される。高周波フロントエンド回路２０２は、入力された無線信号に対して低雑音高周波増幅などの処理を施し、その処理したアナログ信号を２つの混合器２０５ａ及び２０５ｂに出力する。
【０１０４】
局部発振器２０３は、混合器２０５ａ及びπ／２位相器２０４に接続される。そして、局部発振器２０３は、所定の周波数を有する局部発信信号を生成し、その信号を混合器２０５ａ及びπ／２位相器２０４に出力する。なお、π／２位相器２０４は、局部発振器２０３から入力された局部発信信号をπ／２だけ位相回転し、その信号を混合器２０５ｂに出力する。
【０１０５】
混合器２０５ａの入力端子は、高周波フロントエンド回路２０２の出力端子及び局部発振器２０３の出力端子に接続されており、混合器２０５ａは、高周波フロントエンド回路２０２のアナログ出力信号と局部発振器２０３から入力された局部発信信号とを混合する。また、混合器２０５ａの出力端子は、中間周波数信号抽出回路２０６のＩ経路の入力端子に接続されており、混合器２０５ａは混合したアナログＩ信号（入力信号の同相成分）を中間周波数信号抽出回路２０６のＩ経路に出力する。
【０１０６】
一方、混合器２０５ｂの入力端子は、高周波フロントエンド回路２０２の出力端子及びπ／２位相器２０４の出力端子に接続されており、混合器２０５ｂは、高周波フロントエンド回路２０２のアナログ出力信号とπ／２位相器２０４のアナログ出力信号（π／２だけ位相回転した局部発信信号）とを混合する。また、混合器２０５ｂの出力端子は、中間周波数信号抽出回路２０６のＱ経路の入力端子に接続されており、混合器２０５ｂは混合したアナログＱ信号（入力信号の直交成分）を中間周波数信号抽出回路２０６のＱ経路に出力する。
【０１０７】
中間周波数信号抽出回路２０６は、図示しないが、主に、複素アンチエイリアスフィルタ（バンドパスフィルタ）と、中間周波数増幅器とで構成される。中間周波数信号抽出回路２０６は、混合器２０５ａ及び２０５ｂからそれぞれＩ及びＱ経路に入力されたアナログＩ信号及びアナログＱ信号の中間周波数成分を抽出し増幅する。そして、中間周波数信号抽出回路２０６は、Ｉ経路及びＱ経路でそれぞれ上記処理が施されたアナログＩ信号及びアナログＱ信号を、複素バンドパスΔΣＡＤ変調器１０のＩ経路及びＱ経路の入力端子にそれぞれ出力する。
【０１０８】
複素バンドパスΔΣＡＤ変調器１０は、Ｉ経路及びＱ経路に入力されたアナログＩ信号及びアナログＱ信号を、それぞれ、デジタルＩ信号及びデジタルＱ信号を変換する。そして、複素バンドパスΔΣＡＤ変調器１０は、変換したデジタルＩ信号及びデジタルＱ信号をデシメーション回路２０８のＩ経路及びＱ経路の入力端子にそれぞれ出力する。
【０１０９】
デシメーション回路２０８は、デジタルフィルタ回路で構成されており、複素バンドパスΔΣＡＤ変調器１０から入力されるデジタル中間周波数の信号に対して所定のデシメーション処理を行う。具体的には、デシメーション回路２０８は、例えば３ビットで２０Ｍｂｐｓのビットレートを有する低ビット高速レートのデジタル信号を、例えば１２ビットで１ｋｂｐｓのビットレートを有する高ビット低速レートのデジタル信号に変換する。そして、デシメーション回路２０８は、上記処理を施したデジタル信号を信号処理用ＤＳＰ２０９に出力する。
【０１１０】
信号処理用ＤＳＰ２０９は、デシメーション回路２０８から入力されたデジタル信号に対してクロック再生や復調等の所定の処理を行う。これにより、受信信号の復調データを得る。上述のように、図１３のデジタル無線受信機２００では、本発明の複素バンドパスΔΣＡＤ変調器を備えているので、より低消費電力で高精度に、データを復調することができる。
【０１１１】
なお、本発明の複素バンドパスΔΣＡＤ変調器が適用可能な受信機は、図１３の例に限定されず、様々な無線通信システムに使用される受信機に適用可能であり、同様の効果が得られる。
【符号の説明】
【０１１２】
１０…複素バンドパスΔΣＡＤ変調器、２０…減算部、２１，２２…減算器、３０…複素バンドパスフィルタ、３１，３２…積分回路、４０…加算部、４１，４２…加算器、５０…ノイズ抽出回路部、５１，５２…ノイズ抽出回路、６０…ＡＤＣ部、６１，６２…アナログデジタル変換器（量子化器）、７０…ＤＡＣ部、７１，７２…デジタルアナログ変換器、２００…デジタル無線受信機、２０８…デシメーション回路
Claims (5)
- アナログの複素信号をデジタルの複素信号に変換するアナログデジタル変換部と、
前記アナログデジタル変換部から出力される複素信号をアナログの複素信号に変換するデジタルアナログ変換部と、
外部から入力される入力複素信号から、前記デジタルアナログ変換部から出力される複素信号を減算する減算部と、
前記減算部から出力される複素信号に対して所定の周波数帯域の信号成分を通過させる複素バンドパスフィルタと、
前記アナログデジタル変換部に入力される複素信号及び前記デジタルアナログ変換部から出力される複素信号に基づいて前記アナログデジタル変換部の量子化ノイズ信号を抽出し、該抽出した量子化ノイズ信号を１サンプル時間遅延し、該遅延した信号を所定角度で位相回転させ、且つ、該位相回転した信号を前記アナログデジタル変換部の入力側にフィードバックするノイズ抽出回路部と、
前記入力複素信号、前記複素バンドパスフィルタから出力される複素信号、及び、前記ノイズ抽出回路部から出力される複素信号を加算し、該加算した信号を前記アナログデジタル変換部に出力する加算部と
を備え、
ノイズ伝達関数の零点が前記所定の周波数帯域、及び、そのイメージ帯域に生成される
複素バンドパスΔΣＡＤ変調器。 - 前記所定の周波数帯域の中心周波数が、サンプリング周波数の１／４の周波数であり、前記位相回転の所定角度が、π／２である
請求項１に記載の複素バンドパスΔΣＡＤ変調器。 - 前記加算部は、前記複素バンドパスフィルタから出力される複素信号の同相成分信号が入力される第１加算部と、前記複素信号の直交成分信号が入力される第２加算部とを有し、
前記アナログデジタル変換部は、前記第１加算部の出力信号が入力される第１のアナログデジタル変換部と、前記第２加算部の出力信号が入力される第２のアナログデジタル変換部とを有し、
前記デジタルアナログ変換器は、前記第１のアナログデジタル変換部の出力信号が入力される第１のデジタルアナログ変換器と、前記第２のアナログデジタル変換部の出力信号が入力される第２のデジタルアナログ変換器とを有し、
前記ノイズ抽出回路部は、前記第１のアナログデジタル変換部の入力信号及び前記第１のデジタルアナログ変換部の出力信号が入力される第１ノイズ抽出回路と、前記第２のアナログデジタル変換部の入力信号及び前記第２のデジタルアナログ変換部の出力信号が入力される第２ノイズ抽出回路とを有し、
前記第１ノイズ抽出回路の出力信号が前記第２加算部に入力され、前記第２ノイズ抽出回路の出力信号の反転信号が前記第１加算部に入力される
請求項２に記載の複素バンドパスΔΣＡＤ変調器。 - 前記アナログデジタル変換部が、マルチビットのアナログデジタル変換器を有し、
前記デジタルアナログ変換部が、マルチビットのデジタルアナログ変換器を有する
請求項１〜３のいずれか一項に記載の複素バンドパスΔΣＡＤ変調器。 - アナログの複素信号をデジタルの複素信号に変換するアナログデジタル変換部と、前記アナログデジタル変換部から出力される複素信号をアナログの複素信号に変換するデジタルアナログ変換部と、外部から入力される入力複素信号から、前記デジタルアナログ変換部から出力される複素信号を減算する減算部と、前記減算部から出力される複素信号に対して所定の周波数帯域の信号成分を通過させる複素バンドパスフィルタと、前記アナログデジタル変換部に入力される複素信号及び前記デジタルアナログ変換部から出力される複素信号に基づいて前記アナログデジタル変換部の量子化ノイズ信号を抽出し、該抽出した量子化ノイズ信号を１サンプル時間遅延し、該遅延した信号を所定角度で位相回転させ、且つ、該位相回転した信号を前記アナログデジタル変換部の入力側にフィードバックするノイズ抽出回路部と、前記入力複素信号、前記複素バンドパスフィルタから出力される複素信号、及び、前記ノイズ抽出回路部から出力される複素信号を加算し、該加算した信号を前記アナログデジタル変換部に出力する加算部とを有し、ノイズ伝達関数の零点が前記所定の周波数帯域、及び、そのイメージ帯域に生成される複素バンドパスΔΣＡＤ変調器と、
前記複素バンドパスΔΣＡＤ変調器の出力信号に対して所定のデシメーション処理を行うデシメーション回路と
を備えるデジタル無線受信機。
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