JP4476459B2

JP4476459B2 - 信号処理回路

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Publication number: JP4476459B2
Application number: JP2000271030A
Authority: JP
Inventors: マイケル・アール・メイ
Original assignee: NXP USA Inc
Current assignee: NXP USA Inc
Priority date: 1999-09-21
Filing date: 2000-09-07
Publication date: 2010-06-09
Anticipated expiration: 2020-09-07
Also published as: CN1196267C; SG90163A1; JP2001111429A; CN1291003A; US6278394B1; TW474067B

Description

【０００１】
【産業上の利用分野】
本発明は、一般にデジタル−アナログ（D/A）変換器またはアナログ−デジタル（A/D）変換器に関し、さらに詳しくは、クロック・ジッタによる大幅な性能低下を起こさずに、より低周波数の水晶クロック源を利用する変換器に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
デジタル−アナログ（D/A）変換回路においては、精度の低い構成部品を用いて高精度の変換を行うことが望ましい。この目的のために、シグマ−デルタ変調器がよく用いられる。特に、シグマ−デルタ変換器は、高解像度信号を標準的な精度の低い構成部品を用いて実現することのできる、解像度のより低い信号に変換することができる。図１は、全体を参照番号１００で示す従来技術によるシグマ−デルタ変換回路の例を示す。シグマ−デルタ変換回路１００は、シグマ−デルタ変調器１０２とデジタル−アナログ変換器（DAC）１０６とを具備する。
【０００３】
シグマ−デルタ変調器１０２は、積分器１０８，１１０と、量子化装置１１６と、加算器１１８と、利得要素１１２とを帰還ループ内に備える。量子化装置１１６の出力は、負の帰還として加算回路１１８と利得ブロック１１２の入力とに送られる。利得ブロック１１２の出力は、負の帰還として、別の加算回路１１４に送られる。加算回路１１４は、他方の入力として、デジタル入力信号１２０を受け取る。たとえば、デジタル入力１２０は連続ストリームとして送られる１７ビットのユーザ・データである。量子化装置１１６は、たとえば３ビット量子化装置である。積分器１０８の入力は加算ブロック１１４の出力に接続される。積分器１０８の出力は、加算器１１８の入力に接続される。加算器１１８の出力は、加算ブロック１１０の入力に接続される。加算ブロック１１０の出力は、量子化装置１１６の入力を駆動する。
【０００４】
クロック源１０４は、デジタル−アナログ変換器１０６を計時する。クロック回路１０４は、一般に、５５．２MHz水晶１２２などの高周波数水晶を、デジタル−アナログ変換器１０６を計時するために必要とする。高周波数水晶は、一般にきわめて高価なためにそれが組み込まれる製品の市場での受け入れを制約するので、不利である。
【０００５】
図１のクロック回路の価格を下げるための１つの方法として、クロック回路内に位相ロック・ループ（PLL：phase lock loop）周波数乗数器と共により低周波数の水晶を採用する場合がある。たとえば、図２は、５５．２MHz水晶に比べてより低速で価格の安い２７．６MHz水晶２２２を有するクロック回路２０４を採用する従来技術によるシグマ−デルタ変換回路２００を図示する。図１の回路と同じクロック速度（５５．２MHz）を得るために、位相ロックループ（PLL）クロック二倍器２０５がクロック回路２０４の出力に設けられる。位相ロック・ループ・クロック二倍器２０５の出力は、図２のデジタル−アナログ変換器２０６のクロック入力に送られる。図２においてPLLが必要とされるのは、クロック速度を２分の１に減じると、シグマ−デルタ変換回路の信号対雑音比が大幅に低下するためである。
【０００６】
図２の回路は価格面から見ると受け入れ可能な解決策ではあるが、図２のPLL２０５の設計と製造可能性のために、この方法はあまり魅力的ではない。図２は、位相ロック・ループ二倍器回路２０５のために複雑になる。位相ロック・ループ・クロック二倍器回路２０５を導入することは、デジタル−アナログ変換器クロック信号の広い周波数スペクトルに亘り、望ましくないクロック・ジッタ・ノイズを招くためにさらに不利になる。デジタル−アナログ変換器クロック信号におけるクロック・ジッタが、周波数ドメインにおいてデジタル−アナログ変換器に対するデジタル入力データに混入し、変換器のノイズ・フロアに重大な低下を招く。シグマ−デルタ変換器回路に関して、この低下を制限するためのクロック・ジッタ要件は極端であり、困難なPLL設計を必要とする。従って、図２は変換回路に関する価格の問題は解決するが、設計と製造可能性上の問題が起こる。
【０００７】
たとえば、図３は電力スペクトル密度（PSD：power spectrum density）と周波数をｘ−ｙのグラフに例示する。このグラフ３００は、図２のシグマ−デルタ変換回路２００の特性を表す。グラフ３００は、量子化ノイズ３０２の電力スペクトルと、位相ロック・ループに由来するクロック・ジッタ３０４の電力スペクトルとを示す。位相ロック・ループ（PLL）由来のクロック・ジッタ３０４は、位相ロック・ループ２０５の性能上の欠陥により起こる。量子化ノイズ３０２は、３ビット量子化装置２１６の出力において、１７ビットの入力ストリームを３ビットに変換するために起こる。
【０００８】
図３に示されるように、量子化ノイズ３０２と位相ロック・ループ由来クロック・ジッタ３０４との間にはかなりの重複部分がある。従来技術では周知の如く、デジタル−アナログ変換プロセスは、デジタル−アナログ変換器においてクロック・ジッタをデジタル・データと「ミキシング」するように数学的にモデル化することができる。このミキシング関数は、クロック・ジッタとデジタル・データとのスペクトルを畳み込んで、デジタル−アナログ変換器の出力信号のスペクトルに達するようにすることに等しい。このプロセスにおいて、ジッタ・スペクトルは、同様の周波数領域内の量子化ノイズ・スペクトルと結びつき、dc付近の信号帯域のノイズ・フロアを上げる。すなわち、望ましくないことに、量子化ノイズ３０２と位相ロック・ループ由来のクロック・ジッタ３０４とがデジタル−アナログ変換プロセスに混入して、DAC２０６の出力において信号品質の低下を引き起こし、その低下は環境によっては４０dBほども高くなると測定されている。
【０００９】
従って、より高周波の水晶を用いると価格面での制約があり、一方でPLLを伴うより低周波の水晶を用いると広帯域のクロック・ジッタを起こして、デジタル−アナログ変換プロセスに性能の低下をもたらす。
【００１０】
かくして、低周波数水晶の利用が価格の点からは望ましいが、システム性能を低下させることになる。このため、集積回路（IC）および電子通信産業では、高性能でしかも価格の安い改善されたデジタル−アナログ変換アーキテクチャが必要である。
【００１１】
【課題を解決するための手段】
従来技術におけるこれらとその他の欠点は、本発明によるデジタル−アナログ（D/A）変換またはアナログ−デジタル（A/D）変換回路により大部分が克服される。要するに、本明細書に開示されるD/AまたはA/D変換回路は、大部分のクロック・ジッタ・ノイズを狭い周波数帯域に局在させて、クロック・ジッタが量子化ノイズから実質的に分離または濾波されるように構築される。量子化ノイズのヌルがジッタ・ノイズの高い電力と一致するように、またその逆になるようにすることで、システムは量子化ノイズと位相ロック・ループ由来のクロック・ジッタとがデジタル−アナログ変換プロセスにおいて信号帯域内に混入することを防ぎ、それによって、より低い価格でシステム性能を強化する。
【００１２】
【実施例】
一般に、本発明は改善されたデジタル−アナログ（D/A）またはアナログ−デジタル（A/D）変換器回路であり、高性能オーディオおよびビデオ，xDSL，G.lite，ケーブル・モデム，高品質音声認識などの用途で必要とされる高性能信号処理のために用いられる。本明細書で開示されるシグマ−デルタ変換器は、より低価格の水晶クロック源をf_s/Nで動作する周波数において用いる。ただしf_sはD/AまたはA/Dのサンプル周波数であり、Ｎは一般に、１より大きな有限の正の整数である。f_s/N信号は、PLLのように広帯域のクロック・ジッタ成分を持たない周波数乗算器（たとえばクロック二倍器またはクロック四倍器）により周波数が乗算される。詳しくは、クロック二倍器は、クロック・ジッタを周波数ドメイン内の局在領域に集中させるアーキテクチャにより構築することができる。
【００１３】
クロック・ジッタ・ノイズを狭い周波数範囲に閉じこめることにより、量子化ノイズ・ヌルをクロック・ジッタ・エネルギの集中と一致する周波数スペクトルの非ゼロの周波数位置に配置するようシグマ−デルタ回路構成を再設定することができる。これらの１つ以上のヌルが追加されることで、量子化ノイズおよびクロック・ジッタ・ノイズのミキシングによるノイズ・フロアの低下が軽減される。この実施例においては、デジタル−アナログ変換器内へのクロック・ジッタのスペクトルおよびデータのスペクトルが実質的に相互に排他的に保たれるので、デジタル−アナログ変換器におけるミキシング動作の結果がdc付近の信号帯域内のノイズ・フロアを実質的に増大させる。本発明により、ICの表面積を大幅に節約することができ（たとえばより高度な多重ビットD/AまたはA/Dが必要でない）、一方で、場合によっては、デジタル−アナログ変換器ノイズ性能において最大４０dBの改善がより低コストで達成できる。
【００１４】
別の実施例においては、信号帯域がdc付近にないが周波数ｆ信号に集中する場合は、シグマ−デルタ変調器を、量子化ノイズのヌルがクロック・ジッタのスペクトル位置から周波数間隔ｆ信号離れるように設計する方法をとる。この方法では、量子化ノイズとクロック・ジッタのミキシングがあっても、信号帯域周波数領域におけるデジタル−アナログ変換器の性能が低下しない。
【００１５】
本発明は、図４ないし図９を参照することで、より良く理解頂けよう。
【００１６】
ここで図４を参照して、図４は、デジタル−アナログ（D/A）変換アーキテクチャ４００を示す。本発明の実施例によるデジタル−アナログ変換アーキテクチャ４００は、クロック乗算器由来のクロック・ジッタのスペクトルを、デジタル−アナログ変換器に入力されるデジタル・データのスペクトルから分離するよう構築される。これについて、以下にさらに詳細に説明する。概して、デジタル−アナログ変換アーキテクチャ４００は、デジタル入力信号４２０を受信するデジタル−アナログ変換ユニット４０１を備える。デジタル−アナログ変換ユニット４０１は、信号処理ユニット４０２とデジタル−アナログ変換器（DAC）４０６とを備える。デジタル−アナログ変換器は、入力として、信号処理ユニット４０２の出力を受信する。信号処理ブロック４０２は、デジタル−アナログ変換器４０６に出力されるデジタル・データのスペクトルが周波数ドメイン・ヌルを有するようにデジタル入力ストリームを処理する。これらのヌルは、デジタル・データの、デジタル−アナログ変換器４０６におけるクロック乗算器４０５からのクロック・ジッタとのミキシング関数により、デジタル−アナログ変換プロセスにおける信号対雑音性能が許容できるものとなるように、周波数ドメイン内に置かれる。信号処理ブロック４０２は、シグマ−デルタ変調器とすることができる。あるいは、デジタル−アナログ変換器プロセスの前にデジタルにデータを処理する別の方法とすることができる。デジタル−アナログ変換器４０６は、入力として、さらにクロック（CLK1）を受信する。クロック（CLK1）は、クロック発生器４０４およびクロック乗算器回路４０５からの出力として提供される。クロック発生器４０４は、比較的価格の安い比較的低周波数の水晶４２２を備える。クロック発生器４０４の出力は、クロック乗算器４０５に送られる。クロック乗算器回路４０５は、高品質の位相ロック・ループまたはエッジ・トリガ・クロック乗算器（図８参照）などの別のクロック乗算器回路として具現することができる。後者が価格と性能の点から最適である。クロック乗算器回路４０５は、入力周波数に整数の倍数Ｎを掛け算する。このとき水晶４２２はf_s/Nにおいて周波数信号を生成し、DACはサンプリング周波数f_sにおいて動作するよう設計される。
【００１７】
詳しくは、クロック乗算器４０５は、水晶４２２の周波数に基づいてクロックCLK1を発生するよう構築され、その結果、それに由来するジッタ・エネルギはＮ＝２のときf_s/2の信号周波数に集中される。このようなエッジ・トリガ・クロック乗算器の一例に関して、図８は、水晶波形の例８００と周波数乗算器４０５の出力例８０２とを図示する。図８に示される例では、クロック乗算器４０５は２Ｘ乗算器すなわち二倍器である。二倍器出力が水晶波形８００から生成されて、各水晶波形クロック・サイクル８００のクロック遷移により、対応するクロック二倍器出力パルスが生起される。水晶信号８００の立ち上がりエッジが信号８０２内に第１クロック・サイクルをひきおこし、信号８００の立ち下がりエッジがクロック信号８０２内に第２サイクルを生起して、その結果クロック二倍関数が実行される。水晶クロック源には最小量のジッタしかなく、乗算器４０５はエッジ・トリガ二倍器として機能するので、それに由来するクロック・ジッタは、f_s/Nの倍数において狭い周波数帯域に局在する。デジタル−アナログ変換ユニット４０１は、第２クロック（CLK2）も受信して、それを１つ以上の信号処理関数のために用いる。たとえば、CLK2を用いて、信号処理回路４０２を動作させ、ジッタの軽減が重要でない他の関数を実行させる。CLK2はCLK1と同周波数であり、あるいは実際には、特定の実施例においてはCLK1と同じ信号であることに留意されたい。
【００１８】
次に図５を参照して、図４のデジタル−アナログ変換アーキテクチャの特定の実行例の図を示す。図５のデジタル−アナログ変換アーキテクチャ５００は、デジタル−アナログ変換ユニット５０１を備え、このユニットは信号処理ユニット５０２とデジタル−アナログ変換器（DAC）５０６とを備える。クロック（CLK1）は、デジタル−アナログ変換器５０６を計時する。クロックCLK1は、クロック発生器５０４により生成されて、上記と同様の方法でクロック二倍器５０５に送られる。
【００１９】
図５に示される実施例においては、クロック発生器５０４は、ある形式では２７．６MHzの周波数を有する水晶５２２を備える。図示される実施例による信号処理ユニット５０１は、シグマ−デルタ変調器５０３と量子化ノイズ・フィルタ５０８とを備える。シグマ−デルタ変調器５０３は、所望のデジタル信号入力５２０を入力として受信する。シグマ−デルタ変調器５０３は、多重ビットのデジタル入力をより少ないビットに変換する。シグマ−デルタ変調器５０３は、ノードＡにて出力を生成し、これは量子化ノイズ・フィルタ５０８の入力となる。量子化ノイズ・フィルタ５０８は、ノードＢにてデジタル−アナログ変換器５０６に出力を与える。ノードＡ，Ｂのノイズのスペクトル密度を図６に関して説明する。
【００２０】
概して、ある形態において二次的関数（１＋ｚ^-1）²を実行する量子化ノイズ・フィルタ５０８がDAC５０６に対する入力データの周波数内容を小さくして、その周波数においてはクロック線CLK1上にかなり大きなクロック・ジッタが存在する。量子化ノイズ・フィルタ５０８の関数を図６を参照して図示する。図６は、図５の回路に関する電力密度スペクトルと周波数と表すグラフ６００である。グラフ６００は、ノードＡにおける量子化ノイズ６０２と、ノードＢにおける処理済みの量子化ノイズ６０４とを示す。
【００２１】
図から分かるように、ノードＢにおける量子化ノイズ６０４は、周波数fs/2においてノードＡにおける電力密度６０２と比較して電力スペクトル密度が小さくなっている。さらに図６には、クロック・ジッタ６０８の電力スペクトル密度も示され、これは図８に関して上記に説明されるように、周波数f_s/2周辺の狭い周波数帯域に集中する。このように、量子化ノイズ・フィルタ５０８（図５）の機能は、ノードＡにおける量子化ノイズに対してノードＢにおける量子化ノイズの電力スペクトル密度を小さくすることである。ノードＢの電力スペクトル密度では、密度６０４はf_s/2においてヌルを有する。「ヌル」とは、一般に電力出力がゼロであることを示すが、周波数f_s/2における大幅な削減（低いけれども非ゼロの電力値）があれば、本明細書に論じられる目的に関してはヌルの特性を充分に有することに注目されたい。言い換えると、特定の用途では、量子化ノイズ電力スペクトル密度をゼロまで削減しなくとも単に小さくするだけで充分である場合がある。かくして、図６は、例に過ぎず、図６に示されるように、０Hzおよびf_s/2Hzに加えて、２つ以上のヌルが電力スペクトル密度に置かれることもある。
【００２２】
また、量子化ノイズ・フィルタ５０８は、量子化ノイズをクロック・ジッタ周波数、この実施例ではf_s/2において所望のレベルまで下げるのに充分なものであれば、任意の次数の他のフィルタとすることができる。このような量子化ノイズ・フィルタに関する伝達関数の例は式H(z)=(1+Z^-1)²で与えることができる。
【００２３】
図７は、本発明によるデジタル−アナログ変換アーキテクチャ７００の代替実施例を示す。デジタル−アナログ変換アーキテクチャ７００は、信号処理ユニット７０２を有するデジタル−アナログ変換ユニット７０２を備え、このユニットの出力がデジタル−アナログ変換器（DAC）７０６に送られる。図示される実施例により、信号処理ユニット７０２は、以下の式で実質的に定義される伝達関数を有する改善された二次シグマ−デルタ変調器として具現される：
【００２４】
【数１】

ただしX(z)は、信号処理ユニット７０２に対する入力７２０であり、Y(z)は出力であり、f(z^-1)はｚの関数であり、e_nは（通常は加法白色ノイズとしてモデル化される）量子化ノイズを表す。Y(z)はここではdc付近の二次ノイズ整形と、f_s/2のクロック・ジッタ領域付近の二次ノイズ整形を伴って図示されるが、本発明は任意の次数のシグマ−デルタ変調器またはクロック・ジッタ周波数（群）付近の任意の次数のノイズ整形に関しても有益である。本発明は、デジタル−アナログ変換器におけるクロック・ジッタ由来のノイズ低下を起こす一般的なデータ・ストリームの性能改善を行うために容易に用いることができる。デジタル・データ・ストリームは、デジタル−アナログ変換器におけるクロック・ジッタ・スペクトルに混合する周波数データ内容を除去するように濾波される。この手法は、クロック・ジッタが小さな周波数領域（群）に局在化される場合はきわめて良好であり、この周波数のおけるデジタル・データ内にはヌルが配される。しかし、デジタル・フィルタがヌルを生成することは必要ではなく、目的の領域内のデータの周波数内容を単に小さくすればよい。
【００２５】
別の形態では、図７の回路を図５の回路，図１の回路または異なる次数または形態の他のフィルタと混合する同一ダイ上に形成することができる。単独のダイ上にいくつかの代替構造を形成することは、エンド・ユーザが（１つ以上の制御ビットを設定すること、ソフトウェア命令を実行すること、あるいは自動CPU検出によって）自分のシステムの性能をダイナミックに構築することができるので有利である。さらに、システムは、いくつかのスイッチをダイナミックにプログラミング可能な方法で変更するだけで、複数の水晶またはサンプル周波数f_sにダイナミックに対応することができる。従って、異なる水晶を図７の回路に選択的に適応することができ、回路は異なる動作モード間で自身をダイナミックに調整する。
【００２６】
図７では、DAC７０６は、クロック二倍器７０５の出力であるクロック入力CLK1を受信する。クロック二倍器７０５は、その入力をクロック発生器７０４から受信する。ある実施例により、クロック発生器７０４は２７．６MHzの水晶７２２とf_s=55.2MHzを備える。この実施例では、多くの他の周波数を用いることができることに留意されたい。クロックCLK1は、周波数f_s/２（すなわちサンプリング周波数f_sの１／２）に集中するジッタ電力スペクトル密度を有するように生成される。図示される改善されたシグマ−デルタ変調器から、より広帯域のジッタを生成するクロック乗算器の代替の実施例を得ることもできる。
【００２７】
デジタル信号処理ブロック７０２は、加算回路７１４に対するデジタル入力７２０を受信する。加算回路７１４の出力は多重周波数高利得回路７０８に送られる。多重周波数高利得回路７０８は、DCおよびf_s/２において高い利得を有する。図示される実施例により、多重周波数高利得回路７０８は、以下の式で定義される伝達関数を有する：
【００２８】
【数２】

図示されるように、回路７０８は、帰還経路内に加算回路７５４，遅延演算子７５０および遅延演算子７５２として構築される。遅延演算子７５０，７５２は、ラッチまたはその他の一時格納装置として具現することができる。
【００２９】
多重周波数高利得回路７０８の出力が加算回路７１８に送られ、その出力が別の多重周波数高利得回路７１０に送られる。しかし、図７の回路は周波数f_sに２つの重複するヌルを配するのに対して、図７の回路は周波数f_sにおいて１つだけのヌルを配するよう変更される。これは、要素７５２を除去するか、あるいは要素７５８を除去し、要素７４０を図７の回路から変更して他の実施例を形成するようにすることで実行される。
【００３０】
多重周波数高利得回路７０８と同様に、多重周波数高利得回路７１０は加算回路７６０，遅延演算子７５６および遅延演算子７５８を帰還ループ内に備える。この場合も、遅延演算子７５６，７５８をラッチまたはその他の一時格納装置として具現することができる。多重周波数高利得回路７１０の出力は、３ビット量子化装置７１６などの量子化装置に送られる。３ビット量子化装置の出力は帰還ループに送られる。
【００３１】
利得要素７１２が量子化装置出力からの負の帰還として加算回路７１４に与えられる。帰還フィルタ７４０は、量子化装置の出力から負の帰還ループ内で加算回路７１８に送られる。帰還フィルタ７４０および多重周波数高利得回路７１０は共にDCおよびf_s/２において高利得を生成するよう機能する。帰還ループ・フィルタ７４０は、たとえば、遅延演算子として具現され、一般に、特定の用途において性能を最適化するよう導かれる伝達関数を有する。図示される実行例では、帰還ループ・フィルタ７４０は、H(z)=a+bz^-1の伝達関数を有する。好適な形式では、H(z)=1/4＋3/4×z^-1である。ただし、a=1/4，b=3/4である。他の実施例では、a,bに関して他の値を用いることができる。
【００３２】
図７の実施例は多重周波数高利得回路７０８と多重周波数高利得回路７１０の両方を採用するが、回路７０８，７１０のうちいずれか一方のみを用いても所望の性能を得ることができる。このため、図７は例に過ぎない。
【００３３】
さらに、上記においてはデジタル−アナログ変換に関して説明されるが、本発明の教義はアナログ−デジタル変換にも同様に適応可能であることに注目されたい。特に、図９に示されるようにアナログ−デジタル変換器９００は、クロック・ジッタ電力スペクトルの周波数において、量子化ノイズ電力スペクトルを軽減するアナログ−デジタル信号処理アーキテクチャ９０２を採用する。アナログ−デジタル変換器９００は、かくして、クロック源９０４とクロック乗算器９０５とを備え、これらがアナログ−デジタル信号変換器アーキテクチャ９０２に入力される。たとえば、アナログ−デジタル信号変換器アーキテクチャ９０２は、図７のデジタル−アナログ信号変換器アーキテクチャ７０２と全体として類似する。
【００３４】
本発明は、特定の実施例に関して説明されたが、さらなる変更および改善が当業者には可能であろう。たとえば、本明細書に開示される概念を拡大して、f_s/４の水晶を用いることで、図７の０Hzとfs Hzとの間の周波数スペクトルに４つのヌルを配することもできる。たとえば、ほぼ１３．８MHzのさらに安価な水晶を４ｘクロック乗算器と共に用いて、f_s＝５５．２MHzを出力することもできる。この場合は、シグマ−デルタ回路構成が、システム要件に応じて、０Hz，f_s/４，f_s/２さらには3f_s/4付近にヌルまたは低エネルギ領域を生成することになる。従って、本発明は添付の請求項内に定義される本発明の精神および範囲から逸脱しないこれらすべての変更を包含するものと理解頂きたい。
【図面の簡単な説明】
【図１】従来技術による高周波数水晶シグマ−デルタ・デジタル−アナログ（D/A）変換回路を示す図である。
【図２】従来技術による低周波数水晶および位相ロック・ループ（PLL）シグマ−デルタ・デジタル−アナログ変換器回路を示す図である。
【図３】図２のシグマ−デルタ・デジタル−アナログ変換回路に関して問題となる電力スペクトル密度を示すグラフである。
【図４】本発明のある実施例により改善される性能を有する低周波数水晶デジタル−アナログ（D/A）変換アーキテクチャのブロック図である。
【図５】本発明のある実施例によるデジタル−アナログ変換アーキテクチャ例の図である。
【図６】図５のデジタル−アナログ変換アーキテクチャの電力スペクトル密度のグラフである。
【図７】本発明の別の実施例によるデジタル−アナログ変換アーキテクチャを示す図である。
【図８】本発明によるクロック二倍器の入力および出力におけるクロック波形例を示す図である。
【図９】本発明のある実施例によるアナログ−デジタル（A/D）変換アーキテクチャを示すブロック図である。
【符号の説明】
４００デジタル−アナログ変換アーキテクチャ
４０１デジタル−アナログ変換ユニット
４０２信号処理ユニット
４０４クロック発生器
４０５クロック乗算器
４０６デジタル−アナログ変換器
４２０デジタル入力ストリーム
４２２水晶
CLK1，CLK2 クロック

Claims

装置であって、
デジタル−アナログ変換器（５０６または７０６）と、
前記デジタル−アナログ変換器にクロック信号を提供するよう結合されたクロック回路（５０４，５０５または７０４，７０５）と、
前記デジタル−アナログ変換器の前記データ入力に結合され、受信データを処理する回路（５０２または７０２）であって、前記処理する回路は、前記デジタル−アナログ変換器の前記データ入力に結合されたヌル配置回路に、処理されたデータを提供するシグマ−デルタ回路を含む、前記処理する回路とを備え、
前記ヌル配置回路は、前記シグマ−デルタ回路からの出力データの電力スペクトル密度においてクロック・ジッタ・ノイズに一致する周波数で周波数領域のヌルを配置することを特徴とする装置。
前記クロック回路は、
反復クロック信号を提供するためのクロック入力（５０４または７０４）と、
前記クロック入力に結合され、前記反復クロック信号の周波数を増大させて内部クロック信号を生成するためのクロック乗算器（５０５または７０５）であって、前記内部クロック信号は前記デジタル−アナログ変換器への前記クロック信号として提供される、前記クロック乗算器とを含むことを特徴とする請求項１に記載の装置。
装置であって、
反復クロック信号を提供するクロック入力と、
前記クロック入力に結合され、前記反復クロック信号の周波数を変更して、内部クロック信号を生成するクロック乗算器と、
デジタル・ストリーム・データを受信する第１入力と、第２入力と、出力とを有する第１加算器と、
少なくとも２つの異なる周波数において高利得を有する第１回路であって、前記第１加算器の前記出力に結合される入力と、出力とを有する第１回路と、
前記第１回路の前記出力に結合される入力と、第２入力と、出力とを有する第２加算器と、
少なくとも２つの異なる周波数において高利得を有する第２回路であって、前記第２加算器の前記出力に結合される入力と、出力とを有する第２回路と、
前記第２回路の前記出力に結合される入力と、出力とを有する量子化装置回路と、
前記量子化装置回路の前記出力に結合される入力と、前記第１加算器の前記第２入力に結合される出力とを有する利得回路と、
前記量子化装置回路の前記出力と前記第２加算器の前記第２入力との間に結合される帰還回路と、
前記量子化装置回路と前記内部クロック信号とに結合されるデジタル−アナログ変換器と
を備え、
前記装置は、前記量子化装置回路からの出力データの電力スペクトル密度におけるクロック・ジッタ・ノイズに一致する周波数を含む少なくとも２つの異なる周波数で周波数領域のヌルを配置することを特徴とする装置。
前記第１回路が、
前記第１加算器の出力データを受信する第１入力と、第２入力と、出力とを備える内部加算器と、
前記内部加算器の前記出力に結合される入力と、出力とを有する第１格納装置と、
前記第１格納装置の前記出力に結合される入力と、前記内部加算器の前記第２入力に結合される出力とを有する第２格納装置と
を含む回路として構築されることを特徴とする請求項３記載の装置。
前記第２回路が、
前記第２加算器の出力データを受信する第１入力と、第２入力と、出力とを備える内部加算器と、
前記内部加算器の前記出力に結合される入力と、出力とを有する第１格納装置と、
前記第１格納装置の前記出力に結合される入力と、前記内部加算器の前記第２入力に結合される出力とを有する第２格納装置と
を含む回路として構築されることを特徴とする請求項３記載の装置。
前記帰還回路が前記第２加算器の前記第２入力に対する入力として、ａｚ^０＋ｂｚ^−１を与え、このときａは定数であり、ｂは定数であり、ｚ^０は前記量子化装置の現在の出力を表し、ｚ^−１は前記量子化装置の過去の出力を表すことを特徴とする請求項３記載の装置。