JP3917190B2 - 同期シグマ―デルタ変調器 - Google Patents

Description

本発明は、積分フィルタと、この積分フィルタの出力信号を基準レベルと比較するとともに同期をとった瞬間の比較結果に依存する出力パルスを発生させる決定回路と、前記決定回路の出力パルスをアナログ入力信号とともに前記積分フィルタに供給する手段とを帰還配置に具える、アナログ入力信号の同期シグマ−デルタ変調器に関するものである。このように同期シグマ−デルタ変調器は、例えば、１９６３年１１月の“Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ”のＨ．Ｉｎｏｓｅ等による文献“Ａ Ｕｎｉｔｙ Ｂｉｔ Ｃｏｄｉｎｇ Ｍｅｔｈｏｄ ｂｙ Ｎｅｇａｔｉｖｅ Ｆｅｅｄｂａｃｋ”から従来既知であり、ここでは、決定回路を「パルス変調器」と称している。
同期シグマ−デルタ変調器は、種々の信号処理用途においてアナログ−デジタルコンバータとして用いられている。高周波数に伴う問題のために、これら変調器の実際の使用は、音声帯域の用途にほぼ限定されている。上記文献は音声信号変調用の同期シグマ−デルタ変調器の使用を記載しているが、決定回路が操作される提案されたサンプリング周期は５０ＭＨｚより高くなく、それに対して、１ＧＨｚより高いサンプリング周波数は、ハイパフォーマンスのビデオ用途（例えば、信号帯域幅＞５ＭＨｚ及び信号対雑音比＞６０ｄｂ）に対して非常に好適である。
実際には、決定回路を、弱入力信号で高周波非線形動作を実行するとともに同一の零に戻るパルスのシーケンスを発生させる必要がある時刻コンパレータとする。パルスが同一でない場合、変調器に雑音が生じる。今日の技術を用いても、必要な高クロック周波数で雑音がほとんどなく動作する決定スイッチを十分設計することができない。この原因は、決定スイッチが以前の切替動作から十分にリセットされないからである。したがって、高精度の高周波決定回路の構成は、高周波同期シグマ−デルタ変調器の構成において重大な障害となる。
本発明の目的は、映像信号のような広帯域信号の同期シグマ−デルタ変調を著しく向上させることであり、したがって、本発明の同期シグマ−デルタ変調器は、前記決定回路が、位相シフトした出力パルスを発生させる複数のサンプラを有する多相サンプラと、前記位相シフトした出力パルスの和を前記積分フィルタに供給する加算器とを具えることを特徴とするものである。より詳しくは、本発明は、複数のサンプラを有する同期シグマ−デルタ変調器を提供し、サンプラの各々はサンプリング動作の一部を実行し、その結果、サンプラの各々のクロック周波数を十分に減少するとともに以前の切替動作からリセットするのに十分な時間を各サンプラに付与し、かつ、高い有効サンプリング周波数を得る。次いで、サンプラの出力パルスを加算器内で相互に加算し、それに応じて、結合された出力パルスを積分フィルタに帰還させる。
説明したように、従来の同期シグマ−デルタ変調器の決定スイッチ（サンプラ）を、フィルタ出力信号と基準信号との比較と切替動作の両方とも実行するクロックコンパレータとする。説明を簡単にするために、本発明の多サンプリングプロセスを、本明細書中ではハイ（デジタル）信号レベルで動作するサンプラのセットが続く単一比較（ハードリミティング）動作と想定する。しかしながら、このような共通比較動作によって帰還ループに生じる追加の遅延を回避するために、好適には、各々が比較動作及び切替動作を行う複数の決定スイッチを使用し、この場合、ハードリミティング動作及びサンプリング動作を、決定器を共通弱アナログ信号で動作させることによって同期に行うことができる。
コンパレータは、積分フィルタの出力信号を基準レベルと比較し、多相サンプラの複数のサンプラによって順次サンプラされる方形波（リミットサイクル）を発生させる。例えば、コンパレータは、フィルタ出力信号が基準レベルに対して正であるとき正の値（＋１）を有する方形波を発生させ、フィルタ出力信号が基準レベルに対して負であるとき同一の大きさの負の値（−１）を有する方形波を発生させる。通常、従来の同期シグマ−デルタ変調器において、このリミットサイクルの周波数は、積分フィルタの帯域外補正によって圧縮されて有効サンプリング周波数の半分になる。しかしながら、本発明を達成するのに要求される高周波数では、このような補正を行うのは困難であり、したがって、本発明の同期シグマ−デルタ変調器は、零入力信号の周波数が、前記多相サンプラが動作する有効サンプリング周波数より十分低いことを特徴とするものである。この手段は、リミットサイクルの周波数を低減すると、変調器の信号対雑音比が幾分増大しても、適切に選択する場合には許容し得るものとなる、という認識に基づくものである。
多相サンプラは、複数の位相シフトしたサンプリングパルスを複数のサンプラに供給する一連の遅延セルを具え、これによって、実際のサンプリング動作が波形の立上がり縁で生じる。実現を容易にするために、サンプリングプロセスの実際の波形を「全Ｔ」パルスとすることができ、これによって、狭パルスによるサンプリングの場合に生じる高周波動作での要求を緩和する。パルス形状それ自体は、スペクトルに対する影響が小さく、したがって、これを積分フィルタ中で考慮することかできる。しかしながら、更に重要なことは、パルス幅の影響によって生じる遅延時間である。その主な理由は、サンプラの数が増大すると、「全Ｔ」出力パルスの持続時間、したがって、生じる遅延時間が大きくなるからである。この遅延によって生じる問題を軽減するために、本発明の同期シグマ−デルタ変調器は、前記加算器に供給される出力パルスの幅を、サンプラのサンプリング周期のほぼ半分にしたことを特徴とするものである。これによって、小さい遅延、パルスの同一性及び簡単な回路を良好に達成することが確認された。
本発明を、本発明による同期シグマ−デルタ変調器の好適な実施の形態を示す添付図面を参照して説明する。
図１の同期シグマ−デルタ変調器は減算器１を具え、この減算器１は、アナログ入力信号ｖが供給される第１入力端子２と、加算器１０からの出力信号ｐが供給される第２入力端子３とを有する。減算器からの差ｖ−ｐは積分フィルタ５に供給され、フィルタ処理された差信号は、決定回路４の一部であるコンパレータ６（ハードリミッタ）に供給される。決定回路４は、Ｎ個のサンプラ７₁...７_Nのバンクも具える。これらサンプラは、コンパレータの出力信号ｓを受信し、コンパレータ出力信号のサンプルを、出力端子８₁...８_Nのバンクに供給する。
サンプラ７₁...７_Nは、一連の遅延セル９₁...９_Nのタップによって制御される。各遅延セル９₁...９_Nの入力部を以前のセルの出力部に接続するとともに、最初のセル９₁の入力部を最後のセル９_Nの出力部に接続し、その結果、これらセルはリング形態をとる。遅延セルのリングは、サンプリングパルスを循環させることができるリングオシレータを形成する。タップの各々から、リングの以前のタップのサンプリングパルスに対して遅延したサンプリングパルスを得ることができる。その結果、サンプラ７及び遅延セル９は、多相サンプラを形成し、これらサンプラを連続的の駆動させて、コンパレータ出力信号ｓをサンプラ７₁...７_Nによって連続的にサンプルし、出力端子８₁...８_Nは、コンパレータ出力信号ｓのＮ個の連続的なサンプルを発生させる。当然、最後のサンプラ７_Nを駆動させると最初のサンプラ７₁も駆動され、等々、その結果、Ｎビットワードの連続的なシーケンスを、出力端子８₁...８_Nで発生させる。これらＮビットワードを、好適には、これらＮビットワードを例えばＰＣＭフォーマットの７又は８ビットワードに変換する（図示しない）１０進デジタルフィルタに供給する。
出力端子８₁...８_Nのサンプルを加算器１０内で加算し、このように加算されたサンプルは、減算器１の入力端子３に帰還される出力信号ｐを構成する。
位相検出器１１において、例えば遅延セルのリングの最初のタップのサンプリングパルスの位相は、クロックパルスｃの位相と比較され、位相検出器１１の出力信号は、ローパスフィルタ１２を通過した後、遅延セル９₁...９_Nの遅延を制御するのに用いられる。このようにして、セルの遅延がクロックパルス周期の常に１／Ｎとなり、サンプリングパルスがクロック周波数に対して同期をとるようになる。
動作中、コンパレータ出力信号ｓは、二つの値、例えば＋１及び−１との間の方形波とする。その結果、出力端子８のパルスは＋１又は−１のパルスとなる。
アナログ入力信号が零である（ｖ＝０）であるとき、値＋１のパルス及び値−１のパルスが等しく頻繁に出現する。しかしながら、入力信号ｖが増大すると、＋１パルスの数が増加し、−１パルスの数が減少する。それに対して、入力信号が減少すると、＋１パルスの数が減少し、−１パルスの数が増加する。ある値（例えば＋１）の出力パルスの「密集状態」は、入力信号ｖにほぼ線形的に比例する。
サンプラ７₁...７_Nは並列に動作する。ｆ_Sを同期シグマ−デルタ変調器の有効サンプリング周波数とすると、各サンプラのサンプリング周波数はｆ_S／Ｎとなる。サンプラの二つの連続的な動作間の時間（Ｎ／ｆ_S）は、単一サンプラを用いる場合（１／ｆ_S）に比べて著しく長くなり、その結果、次のサンプリングパルスが発生するときにサンプラが以前のサンプリング動作からまだ回復しないというリスクを著しく減少させる。
サンプラ７₁...７_Nから発生したパルスを、有効サンプリングレート（１／ｆ_S）に比べて短くすることができ、その結果、連続的な零に戻るパルスが加算器１０の出力部に出現する。しかしながらこれは必須ではない。出力端子８₁...８_Nのサンプルパルスの幅を例えば個々のサンプラのサンプリング周期（Ｎ／ｆ_S）に等しくなるようにサンプラ７₁...７_Nを設計することもできる。このようなパルスは、通常「全Ｔパルス」と称される。この場合、加算されたパルスの幅（Ｎ／ｆ_S）が多相サンプラの連続的な出力パルス間の位相シフト（１／ｆ_S）よりも大きいので、信号ｐは多数の互いにオーバラップするパルスからなり、その結果、階段形状信号ｐとなる。この階段形状信号はアナログ信号ｖの形状にほぼ従う。
サンプラのパルスを広げることの利点は次の通りである。サンプラが先鋭な出力パルスを発生させると、その幅はサンプラそれ自体によって十分に決定され、発生したサンプラ出力パルスは、各サンプラの寸法の相違のために相違するおそれがある。これらの相違は、同期シグマ−デルタ変調器から発生した信号の雑音レベルに寄与する。サンプラ出力パルスの幅を故意に広げることによって、個別のサンプラの影響を減少させ、したがって、雑音を減少させる。他の利点は、サンプル出力パルスを広げることによって帰還ループのループ利得を増大させることである。それに対して、サンプラ出力パルスを広げることの欠点は、追加の遅延が帰還ループに加えられ、装置の動作を分析すると、帰還ループの遅延が増大すると発生したサンプリング雑音に悪影響が及ぼされることが示される。
「半Ｔパルス」が用いられる場合、すなわち、サンプラの出力パルスの幅がサンプラのサンプリング周期（Ｎ／ｆ_S）の半分に（ほぼ）等しい場合、良好な両立が達成される。サンプラによるこのような「半Ｔパルス」をサンプラの設計によって発生させることができることを観察することができ、その結果、これらをサンプルパルスの立上がり縁でサンプル化された値の発生を開始し、リングオシレータの波形の立下がり縁がこの値の発生（及び零に戻ること）を止める。
以下の例は、提案した回路の好適な設計を示す。５ＭＨｚの帯域幅に対するＡ／Ｄコンバータを設計するのが好ましいと仮定する。最適なパフォーマンスに対して、クロックレートｆ_S／Ｎをできるだけ高くする必要がある。設計を容易にするために、クロックレートを、技術の特性及びこの技術の利用できる設計ライブラリに整合させる必要がある。現存するＣＭＯＳ技術に対して、５４ＭＨｚのクロックレートが用いられる。その理由は、このクロックレートが非常に適切であり、かつ、強固な回路を設計することができるからである。積分フィルタ５を、１直流利得、低周波数での２個の極及び１７ＭＨｚの零点を有するセカンドオーダ(second order)のものとする。遅延τ＝１／４＊Ｎ／ｆ_S≒４．６ｎｓを生じる「半Ｔ」パルスを帰還させると、３２個のサンプラ（Ｎ＝３２）のバンクによって６６ｄｂの信号対雑音比が得られることが明らかになり、これによって、３２＊５４ＭＨｚ≒１．７ＧＨｚの有効サンプリング周波数を付与する。
本出願の冒頭で既に説明したように、従来の同期シグマ−デルタ変調器において、コンパレータ６の方形波出力信号（リミットサイクル）は、有効サンプリング周波数の半分である零入力信号の周波数を有し、これは、各サンプリングパルスによって方形波が単一エッジになることを意味する。これに比べて、本発明の同期シグマ−デルタ変調器のリミットサイクル周波数を好適には著しく低くする。コンパレータのヒステリシスが無視できるほど小さい場合、この周波数は遅延τ及びフィルタ５の零点によって主に決定される。既に説明した設計例において、この周波数は、零の入力信号で、約３６ＭＨｚに等しくなる。これは、最大入力周波数の２倍（１０ＭＨｚ）より大きいが、有効サンプリング周波数（８５０ＭＨｚ）の半分より十分小さい。これは、多相サンプラがある値の約２４サンプルのパッケージが（零の入力信号）で発生し、これに他の値の約２４サンプルのパッケージが続く、等々、を意味する。
当然、コンパレータ６が存在せず、その機能を、組み合わせたコンパレータ／決定スイッチとして動作するサンプラ７₁...７_Nの各々によって実行されるとき、それを回路に容易に示すことができなくてもリミットサイクルは固有に存在する。固有のリミットサイクル周波数を、ある値の出力パルスの立上がり縁が発生する連続的な周期を決定することによって見つけることができる。
出願人の同時係属出願（ＰＨＮ．．．．＝ＧＫ７９８９１）において、平均化した出力及び半分の遅延を有する遅延セルを用いるとともにサンプラの個数を倍にすることによって多相サンプラの有効サンプリング周波数を２倍にできることは既に指適されている。この形態を本発明と組み合わせて用いることもできる。
【図面の簡単な説明】
図１は、本発明による同期シグマ−デルタ変調器の好適な実施の形態を示す図である。

Claims (3)

1. 積分フィルタと、この積分フィルタの出力信号を基準レベルと比較するとともに同期をとった瞬時の比較結果に依存する出力パルスを発生させる決定回路と、前記決定回路の出力パルスをアナログ入力信号とともに前記積分フィルタに供給する手段とを帰還配置に具える、アナログ入力信号用の同期シグマーデルタ変調器において、前記決定回路が、位相シフトした出力パルスを発生させる複数のサンプラを有する多相サンプラと、前記位相シフトした出力パルスの和を前記積分フィルタに供給する加算器とを具えることを特徴とする同期シグマ−デルタ変調器。
2. 零入力信号で特定のリミットサイクル周波数を有する請求項１記載の同期シグマ−デルタ変調器において、前記零入力信号の周波数が、前記多相サンプラが動作する有効サンプリング周波数より十分低いことを特徴とする同期シグマ−デルタ変調器。
3. 前記加算器に供給される出力パルスの幅を、サンプラのサンプリング周期のほぼ半分にしたことを特徴とする請求の範囲１記載の同期シグマ−デルタ変調器。

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