JP2001500339A - 同期シグマ―デルタ変調器 - Google Patents

Abstract

(57)【要約】 本発明は、複数の位相シフトしたサンプラを発生させる多相サンプラが続く積分フィルタ及び複数の位相シフトしたサンプルを加算するとともに加算したサンプルを積分フィルタの入力部に帰還する加算器を具える帰還ループを有する同期シグマ−デルタ変調器に関するものである。

Description

【発明の詳細な説明】 同期シグマ−デルタ変調器 本発明は、積分フィルタと、この積分フィルタの出力信号を基準レベルと比較 するとともに同期をとった瞬時の比較結果に依存する出力パルスを発生させる決 定回路と、前記決定回路の出力パルスをアナログ入力信号とともに前記積分フィ ルタに供給する手段とを帰還配置に具える、アナログ入力信号用の同期シグマ− デルタ変調器に関するものである。このような同期シグマ−デルタ変調器は、例 えば、１９６３年１１月の“Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ ”のＨ．Ｉｎｏｓｅ等による文献“Ａ Ｕｎｉｔｙ Ｂｉｔ Ｃｏｄｉｎｇ Ｍ ｅｔｈｏｄ ｂｙ Ｎｅｇａｔｉｖｅ Ｆｅｅｄｂａｃｋ”から従来既知であり 、ここでは、決定回路を「パルス変調器」と称している。 同期シグマ−デルタ変調器は、種々の信号処理用途においてアナログ−デジタ ルコンバータとして用いられている。高周波数に伴う問題のために、これら変調 器の実際の使用は、音声帯域の用途にほぼ限定されている。上記文献は音声信号 変調用の同期シグマ−デルタ変調器の使用を記載しているが、決定回路が操作さ れる提案されたサンプリング周期は５０ＭＨｚより高くなく、それに対して、１ ＧＨｚより高いサンプリング周波数は、ハイパフォーマンスのビデオ用途（例え ば、信号帯域幅＞５ＭＨｚ及び信号対雑音比＞６０ｄｂ）に対して非常に好適で ある。 実際には、決定回路を、弱入力信号で高周波非線形動作を実行するとともに同 一の零戻りパルスのシーケンスを発生させる必要がある時刻コンパレータとする 。パルスが同一でない場合、変調器に雑音が生じる。今日の技術を用いても、必 要な高クロック周波数で雑音がほとんどなく動作する決定スイッチを十分設計す ることができない。この原因は、決定スイッチが以前の切替動作から十分にリセ ットされないからである。したがって、高精度の高周波決定回路の構成は、高周 波同期シグマ−デルタ変調器の構成において重大な障害となる。 本発明の目的は、映像信号のような広帯域信号の同期シグマ−デルタ変調を著 しく向上させることであり、したがって、本発明の同期シグマ−デルタ変調器は 、前記決定回路が、位相シフトした出力パルスを発生させる複数のサンプラを有 する多相サンプラと、前記位相シフトした出力パルスの和を前記積分フィルタに 供給する加算器とを具えることを特徴とするものである。より詳しくは、本発明 は、複数のサンプラを有する同期シグマ−デルタ変調器を提供し、サンプラの各 々はサンプリング動作の一部を実行し、その結果、サンプラの各々のクロック周 波数を十分に減少するとともに以前の切替動作からリセットするのに十分な時間 を各サンプラに付与し、かつ、高い有効サンプリング周波数を得る。次いで、サ ンプラの出力パルスを加算器内で相互に加算し、それに応じて、結合された出力 パルスを積分フィルタに帰還させる。 説明したように、従来の同期シグマ−デルタ変調器の決定スイッチ（サンプラ ）を、フィルタ出力信号と基準信号との比較と切替動作の両方とも実行するクロ ックトコンパレータとする。説明を簡単にするために、本発明の多サンプリング プロセスを、本明細書中ではハイ（デジタル）信号レベルで動作するサンプラの セットが続く単一比較（ハードリミティング）動作と想定する。しかしながら、 このような共通比較動作によって帰還ループに生じる追加の遅延を回避するため に、好適には、各々が比較動作及び切替動作を行う複数の決定スイッチを使用し 、この場合、ハードリミティング動作及びサンプリング動作を、決定器を共通弱 アナログ信号で動作させることによって同時に行うことができる。 コンパレータは、積分フィルタの出力信号を基準レベルと比較し、多相サンプ ラの複数のサンプラによって順次サンプルされる方形波（リミットサイクル）を 発生させる。例えば、コンパレータは、フィルタ出力信号が基準レベルに対して 正であるとき正の値（＋１）を有する方形波を発生させ、フィルタ出力信号が基 準レベルに対して負であるとき同一の大きさの負の値（−１）を有する方形波を 発生させる。通常、従来の同期シグマ−デルタ変調器において、このリミットサ イクルの周波数は、積分フィルタの帯域外補正によって圧縮されて有効サンプリ ング周波数の半分になる。しかしながら、本発明を達成するのに要求される高周 波数では、このような補正を行うのは困難であり、したがって、本発明の同期シ グマ−デルタ変調器は、前記零点入力信号の周波数が、前記多相サンプラが動作 する有効サンプリング周波数より十分低いことを特徴とするものである。この手 段は、リミットサイクルの周波数を低減すると、変調器の信号対雑音比が幾分増 大しても、適切に選択する場合には許容し得るものとなる、という認識に基づく ものである。 多相サンプラは、複数の位相シフトしたサンプリングパルスを複数のサンプラ に供給する一連の遅延セルを具え、これによって、実際のサンプリング動作が波 形の立上がり縁で生じる。実現を容易にするために、サンプリングプロセスの実 際の波形を「全Ｔ」パルスとすることができ、これによって、狭パルスによるサ ンプリングの場合に生じる高周波動作での要求を緩和する。パルス形状それ自体 は、スペクトルに対する影響が小さく、したがって、これを積分フィルタ中で考 慮することかできる。しかしながら、更に重要なことは、パルス幅の影響によっ て生じる遅延時間である。その主な理由は、サンプラの数が増大すると、「全Ｔ 」出力パルスの持続時間、したがって、生じる遅延時間が大きくなるからである 。この遅延によって生じる問題を軽減するために、本発明の同期シグマ−デルタ 変調器は、前記加算器に供給される出力パルスの幅を、これらパルスの周期の半 分（「１／２Ｔ」パルス）に等しくしたことを特徴とするものである。これによ って、小さい遅延、パルスの同一性及び簡単な回路を良好に達成することが確認 された。 本発明を、本発明による同期シグマ−デルタ変調器の好適な実施の形態を示す 添付図面を参照して説明する。 図１の同期シグマ−デルタ変調器は減算器１を具え、この減算器１は、アナロ グ入力信号ｖが供給される第１入力端子２と、加算器１０からの出力信号ｐが供 給される第２入力端子３とを有する。減算器からの差ｖ−ｐは積分フィルタ５に 供給され、フィルタ処理された差信号は、決定回路４の一部であるコンパレータ ６（ハードリミッタ）に供給される。決定回路４は、Ｎ個のサンプラ７₁．．． ７_Nのバンクも具える。これらサンプラは、コンパレータの出力信号ｓを受信し 、コンパレータ出力信号のサンプルを、出力端子８₁．．．８_Nのバンクに供給す る。 サンプラ７₁．．．７_Nは、一連の遅延セル９₁．．．９_Nのタップによって 制御される。各遅延セル９₁．．．９_Nの入力部を以前のセルの出力部に接続する とともに、最初のセル９₁の入力部を最後のセル９_Nの出力部に接続し、その結果 、これらセルはリング形態をとる。遅延セルのリングは、サンプリングパルスを 循環させることができるリングオシレータを形成する。タップの各々から、リン グの以前のタップのサンプリングパルスに対して遅延したサンプリングパルスを 得ることができる。その結果、サンプラ７及び遅延セル９は、多相サンプラを形 成し、これらサンプラを連続的に駆動させて、コンパレータ出力信号ｓをサンプ ラ７₁．．．７_Nによって連続的にサンプルし、出力端子８₁．．．８_Nは、コンパ レータ出力信号ｓのＮ個の連続的なサンプルを発生させる。当然、最後のサンプ ラ７_Nを駆動させると最初のサンプラ７₁も駆動され、等々、その結果、Ｎビット ワードのの連続的なシーケンスを、出力端子８₁．．．８_Nで発生させる。これら Ｎビットワードを、好適には、これらＮビットワードを例えばＰＣＭフォーマッ トの７又は８ビットワードに変換する（図示しない）１０進デジタルフィルタに 供給する。 出力端子８₁．．．８_Nのサンプルを加算器１０内で加算し、このように加算さ れたサンプルは、減算器１の入力端子３に帰還される出力信号ｐを構成する。 位相検出器１１において、例えば遅延セルのリングの最初のタップのサンプリ ングパルスの位相は、クロックパルスｃの位相と比較され、位相検出器１１の出 力信号は、ローパスフィルタ１２を通過した後、遅延セル９₁．．．９_Nの遅延を 制御するのに用いられる。このようにして、セルの遅延がクロックパルス周期の 常に１／Ｎとなり、サンプリングパルスがクロック周波数に対して同期をとるよ うになる。 動作中、コンパレータ出力信号ｓは、二つの値、例えば＋１及び−１との間の 方形波とする。その結果、出力端子８のパルスは＋１又は−１のパルスとなる。 アナログ入力信号が零である（ｖ＝０）であるとき、値＋１のパルス及び値−１ のパルスが等しく頻繁に出現する。しかしながら、入力信号ｖが増大すると、＋ １パルスの数が増加し、−１パルスの数が減少する。それに対して、入力信号が 減少すると、＋１パルスの数が減少し、−１パルスの数が増加する。ある値（例 えば＋１）の出力パルスの「密集状態」は、入力信号ｖにほぼ線形的に比例する 。 サンプラ７₁．．．７_Nは並列に動作する。ｆ_sを同期シグマ−デルタ変調器の 有効サンプリング周波数とすると、各サンプラのサンプリング周波数はｆ_s／Ｎ となる。サンプラの二つの連続的な動作間の時間（Ｎ／ｆ_s）は、単一サンプラ を用いる場合（１／ｆ_s）に比べて著しく長くなり、その結果、次のサンプリン グパルスが発生するときにサンプラが以前のサンプリング動作からまだ回復しな いというリスクを著しく減少させる。 サンプラ７₁．．．７_Nから発生したパルスを、有効サンプリングレート（１／ ｆ_s）に比べて短くすることかでき、その結果、連続的な零戻りパルスが加算器 １０の出力部に出現する。しかしながらこれは必須ではない。出力端子８₁．． ．８_Nのサンプルパルスの幅を例えば個々のサンプラのサンプリング周期（Ｎ／ ｆ_s）に等しくするようにサンプラ７₁．．．７_Nを設計することもできる。この ようなパルスは、通常「全Ｔパルス」と称される。この場合、加算されたパルス の幅（Ｎ／ｆ_s）が多相サンプラの連続的な出力パルス間の位相シフト（１／ｆ_s ）よりも大きいので、信号ｐは多数の互いにオーバラップするパルスからなり、 その結果、階段形状信号ｐとなる。この階段形状信号はアナログ信号ｖの形状に ほぼ従う。 サンプラのパルスを広げることの利点は次の通りである。サンプラが先鋭な出 力パルスを発生させると、その幅はサンプラそれ自体によって十分に決定され、 発生したサンプラ出力パルスは、各サンプラの寸法の相違のために相違するおそ れがある。これらの相違は、同期シグマ−デルタ変調器から発生した信号の雑音 レベルに寄与する。サンプラ出力パルスの幅を故意に広げることによって、個別 のサンプラの影響を減少させ、したがって、雑音を減少させる。他の利点は、サ ンプル出力パルスを広げることによって帰還ループのループ利得を増大させるこ とである。それに対して、サンプラ出力パルスを広げることの欠点は、追加の遅 延が帰還ループに加えられ、装置の動作を分析すると、帰還ループの遅延が増大 すると発生したサンプリング雑音に悪影響が及ぼされることが示される。 「半Ｔパルス」が用いられる場合、すなわち、サンプラの出力パルスの幅がサ ンプラのサンプリング周期（ｆ_s／Ｎ）の半分に（ほぼ）等しい場合、良好な両 立が達成される。サンプラによるこのような「半Ｔパルス」をサンプラの設計に よって発生させることができることを観察することかでき、その結果、これらを サンプルパルスの立上がり縁でサンプル化された値の発生を開始し、リングオシ レータの波形の立下がり縁でこの値の発生（及び零戻り）を止める。 以下の例は、提案した回路の好適な設計を示す。５ＭＨｚの帯域幅に対するＡ ／Ｄコンバータを設計するのが好ましいと仮定する。最適なパフォーマンスに対 して、クロックレートｆ_s／Ｎをできるだけ高くする必要がある。設計を容易に するために、クロックレートを、技術の特性及びこの技術の利用できる設計ライ ブラリに整合させる必要がある。現存するＣＭＯＳ技術に対して、５４ＭＨｚの クロックレートが用いられる。その理由は、このクロックレートが非常に適切で あり、かつ、強固な回路を設計することができるからである。積分フィルタ５を 、１直流利得、低周波数での２個の極及び１７ＭＨｚの零点を有するセカンドオ ーダ(second order)のものとする。遅延τ＝１／４＊Ｎ／ｆ_s≒４．６ｎｓを生 じる「半Ｔ」パルスを帰還させると、３２個のサンプラ（Ｎ＝３２）のバンクに よって６６ｄｂの信号対雑音比が得られることが明らかになり、これによって、 ３２＊５４ＭＨｚ≒１．７ＧＨｚの有効サンプリング周波数を付与する。 本出願の冒頭で既に説明したように、従来の同期シグマ−デルタ変調器におい て、コンパレータ６の方形波出力信号（リミットサイクル）は、有効サンプリン グ周波数の半分である零点入力信号の周波数を有し、これは、各サンプリングパ ルスによって方形波が単一エッジになることを意味する。これに比べて、本発明 の同期シグマ−デルタ変調器のリミットサイクル周波数を好適には著しく低くす る。コンパレータのヒステリシスが無視できるほど小さい場合、この周波数は遅 延τ及びフィルタ５の零点によって主に決定される。既に説明した設計例におい て、この周波数は、零点の入力信号で、約３６ＭＨｚに等しくなる。これは、最 大入力周波数の２倍（１０ＭＨｚ）より大きいが、有効サンプリング周波数（８ ５０ＭＨｚ）の半分より十分小さい。これは、多相サンプラがある値の約２４サ ンプルのパッケージが（零点の入力信号）で発生し、これに他の値の約２４サン プルのパッケージが続く、等々、を意味する。 当然、コンパレータ６が存在せず、その機能を、組み合わせたコンパレータ／ 決定スイッチとして動作するサンプラ７₁．．．７_Nの各々によって実行される とき、それを回路に容易に示すことができなくてもリミットサイクルは固有に存 在する。固有のリミットサイクル周波数を、ある値の出力パルスの立上がり縁が 発生する連続的な周期を決定することによって見つけることができる。 出願人の同時係属出願（ＰＨＮ．．．．＝ＧＫ７９８９１）において、平均化 した出力及び半分の遅延を有する遅延セルを用いるととにもサンプラの個数を倍 にすることによって多相サンプラの有効サンプリング周波数を２倍にできること は既に指摘されている。この形態を本発明と組み合わせて用いることもできる。

Claims (1)

1. 【特許請求の範囲】 １．積分フィルタと、この積分フィルタの出力信号を基準レベルと比較するとと もに同期をとった瞬時の比較結果に依存する出力パルスを発生させる決定回路 と、前記決定回路の出力パルスをアナログ入力信号とともに前記積分フィルタ に供給する手段とを帰還配置に具える、アナログ入力信号用の同期シグマーデ ルタ変調器において、前記決定回路（４）が、位相シフトした出力パルスを発 生させる複数のサンプラ（７₁．．．７_N）を有する多相サンプラ（７，９）と 、前記位相シフトした出力パルスの和を前記積分フィルタ（５）に供給する加 算器（１０）とを具えることを特徴とする同期シグマ−デルタ変調器。 ２．零点入力信号で特定のリミットサイクル周波数を有する請求項１記載の同期 シグマ−デルタ変調器において、前記零点入力信号の周波数が、前記多相サン プラが動作する有効サンプリング周波数（ｆ_s）より十分低いことを特徴とす る同期シグマ−デルタ変調器。 ３．前記加算器（１０）に供給される出力パルスの幅を、これらパルスの周期の 半分（「１／２Ｔ」パルス）に等しくしたことを特徴とする請求の範囲１記載 の同期シグマ−デルタ変調器。