JPS6058629B2 - 映像信号のアナログ−デジタル変換回路 - Google Patents
映像信号のアナログ−デジタル変換回路Info
- Publication number
- JPS6058629B2 JPS6058629B2 JP51115569A JP11556976A JPS6058629B2 JP S6058629 B2 JPS6058629 B2 JP S6058629B2 JP 51115569 A JP51115569 A JP 51115569A JP 11556976 A JP11556976 A JP 11556976A JP S6058629 B2 JPS6058629 B2 JP S6058629B2
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- JP
- Japan
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- analog
- digital
- video signal
- signal
- circuit
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- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
- H03M1/109—Measuring or testing for dc performance, i.e. static testing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Picture Signal Circuits (AREA)
Description
【発明の詳細な説明】
本発明は２個のアナログ−デジタル変換器を並列的に
用いて、入力アナログ合成映像信号をデジタル合成映像
信号に変換するようにした映像信号のアナログ−デジタ
ル変換回路に関し、入力アナログ合成映像信号の直流レ
ベルの変動によるデジタル合成映像信号のビット誤差を
除去することのできるものを提案しようとするものてあ
る。
用いて、入力アナログ合成映像信号をデジタル合成映像
信号に変換するようにした映像信号のアナログ−デジタ
ル変換回路に関し、入力アナログ合成映像信号の直流レ
ベルの変動によるデジタル合成映像信号のビット誤差を
除去することのできるものを提案しようとするものてあ
る。
以下に、第１図及び第２図を参照して本発明の一実施
例を詳細に説明する。 本発明による映像信号のアナロ
グ−デジタル変換回路の概要は、入力アナログ合成映像
信号の水平ブランキング期間の一部を所定直流電位に置
換して、置換アナログ合成映像信号を得る置換手段４１
、４２と、この置換アナログ合成映像信号をアナログ−
デジタル変換する第１のアナログ−デジタル変換器２１
、２２と、この第１のアナログ−デジタル変換器２１、
２２よりのデジタル信号をデジタル−アナログ変換する
デジタル−アナログ変換器２９と、置換アナログ合成映
像信号及びデジタル・アナログ変換器２９よりのアナロ
グ信号の差を得る減算手段２８と、この減算手段２８の
出力をアナログ・デジタル変換する第２のアナログ・デ
ジタル変換器３３、３４とを有し、第１及び第２のアナ
ログ・デジタル変換器２１、２２、３３、３４よりデジ
タル合成映像信号を得るようにしたものである。
例を詳細に説明する。 本発明による映像信号のアナロ
グ−デジタル変換回路の概要は、入力アナログ合成映像
信号の水平ブランキング期間の一部を所定直流電位に置
換して、置換アナログ合成映像信号を得る置換手段４１
、４２と、この置換アナログ合成映像信号をアナログ−
デジタル変換する第１のアナログ−デジタル変換器２１
、２２と、この第１のアナログ−デジタル変換器２１、
２２よりのデジタル信号をデジタル−アナログ変換する
デジタル−アナログ変換器２９と、置換アナログ合成映
像信号及びデジタル・アナログ変換器２９よりのアナロ
グ信号の差を得る減算手段２８と、この減算手段２８の
出力をアナログ・デジタル変換する第２のアナログ・デ
ジタル変換器３３、３４とを有し、第１及び第２のアナ
ログ・デジタル変換器２１、２２、３３、３４よりデジ
タル合成映像信号を得るようにしたものである。
１は合成映像信号の供給される入力端子であり、この信
号はクランプ回路４１に供給されると共に同期分離回路
４に供給され、更にクロックパルスジェネレータ５０に
供給される。
号はクランプ回路４１に供給されると共に同期分離回路
４に供給され、更にクロックパルスジェネレータ５０に
供給される。
同期分離回路４で取出された第２図Ｂに示す水平同期信
号はゲートパルス発生回路５、６に供給され、ゲートパ
ルス発生回路５の出力パルスは第２図Ｃに示すように第
２図Ｂのパルスの立下りで立上り、ペデスタル区間の後
縁に略対応するパルス幅を有する。そして、このパルス
により後述するスイッチ７、８は駆動される。 クラン
プ回路４１に供給された入力合成映像信号はここで水平
ブランキング区間内の所定区間例えばそのペデスタル部
分がクランプされる。
号はゲートパルス発生回路５、６に供給され、ゲートパ
ルス発生回路５の出力パルスは第２図Ｃに示すように第
２図Ｂのパルスの立下りで立上り、ペデスタル区間の後
縁に略対応するパルス幅を有する。そして、このパルス
により後述するスイッチ７、８は駆動される。 クラン
プ回路４１に供給された入力合成映像信号はここで水平
ブランキング区間内の所定区間例えばそのペデスタル部
分がクランプされる。
即ち、このクランプ回路４１はバッファ増巾器３、低減
通過濾波器９、スイッチ７、ホールド用コンデンサ３５
、演算増幅器１０、スイッチ８より構成されており、合
成映像信号はカップリングコンデンサ２を介してバッフ
ァ増巾器３に供給されて増巾され、その一部は低域通過
？波器９で高域成分が除去された後スイッチ７に供給さ
れる。スイッチ７にはゲートパルス発生回路５から第２
図Ｃに示すサンプルパルス信号が供給され、映像信号は
そのペデスタルレベルがサンプルされる。そして、サン
プルされた信号はホールド用コンデンサ３５によつてそ
の電圧が保持され、演算増巾器１０で電圧源４３の基準
電位（例えは接地電位）と比較され演算増巾器１０の出
力はスイッチ８に供給される。一方、スイッチ８にはゲ
ートパルス発生回路５から第２図Ｃに示すクランプパル
ス信号が供給され、クランプパルスによりこのスイッチ
８は開くように設定されている。このため、クランプパ
ルスの存在しない期間において、演算増幅器１０の出力
がバッファ増幅器３に供給されることにより合成映像信
号はそのペデスタル部分に対して正しくクランプされる
。クランプ回路４１からのクランプされた合成映像信号
はスイッチ１１及び１２より構成される信号置換回路４
２に供給され、その所定区間がクランプレベルの直流電
位に置換される。
通過濾波器９、スイッチ７、ホールド用コンデンサ３５
、演算増幅器１０、スイッチ８より構成されており、合
成映像信号はカップリングコンデンサ２を介してバッフ
ァ増巾器３に供給されて増巾され、その一部は低域通過
？波器９で高域成分が除去された後スイッチ７に供給さ
れる。スイッチ７にはゲートパルス発生回路５から第２
図Ｃに示すサンプルパルス信号が供給され、映像信号は
そのペデスタルレベルがサンプルされる。そして、サン
プルされた信号はホールド用コンデンサ３５によつてそ
の電圧が保持され、演算増巾器１０で電圧源４３の基準
電位（例えは接地電位）と比較され演算増巾器１０の出
力はスイッチ８に供給される。一方、スイッチ８にはゲ
ートパルス発生回路５から第２図Ｃに示すクランプパル
ス信号が供給され、クランプパルスによりこのスイッチ
８は開くように設定されている。このため、クランプパ
ルスの存在しない期間において、演算増幅器１０の出力
がバッファ増幅器３に供給されることにより合成映像信
号はそのペデスタル部分に対して正しくクランプされる
。クランプ回路４１からのクランプされた合成映像信号
はスイッチ１１及び１２より構成される信号置換回路４
２に供給され、その所定区間がクランプレベルの直流電
位に置換される。
即ち、ゲートパルス発生回路６からは第２図Ｄに示すパ
ルス信号がスイッチ１１，１２に供給され、これにより
スイッチ１１はオフ、スイッチ１２はオンとなる。即ち
、第２図Ｄに示すパルス信号は第２図Ａに示す合成映像
信号の水平ブランキング期間においてシンクチツプ部分
の初めの一部を除いた区間一に対応している。この時電
圧源４３から基準電位がスイッチ１２を介してバッファ
増巾器１３に供給されることにより、映像信号はこの期
間だけ基準電位（例えは接地電位）となり第２図Ｅに示
す波形となる。即ち、水平ブランキング区間におい．て
一部分にシンクチツプ部分が残り、他の部分ははクラン
プレベルの直流電位に置換されたものとなる。そして、
この波形の区間Ｌ（第２図Ｄに示すパルスの立上り、立
下りの部分を除いた部分に対応する区間）は入力合成映
像信号の雑音、サ５グ、過渡特性に無関係な基準電位（
例えば接地電位）となり、合成映像信号をアナログ−デ
ジタル変換する場合にはこの区間Ｌを基準として信号処
理を行なう。更に、かかる合成映像信号はバッファ増巾
器１３に供給され、その出力はスイッチ１４及びコンデ
ンサ１５より構成されるサンプルホールド回路１６に供
給された後バッファ増巾器１７に供給される。
ルス信号がスイッチ１１，１２に供給され、これにより
スイッチ１１はオフ、スイッチ１２はオンとなる。即ち
、第２図Ｄに示すパルス信号は第２図Ａに示す合成映像
信号の水平ブランキング期間においてシンクチツプ部分
の初めの一部を除いた区間一に対応している。この時電
圧源４３から基準電位がスイッチ１２を介してバッファ
増巾器１３に供給されることにより、映像信号はこの期
間だけ基準電位（例えは接地電位）となり第２図Ｅに示
す波形となる。即ち、水平ブランキング区間におい．て
一部分にシンクチツプ部分が残り、他の部分ははクラン
プレベルの直流電位に置換されたものとなる。そして、
この波形の区間Ｌ（第２図Ｄに示すパルスの立上り、立
下りの部分を除いた部分に対応する区間）は入力合成映
像信号の雑音、サ５グ、過渡特性に無関係な基準電位（
例えば接地電位）となり、合成映像信号をアナログ−デ
ジタル変換する場合にはこの区間Ｌを基準として信号処
理を行なう。更に、かかる合成映像信号はバッファ増巾
器１３に供給され、その出力はスイッチ１４及びコンデ
ンサ１５より構成されるサンプルホールド回路１６に供
給された後バッファ増巾器１７に供給される。
尚、クロックパルスジェネレータ５０では、ここに供給
された合成映像信号のパースト信号の３倍の周波数であ
つて、入力合成映像信号の時間軸変動に応じたクロック
パルスが発生し、サンプルホールド回路１６はこのクロ
ックパルスに・よつて制御される。バッファ増巾器１７
の出力の一部はスイッチ１８に供給される。このスイッ
チ１８はゲートパルス発生回路６からの第２図Ｄに示す
パルス信号で駆動され、このパルス信号に対応した期間
の映像信号レベルはホールド用コンデンサ１９によつて
その電圧が保持されて演算増巾器２０の一方の入力端に
供給される。そして、この演算増巾器２０てその他方の
入力端に供給された基準電位（例えは接地電位）と比較
され、演算増巾器２０の出力かバッファ増巾器１３の制
御端“子に制御信号として供給されることにより、バッ
ファ増巾器１７の出力信号はその直流レベルが正しく基
準電位（例えは接地電位）とされて比較回路２１に供給
される。その比較回路２１では１鍛階の電圧と比較され
、その比較出力は２進符号変換用論理回路２２に供給さ
れて２進符号に変換され、出力端子４０には４ビットの
デジタル信号が供給される。一方、バッファ増巾器１７
の出力の一部はスイッチ２４及びコンデンサ２５より構
成される時間照合用のサンプルホールド回路２３に供給
され、その後バッファ増巾器２７を介して差動増巾回路
２８の一方の入力端に供給される。一方、クロックパル
スジェネレータ５０からのクロックパルスは遅延回路２
６に供給され、ここで所定時間遅延された後サンプルホ
ールド回路２３に制御信号として供給される。これは、
論理回路２２でデジタル変換した信号を４ビットのデジ
タル−アナログ変換回路２９に供給して更にアナログ変
換した信号とサンプルホールド回路２３の出力をバッフ
ァ増巾器２７に供給した後の信号とを差動増巾回路２８
に供給しており、デジタル変換及びアナログ変換の処理
に必要な時間だけサンプルホールド回路２３の動作を遅
延させる必要があるためである。そして、差動増巾回路
２８の出力としては第２図Ｆに示す４ビットのデジタル
ーアナログ変換回路２９の出力とバッファ増巾器２７の
出力との差が得られる。この第２図Ｆに示す信号の一部
はスイッチ３０に供給される。スイッチ３０はゲートパ
ルス発生回路６からの第２図Ｄに示すパルス信号で制御
され、このパルスが存在する期間のレベルがホールド用
コンデンサ３１で保持され演算増巾回路３２の一方の入
力端に供給される。演算増巾回路３２の他方の入力端に
は電圧源４３より基準電圧（例えば接地電位）が供給さ
れており、第２図Ｆに示す信号はここで基準電圧（例え
は接地電位）と比較され、演算増巾回路３２の出力は４
ビットのデジタル−アナログ変換回路２９に制御信号と
して供給される。これにより、第２図Ｆに示す信号の区
間Ｌの直流レベルが制御される。尚、演算増巾回路３２
の出力はバッファ増巾器２７、又は差動増巾回路２８に
制御信号としてて供給しても良い。差動増巾回路２８の
出力は比較回路３３に供給され、ここで１鍛階の電圧と
比較され、その比較出力は２進符号変換用論理回路３４
に供給される。そして、論理回路３４の出力としての４
ビットのデジタル信号は出力端子４０に供給され、出力
端子には２進符号変換用論理回路２２からの４ビットの
デジタル信号出力と合わせて８ビットのデジタル信号が
得られる。上述せる本発明によれば、２個のアナログ−
デジタル変換器を並列的に用いて、入力アナログ合成映
像信号をデジタル合成映像信号に変換するようにした映
像信号のアナログ−デジタル変換回路に於いて、入力ア
ナログ合成映像信号の直流レベルの変動によるデジタル
合成映像信号のビット誤差を除去することのできるもの
を得ることができる。
された合成映像信号のパースト信号の３倍の周波数であ
つて、入力合成映像信号の時間軸変動に応じたクロック
パルスが発生し、サンプルホールド回路１６はこのクロ
ックパルスに・よつて制御される。バッファ増巾器１７
の出力の一部はスイッチ１８に供給される。このスイッ
チ１８はゲートパルス発生回路６からの第２図Ｄに示す
パルス信号で駆動され、このパルス信号に対応した期間
の映像信号レベルはホールド用コンデンサ１９によつて
その電圧が保持されて演算増巾器２０の一方の入力端に
供給される。そして、この演算増巾器２０てその他方の
入力端に供給された基準電位（例えは接地電位）と比較
され、演算増巾器２０の出力かバッファ増巾器１３の制
御端“子に制御信号として供給されることにより、バッ
ファ増巾器１７の出力信号はその直流レベルが正しく基
準電位（例えは接地電位）とされて比較回路２１に供給
される。その比較回路２１では１鍛階の電圧と比較され
、その比較出力は２進符号変換用論理回路２２に供給さ
れて２進符号に変換され、出力端子４０には４ビットの
デジタル信号が供給される。一方、バッファ増巾器１７
の出力の一部はスイッチ２４及びコンデンサ２５より構
成される時間照合用のサンプルホールド回路２３に供給
され、その後バッファ増巾器２７を介して差動増巾回路
２８の一方の入力端に供給される。一方、クロックパル
スジェネレータ５０からのクロックパルスは遅延回路２
６に供給され、ここで所定時間遅延された後サンプルホ
ールド回路２３に制御信号として供給される。これは、
論理回路２２でデジタル変換した信号を４ビットのデジ
タル−アナログ変換回路２９に供給して更にアナログ変
換した信号とサンプルホールド回路２３の出力をバッフ
ァ増巾器２７に供給した後の信号とを差動増巾回路２８
に供給しており、デジタル変換及びアナログ変換の処理
に必要な時間だけサンプルホールド回路２３の動作を遅
延させる必要があるためである。そして、差動増巾回路
２８の出力としては第２図Ｆに示す４ビットのデジタル
ーアナログ変換回路２９の出力とバッファ増巾器２７の
出力との差が得られる。この第２図Ｆに示す信号の一部
はスイッチ３０に供給される。スイッチ３０はゲートパ
ルス発生回路６からの第２図Ｄに示すパルス信号で制御
され、このパルスが存在する期間のレベルがホールド用
コンデンサ３１で保持され演算増巾回路３２の一方の入
力端に供給される。演算増巾回路３２の他方の入力端に
は電圧源４３より基準電圧（例えば接地電位）が供給さ
れており、第２図Ｆに示す信号はここで基準電圧（例え
は接地電位）と比較され、演算増巾回路３２の出力は４
ビットのデジタル−アナログ変換回路２９に制御信号と
して供給される。これにより、第２図Ｆに示す信号の区
間Ｌの直流レベルが制御される。尚、演算増巾回路３２
の出力はバッファ増巾器２７、又は差動増巾回路２８に
制御信号としてて供給しても良い。差動増巾回路２８の
出力は比較回路３３に供給され、ここで１鍛階の電圧と
比較され、その比較出力は２進符号変換用論理回路３４
に供給される。そして、論理回路３４の出力としての４
ビットのデジタル信号は出力端子４０に供給され、出力
端子には２進符号変換用論理回路２２からの４ビットの
デジタル信号出力と合わせて８ビットのデジタル信号が
得られる。上述せる本発明によれば、２個のアナログ−
デジタル変換器を並列的に用いて、入力アナログ合成映
像信号をデジタル合成映像信号に変換するようにした映
像信号のアナログ−デジタル変換回路に於いて、入力ア
ナログ合成映像信号の直流レベルの変動によるデジタル
合成映像信号のビット誤差を除去することのできるもの
を得ることができる。
第１図は本発明の一例の回路図、第２図は第１図の動作
説明に供する波形図である。 ４１，４２は置換手段を構成する夫々クランプ回路及び
信号置換回路、２１，２２は第１のアナログ−デジタル
変換器を構成する夫々比較回路及び２進符号変換用論理
回路、２８は減算手段としての差動増幅回路、２９はデ
ジタル−アナログ変換器、３３，３４は第２のアナログ
−デジタル変換器を構成する夫々比較回路及び２進符号
変換用論理回路である。
説明に供する波形図である。 ４１，４２は置換手段を構成する夫々クランプ回路及び
信号置換回路、２１，２２は第１のアナログ−デジタル
変換器を構成する夫々比較回路及び２進符号変換用論理
回路、２８は減算手段としての差動増幅回路、２９はデ
ジタル−アナログ変換器、３３，３４は第２のアナログ
−デジタル変換器を構成する夫々比較回路及び２進符号
変換用論理回路である。
Claims (1)
- １ 入力アナログ合成映像信号の水平ブランキング期間
の一部を所定直流電位に置換して、置換アナログ合成映
像信号を得る置換手段と、該置換アナログ合成映像信号
をアナログ−デジタル変換する第１のアナログ−デジタ
ル変換器と、該第１のアナログ−デジタル変換器よりの
デジタル信号をデジタル−アナログ変換するデジタル−
アナログ変換器と、上記置換アナログ合成映像信号及び
上記デジタル・アナログ変換器よりのアナログ信号の差
を得る減算手段と、該減算手段の出力をアナログ・デジ
タル変換する第２のアナログ・デジタル変換器とを有し
、上記第１及び第２のアナログ・デジタル変換器よりデ
ジタル合成映像信号を得るようにしたことを特徴とする
映像信号のアナログ−デジタル変換回路。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51115569A JPS6058629B2 (ja) | 1976-09-27 | 1976-09-27 | 映像信号のアナログ−デジタル変換回路 |
| CA286,818A CA1108298A (en) | 1976-09-27 | 1977-09-15 | D.c. stabilized analog-to-digital converter |
| GB39416/77A GB1558699A (en) | 1976-09-27 | 1977-09-21 | Convertor |
| IT51137/77A IT1090475B (it) | 1976-09-27 | 1977-09-26 | Convertitore analogico-digitale a corrente continua stabilizzata |
| DE19772743474 DE2743474A1 (de) | 1976-09-27 | 1977-09-27 | Gleichstromstablisierter analog- digital-umsetzer |
| FR7729077A FR2365916A1 (fr) | 1976-09-27 | 1977-09-27 | Convertisseur analogique-numerique avec stabilisation en courant continu |
| NLAANVRAGE7710552,A NL189940C (nl) | 1976-09-27 | 1977-09-27 | Analoog/digitaal-omzetter met gelijkspanningsstabilisatie. |
| AT0690277A AT366530B (de) | 1976-09-27 | 1977-09-27 | Gleichstromstabilisierter analog-digital-umsetzer |
| US06/004,988 US4410876A (en) | 1976-09-27 | 1979-01-19 | D.C. Stabilized analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51115569A JPS6058629B2 (ja) | 1976-09-27 | 1976-09-27 | 映像信号のアナログ−デジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5340211A JPS5340211A (en) | 1978-04-12 |
| JPS6058629B2 true JPS6058629B2 (ja) | 1985-12-20 |
Family
ID=14665795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51115569A Expired JPS6058629B2 (ja) | 1976-09-27 | 1976-09-27 | 映像信号のアナログ−デジタル変換回路 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4410876A (ja) |
| JP (1) | JPS6058629B2 (ja) |
| AT (1) | AT366530B (ja) |
| CA (1) | CA1108298A (ja) |
| DE (1) | DE2743474A1 (ja) |
| FR (1) | FR2365916A1 (ja) |
| GB (1) | GB1558699A (ja) |
| IT (1) | IT1090475B (ja) |
| NL (1) | NL189940C (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618850A (en) * | 1982-09-16 | 1986-10-21 | Westinghouse Electric Corp. | A/D converter having digitally controlled subranging and self alignment apparatus for use therein |
| JPS6035061A (ja) * | 1983-08-05 | 1985-02-22 | Seitetsu Kagaku Co Ltd | コ−テイング組成物 |
| US4602374A (en) * | 1984-02-27 | 1986-07-22 | Nippon Telegraph & Telephone Public Corporation | Multi-level decision circuit |
| US4612533A (en) * | 1985-06-12 | 1986-09-16 | The United States Of America As Represented By The Secretary Of The Air Force | Harmonic distortion reduction technique for data acquistion |
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| US4763107A (en) * | 1985-08-23 | 1988-08-09 | Burr-Brown Corporation | Subranging analog-to-digital converter with multiplexed input amplifier isolation circuit between subtraction node and LSB encoder |
| GB2199710A (en) * | 1986-12-23 | 1988-07-13 | Philips Electronic Associated | Analogue to digital converter |
| US5121230A (en) * | 1987-01-19 | 1992-06-09 | Canon Kabushiki Kaisha | Image reading apparatus having adjusting circuits for matching the level of and compensating for fluctuation among a plurality of sensing elements |
| US4862171A (en) * | 1987-10-23 | 1989-08-29 | Westinghouse Electric Corp. | Architecture for high speed analog to digital converters |
| US4896155A (en) * | 1988-06-22 | 1990-01-23 | Rockwell International Corporation | Method and apparatus for self-calibration of subranging A/D converter |
| EP0360936A1 (de) * | 1988-09-29 | 1990-04-04 | Siemens Aktiengesellschaft Österreich | Verfahren zur Wandlung des Abtastsignals eines analogen Eingangssignals |
| JP2689689B2 (ja) * | 1990-05-22 | 1997-12-10 | 日本電気株式会社 | 直並列型アナログ／ディジタル変換器 |
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