JPS60197016A - アナログ・デジタル変換回路装置 - Google Patents
アナログ・デジタル変換回路装置Info
- Publication number
- JPS60197016A JPS60197016A JP5380584A JP5380584A JPS60197016A JP S60197016 A JPS60197016 A JP S60197016A JP 5380584 A JP5380584 A JP 5380584A JP 5380584 A JP5380584 A JP 5380584A JP S60197016 A JPS60197016 A JP S60197016A
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- JP
- Japan
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- offset
- circuit
- analog
- digital
- data signal
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はアナログ・デジタル（以下Ａ／Ｄと記す）変
換回路装置に係り、特に出力信号からオフセット分を除
去するように改良したものに関する。
換回路装置に係り、特に出力信号からオフセット分を除
去するように改良したものに関する。
［発明の技術的背景とその問題点］
従来のＡ／Ｄ変挽回路装置は、一般に第１図に示すよう
に構成されている。つまり、デジタル化すべきアナログ
信号Ａは、入力端子１１を介してサンプル・ホールド（
Ｓ＆Ｈ）回路１２に供給される。
に構成されている。つまり、デジタル化すべきアナログ
信号Ａは、入力端子１１を介してサンプル・ホールド（
Ｓ＆Ｈ）回路１２に供給される。
このＳ＆Ｈ回路１２は、バイアス設定用の抵抗１３゜１
４、入力バッファ１５、アナログスイッチ１６、ホール
ド用のコンデンサ１７及び出力バッファ１８等よりなり
、制御入力端子１９を介して供給されるサンプルクロッ
クパルスＣＰに応じてアナログスイッチ１６を切換え制
御することにより、上記アナログ信号Ａを所定間隔でサ
ンプリングしてコンデンサ１７にホールドするようにし
たものである。このコンデンサ１７のホールド電圧は、
順次Ａ／Ｄ変換回路（以下ＡＤＣ回路と記す）２０に供
給されてデジタルデータ信号りに変換され、出力端子２
１を介して図示しないデジタル処理回路に供給されるよ
うになされている。
４、入力バッファ１５、アナログスイッチ１６、ホール
ド用のコンデンサ１７及び出力バッファ１８等よりなり
、制御入力端子１９を介して供給されるサンプルクロッ
クパルスＣＰに応じてアナログスイッチ１６を切換え制
御することにより、上記アナログ信号Ａを所定間隔でサ
ンプリングしてコンデンサ１７にホールドするようにし
たものである。このコンデンサ１７のホールド電圧は、
順次Ａ／Ｄ変換回路（以下ＡＤＣ回路と記す）２０に供
給されてデジタルデータ信号りに変換され、出力端子２
１を介して図示しないデジタル処理回路に供給されるよ
うになされている。
しかしながら、上記のような従来のＡ／Ｄ変換回路装置
では、ＡＤＣ回路２０のオフセットエラーやアナログ入
力信号に含まれているオフセット分等のＡ／Ｄ変換の性
能劣化につながるＤＣ（直流分）オフセットに対する補
償がなされて（１５らず、このＤＣオフセットによりダ
イナミックレンジの低下、変換誤差、伝送系への影響等
が無視されているため、アナログ入力信号を正確にデジ
タル化することができなかった。
では、ＡＤＣ回路２０のオフセットエラーやアナログ入
力信号に含まれているオフセット分等のＡ／Ｄ変換の性
能劣化につながるＤＣ（直流分）オフセットに対する補
償がなされて（１５らず、このＤＣオフセットによりダ
イナミックレンジの低下、変換誤差、伝送系への影響等
が無視されているため、アナログ入力信号を正確にデジ
タル化することができなかった。
［発明の目的］
この発明は上記のような問題を改善するためになされた
もので、ＤＣＣオフセラ分を含むことなく、アナログ信
号を正確にデジタル化することのできる極めて良好なア
ナログ・デジタル変換回路装置を提供することを目的と
する。
もので、ＤＣＣオフセラ分を含むことなく、アナログ信
号を正確にデジタル化することのできる極めて良好なア
ナログ・デジタル変換回路装置を提供することを目的と
する。
［発明の概要コ
すなわち、この発明によるアナログ・デジタル変換回路
装置は、アナログ入力信号を順次サンプルホールドし各
ホールド電圧を順次デジタルデータ信号に変換して出力
するアナログ・デジタル変換回路装置において、前記デ
ジタルデータ信号を順次デジタル積分することにより前
記デジタルデータ信号に含まれるオフセット分を検出す
るオフセット検出手段と、このオフセット検出手段によ
り検出されたオフセット分を前記デジタルデータ信号か
ら除去するオフセット除去手段とを具備してなることを
特徴とするもので、特に前記オフセット除去手段は、前
記オフセット分を順次デジタル・アナログ変換して前記
アナログ入力信号から減算することにより前記デジタル
データ信号のオフセット分を除去するようにし、または
前記オフセット分に応じたデジタルデータ信号を出力デ
ジタルデータ信号から順次減算することによりオフセッ
ト分を除去するようにしたものである。
装置は、アナログ入力信号を順次サンプルホールドし各
ホールド電圧を順次デジタルデータ信号に変換して出力
するアナログ・デジタル変換回路装置において、前記デ
ジタルデータ信号を順次デジタル積分することにより前
記デジタルデータ信号に含まれるオフセット分を検出す
るオフセット検出手段と、このオフセット検出手段によ
り検出されたオフセット分を前記デジタルデータ信号か
ら除去するオフセット除去手段とを具備してなることを
特徴とするもので、特に前記オフセット除去手段は、前
記オフセット分を順次デジタル・アナログ変換して前記
アナログ入力信号から減算することにより前記デジタル
データ信号のオフセット分を除去するようにし、または
前記オフセット分に応じたデジタルデータ信号を出力デ
ジタルデータ信号から順次減算することによりオフセッ
ト分を除去するようにしたものである。
［発明の実施例］
以下、第２例乃至第４図を参照してこの発明の一実施例
を詳細に説明する。但し、第２図において第１図と同一
部分には同一符号を付して示し、ここでは異なる部分に
ついてのみ述べる。
を詳細に説明する。但し、第２図において第１図と同一
部分には同一符号を付して示し、ここでは異なる部分に
ついてのみ述べる。
第２図はその構成を示すもので、前記入力端子１１に供
給されたアナログ信号Ａは可変バイアス回路２２に供給
される。この可変バイアス回路２２は、バイアス設定用
抵抗２３〜２５及び演算増幅器２６よりなるもので、上
記アナログ信号Ａを所定レベルまで増幅して前記Ｓ＆Ｈ
回路１２へ出力するようになっている。このＳ＆Ｈ回路
１２の出力は前記ＡＤＣ回路２０を介してオフセット検
出回路２７に供給される。
給されたアナログ信号Ａは可変バイアス回路２２に供給
される。この可変バイアス回路２２は、バイアス設定用
抵抗２３〜２５及び演算増幅器２６よりなるもので、上
記アナログ信号Ａを所定レベルまで増幅して前記Ｓ＆Ｈ
回路１２へ出力するようになっている。このＳ＆Ｈ回路
１２の出力は前記ＡＤＣ回路２０を介してオフセット検
出回路２７に供給される。
このオフセット検出回路２７は、デジタル積分回路２８
及びオフセットレジスタ回路２９よりなり、このうちデ
ジタル積分回路２８は１／ｎ分周器３０、第１及び第２
のシフトレジスタ３１．３２、第１の加算器３３で構成
され、オフセットレジスタ回路２９は第２の加算器３４
、第３のシフトレジスタ３５で構成される。
及びオフセットレジスタ回路２９よりなり、このうちデ
ジタル積分回路２８は１／ｎ分周器３０、第１及び第２
のシフトレジスタ３１．３２、第１の加算器３３で構成
され、オフセットレジスタ回路２９は第２の加算器３４
、第３のシフトレジスタ３５で構成される。
つまり、上記１／ｎ分周器３０は、前記サンプルクロッ
クパルスＣＰをｎ分周して、上記第１のシフトレジスタ
３１のクリア端子ＯＬ、第２及び第３のシフトレジスタ
３２．３５のクロック入力端子ＣＰへ出力するもので、
上記第１の加算器３３は前記ＡＤＣ回路２０の出力と第
１のシフトレジスタ３１の出力とを加算して第１のシフ
トレジスタ３１へ出力するものである。この第１のシフ
トレジスタは、クロック入力端子ＣＰに前記サンプルク
ロックパルスＣＰが供給されるようになされており、そ
の出力は第２のシフトレジスタ３２に供給される。この
第２のシフト−レジスタ３２の出力は上記第２の加算器
３４に供給されるもので、この第２の加算器３４は第２
のシフトレジスタ３２の出力と第３のシフトレジスタ３
５の出力とを加算して、第３のシフトレジスタ３５へ出
力すると共に、バイアス制御回路３６のデジタル・アナ
ログ変換回路（以下ＤＡＣ回路と記す）３７へ出力する
。
クパルスＣＰをｎ分周して、上記第１のシフトレジスタ
３１のクリア端子ＯＬ、第２及び第３のシフトレジスタ
３２．３５のクロック入力端子ＣＰへ出力するもので、
上記第１の加算器３３は前記ＡＤＣ回路２０の出力と第
１のシフトレジスタ３１の出力とを加算して第１のシフ
トレジスタ３１へ出力するものである。この第１のシフ
トレジスタは、クロック入力端子ＣＰに前記サンプルク
ロックパルスＣＰが供給されるようになされており、そ
の出力は第２のシフトレジスタ３２に供給される。この
第２のシフト−レジスタ３２の出力は上記第２の加算器
３４に供給されるもので、この第２の加算器３４は第２
のシフトレジスタ３２の出力と第３のシフトレジスタ３
５の出力とを加算して、第３のシフトレジスタ３５へ出
力すると共に、バイアス制御回路３６のデジタル・アナ
ログ変換回路（以下ＤＡＣ回路と記す）３７へ出力する
。
このバイアス制御回路３６は、前記可変バイアス回路２
２のバイアスを設定するもので、上記ＤＡＣ回路３７と
反転回路３８とで構成される。このうちＤＡＣ回路３７
は、上記オフセット検出回路２７のデジタル出力信号を
アナログ信号に変換するもので、このＤＡＣ回路３７で
変換されたアナログ信号は、上記反転回路３８を介して
前記可変バイアス回路２２の制御入力端へ供給されるよ
うになされている。
２のバイアスを設定するもので、上記ＤＡＣ回路３７と
反転回路３８とで構成される。このうちＤＡＣ回路３７
は、上記オフセット検出回路２７のデジタル出力信号を
アナログ信号に変換するもので、このＤＡＣ回路３７で
変換されたアナログ信号は、上記反転回路３８を介して
前記可変バイアス回路２２の制御入力端へ供給されるよ
うになされている。
上記のような構成において、以下第３図及び第４図を参
照してその動作について説明する。
照してその動作について説明する。
まず、第３図（ａ）に示すようなタイミング周波数を有
するサンプルクロックパルスＣＰがクロック入力端子１
９に供給されているとすると、１／ｎ分周器３０は第３
図（ｂ）に示すようなタイミングで分周信号を出力する
。ここで、前記入力端子１１にアナログ信号Ａを供給す
ると、このアナログ信号へは可変バイアス回路２２によ
り所定利得で増幅され、Ｓ＆Ｈ回路１２及びＡＤＣ回路
２０を介すことにより第３図（Ｃ）に示すようなタイミ
ングで順次変化するデジタルデータ信号りとなって出力
される。
するサンプルクロックパルスＣＰがクロック入力端子１
９に供給されているとすると、１／ｎ分周器３０は第３
図（ｂ）に示すようなタイミングで分周信号を出力する
。ここで、前記入力端子１１にアナログ信号Ａを供給す
ると、このアナログ信号へは可変バイアス回路２２によ
り所定利得で増幅され、Ｓ＆Ｈ回路１２及びＡＤＣ回路
２０を介すことにより第３図（Ｃ）に示すようなタイミ
ングで順次変化するデジタルデータ信号りとなって出力
される。
このデジタルデータ信号りは、オフセット検出回路２７
のデジタル積分回路２８に供給され、第１のシフトレジ
スタ３１及び第１の加算器３３により、第３図（ｄ）に
示すタイミングで順次累積加算されて第２のシフトレジ
スタ３２に供給され、第３図（ｅ）に示すようなタイミ
ングで、つまり上記分周信号で設定される期間内にデジ
タル積分させる。
のデジタル積分回路２８に供給され、第１のシフトレジ
スタ３１及び第１の加算器３３により、第３図（ｄ）に
示すタイミングで順次累積加算されて第２のシフトレジ
スタ３２に供給され、第３図（ｅ）に示すようなタイミ
ングで、つまり上記分周信号で設定される期間内にデジ
タル積分させる。
尚、上記期間の長さは、例えばオーディオ信号を扱う場
合には可聴帯域外（数Ｈｚ以下）に設定する必要がある
。ここで、上記デジタルデータ信号りにＤＣオフセット
分が含まれていなければその積分結果はＯになるが、Ｄ
Ｃオフセット分が含まれている場合にはそのオフセット
量に応、じたデジタルデータ（オフセットデータ）が得
られる。このオフセットデータは、オフセットレジスタ
回路２９に供給されて、第３図（ｆ）に示すタイミング
で一つ前のオフセットデータと加算されてＤＡＣ回路３
１に供給される。
合には可聴帯域外（数Ｈｚ以下）に設定する必要がある
。ここで、上記デジタルデータ信号りにＤＣオフセット
分が含まれていなければその積分結果はＯになるが、Ｄ
Ｃオフセット分が含まれている場合にはそのオフセット
量に応、じたデジタルデータ（オフセットデータ）が得
られる。このオフセットデータは、オフセットレジスタ
回路２９に供給されて、第３図（ｆ）に示すタイミング
で一つ前のオフセットデータと加算されてＤＡＣ回路３
１に供給される。
つまり、上記オフセットレジスタ回路２９は、デジタル
積分回路２８の出力がオフセットをかけた上での積分値
である点に着目し、前回のオフセットデータを今回のオ
フセットデータに加えることにより真のオフセットデー
タを得るためのもので、例えば上記分周信号が第４図（
ａ）に示すようになって出力されているときにデジタル
積分回路２８の出力が第４図（ｂ）に示すようになって
出力されたとすると、オフセットレジスタ回路２９の出
力は、第４図（Ｃ）に示すようになる。そして、このオ
フセットレジスタ回路２９がら出、カされるオフセット
データをＤＡＣ回路３７によりアナログ信号に変換する
ことにより、アナログ量のＤＣオフセット電圧が得られ
るようになる。このため、このＤＣオフセット電圧を反
転回路３８を介してバイアス制御信号として可変バイア
ス回路２２に与えることにより、アナログ入力信号Ａか
らＤＣオフセット分を除去してデジタル変換することが
できるようになる。
積分回路２８の出力がオフセットをかけた上での積分値
である点に着目し、前回のオフセットデータを今回のオ
フセットデータに加えることにより真のオフセットデー
タを得るためのもので、例えば上記分周信号が第４図（
ａ）に示すようになって出力されているときにデジタル
積分回路２８の出力が第４図（ｂ）に示すようになって
出力されたとすると、オフセットレジスタ回路２９の出
力は、第４図（Ｃ）に示すようになる。そして、このオ
フセットレジスタ回路２９がら出、カされるオフセット
データをＤＡＣ回路３７によりアナログ信号に変換する
ことにより、アナログ量のＤＣオフセット電圧が得られ
るようになる。このため、このＤＣオフセット電圧を反
転回路３８を介してバイアス制御信号として可変バイア
ス回路２２に与えることにより、アナログ入力信号Ａか
らＤＣオフセット分を除去してデジタル変換することが
できるようになる。
したがって、上記のように構成したＡ／Ｄ変挽変格回路
装置アナログ入力信号Ａに含まれているオフセット分や
ＡＤＣ回路２０のオフセットエラー分等のＡ／Ｄ変換の
性能劣化につながるＤＣオフセット分を除去し、アナロ
グ信号を正確にデジタル化することができるので、ダイ
ナミックレンジ、変換誤差、伝送系への影響等を良好に
することができるようになる。
装置アナログ入力信号Ａに含まれているオフセット分や
ＡＤＣ回路２０のオフセットエラー分等のＡ／Ｄ変換の
性能劣化につながるＤＣオフセット分を除去し、アナロ
グ信号を正確にデジタル化することができるので、ダイ
ナミックレンジ、変換誤差、伝送系への影響等を良好に
することができるようになる。
尚、上記実施例では、ＤＣオフセットをアナログ入力信
号Ａから除去するようにしたが、第５図に示すように、
減算器３９を用いてデジタルデータ信号りからオフセッ
トレジスタ回路２９から出力されるオフセットデータを
減算するようにしても、同様に実施可能である。また、
−第６図に示すように、デジタル積分回路２８から出力
されるオフセットデータを直接デジタルデータ信号りか
ら減算するようにしてもよい。この場合、アナログ入力
信号Ａに大幅なオフセットが含まれている場合にはあま
り効果は基体できないが、ＤＡＣ＠路が不要となって簡
単な構成となる。第５図の装置は、補正後のデータを積
分してオフセットデータをめるものであり、また第６図
の装置は、補正前のデータ（入力データそのもの）を積
分してオフセットデータをめるものである。
号Ａから除去するようにしたが、第５図に示すように、
減算器３９を用いてデジタルデータ信号りからオフセッ
トレジスタ回路２９から出力されるオフセットデータを
減算するようにしても、同様に実施可能である。また、
−第６図に示すように、デジタル積分回路２８から出力
されるオフセットデータを直接デジタルデータ信号りか
ら減算するようにしてもよい。この場合、アナログ入力
信号Ａに大幅なオフセットが含まれている場合にはあま
り効果は基体できないが、ＤＡＣ＠路が不要となって簡
単な構成となる。第５図の装置は、補正後のデータを積
分してオフセットデータをめるものであり、また第６図
の装置は、補正前のデータ（入力データそのもの）を積
分してオフセットデータをめるものである。
［発明の効果コ
以上詳述したようにこの発明によれば、ＤＣＣオフセラ
分を含むことなく、アナログ信号を正確にデジタル化す
ることのできる、極めて良好なアナログ・デジタル変換
回路装置を提供することができる。
分を含むことなく、アナログ信号を正確にデジタル化す
ることのできる、極めて良好なアナログ・デジタル変換
回路装置を提供することができる。
第１図は従来のアナログ・デジタル変換回路装置の構成
を示すブロック回路図、第２図はこの発明に係るアナロ
グ・デジタル変換回路装置の一実施例を示すブロック回
路図、第３図は同実施例の動作を説明するためのタイミ
ング図、第４図は同実施例の動作例を示す波形図、第５
図及び第６図はそれぞれこの発明に係る他の実施例を示
すブロック回路図である。 １１・・・入力端子、１２・・・サンプル・ホールド回
路、１９・・・クロックパルス入力端子、２０・・・ア
ナログ・デジタル変換回路、２１・・・出力端子、２２
・・・可変バイアス回路、２７・・・オフセット検出回
路、２８・・・デジタル積分回路、２９・・・オフセラ
１〜レ９２タ回路、３０・・・１／ｎ分周器、３１．３
２．３５・・・シフトレジスタ、３３゜３４・・・加算
器、３６・・・バイアス制御回路、３７・・・デジタル
・アナログ変換回路、３８・・・反転回路、３９・・・
減算器、Ａ・・・アナログ信号、Ｄ・・・デジタルデー
タ信号、ＣＰ・・・サンプルクロックパルス。 出願人代理人 弁理士 鈴江武彦 第１図 ！ ２ 第２図 第３図 第４図 （ａ）
を示すブロック回路図、第２図はこの発明に係るアナロ
グ・デジタル変換回路装置の一実施例を示すブロック回
路図、第３図は同実施例の動作を説明するためのタイミ
ング図、第４図は同実施例の動作例を示す波形図、第５
図及び第６図はそれぞれこの発明に係る他の実施例を示
すブロック回路図である。 １１・・・入力端子、１２・・・サンプル・ホールド回
路、１９・・・クロックパルス入力端子、２０・・・ア
ナログ・デジタル変換回路、２１・・・出力端子、２２
・・・可変バイアス回路、２７・・・オフセット検出回
路、２８・・・デジタル積分回路、２９・・・オフセラ
１〜レ９２タ回路、３０・・・１／ｎ分周器、３１．３
２．３５・・・シフトレジスタ、３３゜３４・・・加算
器、３６・・・バイアス制御回路、３７・・・デジタル
・アナログ変換回路、３８・・・反転回路、３９・・・
減算器、Ａ・・・アナログ信号、Ｄ・・・デジタルデー
タ信号、ＣＰ・・・サンプルクロックパルス。 出願人代理人 弁理士 鈴江武彦 第１図 ！ ２ 第２図 第３図 第４図 （ａ）
Claims (3)
- （１） アナログ入力信号を順次サンプルホールドし各
ホールド電圧を順次デジタルデータ信号に変換して出力
するアナログ・デジタル変換回路装置において、前記デ
ジタルデータ信号を順次デジタル積分することにより前
記デジタルデータ信号に含まれるオフセット分を検出す
るオフセット検出手段と、このオフセット検出手段によ
り検出されたオフセット分を前記デジタルデータ信号か
ら除去するオフセット除去手段とを具備してなることを
特徴とするアナログ・デジタル変換回路装置。 - （２） 前記オフセット除去手段は、前記オフセット分
を順次デジタル・アナログ変換して前記アナログ入力信
号から減算することにより前記デジタルデータ信号のオ
フセット分を除去するようにしたことを特徴とする特許
請求の範囲第１項記載のアナログ・デジタル変換回路装
置。 - （３） 前記オフセット除去手段は、前記オフセット分
に応じたデジタルデータ信号を出力デジタルデータ信号
から順次減算することによりオフセット分を除去するよ
うにしたことを特徴とする特許請求の範囲第１項記載の
アナログ・デジタル変換回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5380584A JPS60197016A (ja) | 1984-03-21 | 1984-03-21 | アナログ・デジタル変換回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5380584A JPS60197016A (ja) | 1984-03-21 | 1984-03-21 | アナログ・デジタル変換回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60197016A true JPS60197016A (ja) | 1985-10-05 |
Family
ID=12953014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5380584A Pending JPS60197016A (ja) | 1984-03-21 | 1984-03-21 | アナログ・デジタル変換回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60197016A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62157423A (ja) * | 1985-12-19 | 1987-07-13 | エツセジ−エツセ ミクロエレツトロニカ ソチエタ ペル アノニマ | 改良されたオ−トゼロ回路を持つパルス符号変調方法およびその装置 |
| JPS63160419A (ja) * | 1986-12-24 | 1988-07-04 | Yaskawa Electric Mfg Co Ltd | 磁気式ロ−タリエンコ−ダ |
| JPH057154A (ja) * | 1990-11-02 | 1993-01-14 | Nec Corp | Ａ／ｄ変換回路 |
| JPH0551348U (ja) * | 1991-12-09 | 1993-07-09 | 藤男 沓名 | 容器入り芳香剤 |
-
1984
- 1984-03-21 JP JP5380584A patent/JPS60197016A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62157423A (ja) * | 1985-12-19 | 1987-07-13 | エツセジ−エツセ ミクロエレツトロニカ ソチエタ ペル アノニマ | 改良されたオ−トゼロ回路を持つパルス符号変調方法およびその装置 |
| JPS63160419A (ja) * | 1986-12-24 | 1988-07-04 | Yaskawa Electric Mfg Co Ltd | 磁気式ロ−タリエンコ−ダ |
| JPH057154A (ja) * | 1990-11-02 | 1993-01-14 | Nec Corp | Ａ／ｄ変換回路 |
| JPH0551348U (ja) * | 1991-12-09 | 1993-07-09 | 藤男 沓名 | 容器入り芳香剤 |
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