JP2525218B2 - 積分回路 - Google Patents
積分回路Info
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- JP2525218B2 JP2525218B2 JP63046877A JP4687788A JP2525218B2 JP 2525218 B2 JP2525218 B2 JP 2525218B2 JP 63046877 A JP63046877 A JP 63046877A JP 4687788 A JP4687788 A JP 4687788A JP 2525218 B2 JP2525218 B2 JP 2525218B2
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- Japan
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- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子回路の要素である積分回路として、通信
装置、測定装置その他に利用する。
装置、測定装置その他に利用する。
本発明は、音声信号帯域あるいは画像信号のベースバ
ンド帯域もしくは直流から超音波帯域にわたる広帯域の
制御信号などを正確に長時間にわたり積分する回路とし
て利用するに適する。
ンド帯域もしくは直流から超音波帯域にわたる広帯域の
制御信号などを正確に長時間にわたり積分する回路とし
て利用するに適する。
このような分野では、利得の高い演算増幅器に大きい
負帰還回路を設けて線形位相特性の積分回路を構成する
技術が広く知られている。また、入力信号をディジタル
信号に変換して、ディジタル信号処理により積分操作を
行い、その結果をアナログ信号に変換する技術も広く利
用されている。
負帰還回路を設けて線形位相特性の積分回路を構成する
技術が広く知られている。また、入力信号をディジタル
信号に変換して、ディジタル信号処理により積分操作を
行い、その結果をアナログ信号に変換する技術も広く利
用されている。
演算増幅器を用いる積分回路では、長時間の積分を実
行するには入力信号の直流成分を完全に取り除き、オフ
セット電圧および電流の少ない演算増幅器を用いる必要
がある。直流遮断のためにハイパスフィルタを用いると
位相特性は非線形となり、線形位相特性の積分回路を構
成することができない。オフセット電圧および電流の少
ない演算増幅器を実現するには、外部素子を付加するこ
とによっては実現できず、もとよりオフセットのない演
算増幅器を設計製作しなければならない。
行するには入力信号の直流成分を完全に取り除き、オフ
セット電圧および電流の少ない演算増幅器を用いる必要
がある。直流遮断のためにハイパスフィルタを用いると
位相特性は非線形となり、線形位相特性の積分回路を構
成することができない。オフセット電圧および電流の少
ない演算増幅器を実現するには、外部素子を付加するこ
とによっては実現できず、もとよりオフセットのない演
算増幅器を設計製作しなければならない。
また、ディジタル信号処理（DSP）によるFIR（Finite
Impulse Response）フィルタでは、きわめて高速の素
子が必要になって積分回路は簡単な構成では実現できな
いなどの問題点がある。
Impulse Response）フィルタでは、きわめて高速の素
子が必要になって積分回路は簡単な構成では実現できな
いなどの問題点がある。
本発明の目的は、線形位相特性に優れ長時間にわたる
積分が可能な積分回路を実現することにある。
積分が可能な積分回路を実現することにある。
本発明の回路は、帯域制限された信号を入力としこの
信号の変動成分周期より短い周期のクロック信号により
ディジタル信号に変換するアナログ・ディジタル変換回
路と、このアナログ・ディジタル変換回路の出力を１タ
イムスロット分遅延させる遅延回路と、この遅延回路の
出力および上記アナログ・ディジタル変換回路の出力と
を入力として初期値が零に設定されて全加算する第一の
全加算器と、この全加算器の出力を入力として初期値が
零に設定されて全加算する第二の全加算器と、この第二
の全加算器の出力をアナログ信号に変換するディジタル
・アナログ変換回路とを備えたことを特徴とする。
信号の変動成分周期より短い周期のクロック信号により
ディジタル信号に変換するアナログ・ディジタル変換回
路と、このアナログ・ディジタル変換回路の出力を１タ
イムスロット分遅延させる遅延回路と、この遅延回路の
出力および上記アナログ・ディジタル変換回路の出力と
を入力として初期値が零に設定されて全加算する第一の
全加算器と、この全加算器の出力を入力として初期値が
零に設定されて全加算する第二の全加算器と、この第二
の全加算器の出力をアナログ信号に変換するディジタル
・アナログ変換回路とを備えたことを特徴とする。
本発明の積分回路では、入力信号の直流成分を除去す
るために微分操作を用いる。線形位相特性の積分回路は
入力信号をディジタル化しその値を全加算することによ
って達成する。そして、全加算器の初期値を全て零とす
ることによって、余分な積分操作が混入しないようにす
る。
るために微分操作を用いる。線形位相特性の積分回路は
入力信号をディジタル化しその値を全加算することによ
って達成する。そして、全加算器の初期値を全て零とす
ることによって、余分な積分操作が混入しないようにす
る。
図は本発明実施例のブロック構成図である。符号１は
入力端子、２はA/D変換器、３は遅延回路（レジス
タ）、４、５は全加算器、６はクロック発生器、７はD/
A変換器、８は出力端子である。
入力端子、２はA/D変換器、３は遅延回路（レジス
タ）、４、５は全加算器、６はクロック発生器、７はD/
A変換器、８は出力端子である。
帯域制限された低周波信号を入力端子１に導き、A/D
変換器２でディジタル信号に変換する。A/D変換器に必
要なサンプリングクロック信号はクロック発生器７から
供給する。A/D変換器２の出力を二分し、一方はシフト
レジスタにより実現する遅延回路３で、サンプリングク
ロックの１タイムスロット分だけ遅延させる。二分した
他方と遅延した信号との差分成分を全加算器４で全加算
する。さらに、その出力を全加算器５で全加算し、その
結果をD/A変換器７で元のアナログ信号に変換すると、
帯域制限された低周波信号を線形位相特性の積分回路で
積分した信号が得られる。
変換器２でディジタル信号に変換する。A/D変換器に必
要なサンプリングクロック信号はクロック発生器７から
供給する。A/D変換器２の出力を二分し、一方はシフト
レジスタにより実現する遅延回路３で、サンプリングク
ロックの１タイムスロット分だけ遅延させる。二分した
他方と遅延した信号との差分成分を全加算器４で全加算
する。さらに、その出力を全加算器５で全加算し、その
結果をD/A変換器７で元のアナログ信号に変換すると、
帯域制限された低周波信号を線形位相特性の積分回路で
積分した信号が得られる。
ここで、全加算器４および５の初期条件は帯域制限さ
れた低周波信号を印加する以前では、常に零となるよう
に設定される。また、サンプリングクロック周波数は帯
域制限された低周波信号の最高周波数より十分高くな
る。
れた低周波信号を印加する以前では、常に零となるよう
に設定される。また、サンプリングクロック周波数は帯
域制限された低周波信号の最高周波数より十分高くな
る。
ここで直流成分除去動作について説明すると、帯域制
限された低周波信号をｆ（ｔ）、A/D変換器２でディジ
タル信号に変換され帯域制限された低周波信号をｆ
（tn）、１タイムスロット分だけ遅延した信号をｆ（t
n-1）とすると、帯域制限された低周波信号に含まれる
直流成分を除去するために、 df（ｔ）/dt≒Δｆ（tn）＝ｆ（tn）−ｆ（tn-1） なる微分操作を用いると原理的に直流成分が除去でき
る。そして、全加算器４でΔｆ（tn）なる項を積分し、
さらに、全加算器５で全加算器４の出力を積分し、D/A
変換器７でアナログ量に変換すると、帯域制限された低
周波信号を線形位相特性の積分回路で積分した信号が得
られる。
限された低周波信号をｆ（ｔ）、A/D変換器２でディジ
タル信号に変換され帯域制限された低周波信号をｆ
（tn）、１タイムスロット分だけ遅延した信号をｆ（t
n-1）とすると、帯域制限された低周波信号に含まれる
直流成分を除去するために、 df（ｔ）/dt≒Δｆ（tn）＝ｆ（tn）−ｆ（tn-1） なる微分操作を用いると原理的に直流成分が除去でき
る。そして、全加算器４でΔｆ（tn）なる項を積分し、
さらに、全加算器５で全加算器４の出力を積分し、D/A
変換器７でアナログ量に変換すると、帯域制限された低
周波信号を線形位相特性の積分回路で積分した信号が得
られる。
本発明の積分回路によると、安定に、かつ正確に長時
間にわたる積分が実行でき、その位相特性が線形とな
る。
間にわたる積分が実行でき、その位相特性が線形とな
る。
図は本発明の実施例のブロック構成図。 １……入力端子、２……A/D変換器、３……遅延回路、
４、５……全加算器、６……クロック発生器、７……D/
A変換器、８……出力端子。
４、５……全加算器、６……クロック発生器、７……D/
A変換器、８……出力端子。
Claims (1)
- 【請求項１】帯域制限された信号を入力としこの信号の
変動成分周期より短い周期のクロック信号によりディジ
タル信号に変換するアナログ・ディジタル変換回路
（２）と、 このアナログ・ディジタル変換回路の出力を１タイムス
ロット分遅延させる遅延回路（３）と、 この遅延回路の出力および上記アナログ・ディジタル変
換回路の出力とを入力として初期値が零に設定されて全
加算する第一の全加算器（４）と、 この全加算器の出力を入力として初期値が零に設定され
て全加算する第二の全加算（５）と、 この第二の全加算器の出力をアナログ信号に変換するデ
ィジタル・アナログ変換回路（６）と を備えた積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046877A JP2525218B2 (ja) | 1988-02-29 | 1988-02-29 | 積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046877A JP2525218B2 (ja) | 1988-02-29 | 1988-02-29 | 積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01220029A JPH01220029A (ja) | 1989-09-01 |
| JP2525218B2 true JP2525218B2 (ja) | 1996-08-14 |
Family
ID=12759583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63046877A Expired - Fee Related JP2525218B2 (ja) | 1988-02-29 | 1988-02-29 | 積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2525218B2 (ja) |
-
1988
- 1988-02-29 JP JP63046877A patent/JP2525218B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01220029A (ja) | 1989-09-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |