JP2001156557A

JP2001156557A - スイッチング増幅器

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Publication number: JP2001156557A
Application number: JP33344399A
Authority: JP
Inventors: Masahiro Kishida; 正浩岸田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-11-24
Filing date: 1999-11-24
Publication date: 2001-06-08
Anticipated expiration: 2019-11-24
Also published as: JP3549045B2

Abstract

(57)【要約】【課題】所望の周波数帯域やダイナミックレンジを得
ることが可能なスイッチング増幅器を提供する。【解決手段】スイッチング増幅器のデルタシグマ変調
回路は、上記の定電圧パルス信号を負帰還するフィード
バックループを備え、このフィードバックループ内に、
遅延器２２及び乗算器２１の直列回路と、遅延器２４・
２５及び乗算器２３の直列回路とが並列接続されてなる
遅延補償回路が設けられている。これにより、電力増幅
素子のスイッチングの際に生じる遅延時間が相殺され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、音声信号などのア
ナログ信号あるいはマルチビット信号をデルタシグマ変
調して１ビット変換した１ビットデジタル信号を高効率
で増幅するスイッチング増幅器に関するものである。

【０００２】

【従来の技術】デルタシグマ変調によって得られる１ビ
ットデジタル信号は、積分器や加算器（後述する）の係
数を適宜選択することによって、有効周波数帯域を広く
したり、ダイナミックレンジを広くしたりして、音源等
に合わせた周波数特性を設定できるという優れた特徴を
有している。このため、ＣＤ（Compact Disk）、ＳＡＣ
Ｄ（Super Audio Compact Disk）の新しい規格では、こ
の１ビットデジタル信号が採用され、製品化されてい
る。

【０００３】一方、デルタシグマ変調によって得られる
１ビットデジタル信号は、音声信号等の記録や機器間の
伝送にあたって使用されるだけではない。この１ビット
デジタル信号をそのまま半導体電力増幅素子に入力し、
得られた大電圧のスイッチングパルスにローパスフィル
タを通過させるだけで、電力増幅された復調アナログ信
号を得ることもできる。

【０００４】しかも、上記半導体電力増幅素子は、従前
の増幅器のように、その線形域（不飽和域）が増幅に使
用されるのではなくて、非線形域（飽和域）が増幅に使
用されるので、デルタシグマ変調を用いるスイッチング
増幅器は、極めて高効率で電力増幅を行うことができ
る。このような利点を生かして、製品化が始まろうとし
ている。

【０００５】ここで、図３を参照しながら、デルタシグ
マ変調を用いた従来のスイッチング増幅器の典型例につ
いて説明する。

【０００６】図３は、上記従来のスイッチング増幅器１
の電気的構成を示すブロック図である。このスイッチン
グ増幅器１は、図３に示すように、デルタシグマ変調回
路３、定電圧スイッチング回路９、及びローパスフィル
タ（ＬＰＦ）１０から構成されている。

【０００７】上記デルタシグマ変調回路３は、加算器
８、積分器・加算器群４、量子化器５、及び減衰器６と
から構成されている。加算器８は、入力信号源２を介し
て入力される音声信号から減衰器６の出力を減算し、減
算結果を積分器・加算器群４に送るようになっている。

【０００８】上記積分器・加算器群４は、縦続接続さ
れ、入力された音声信号を順次積分していく高次の積分
器（後述する図４の積分器ａ０〜ａ６参照）と、各積分
器からの出力を相互に加算する加算器（後述する図４の
加算器１８参照）とを備えている。

【０００９】この積分器・加算器群４の上記加算器から
の出力は、量子化器５に送られ、量子化器５から１ビッ
トデジタル信号がデルタシグマ変調回路３の出力として
上記定電圧スイッチング回路９に送られる。

【００１０】この定電圧スイッチング回路９には、直流
電圧＋Ｅ_Oと直流電圧−Ｅ_Oが供給されており、ここ
で、１ビットデジタル信号に基づいて、直流電圧＋Ｅ_O
及び−Ｅ_Oのスイッチングが行われ、定電圧パルス信号
として上記ローパスフィルタ１０に送られる。ローパス
フィルタ１０では、上記の定電圧パルス信号がアナログ
音声信号に復調されて、スピーカ１１に送られ、音声が
再生される。

【００１１】上記定電圧スイッチング回路９からの定電
圧パルス信号は、上記減衰器６で減衰され、上記加算器
８を介して上記積分器・加算器群４にネガティブフィー
ドバックされる。これにより、上記量子化器５からの１
ビットデジタル信号が入力された音声信号に対応したも
のになるようにフィードバック制御される。

【００１２】上記構成によれば、入力信号源２からスイ
ッチング増幅器１に音声信号が入力されると、デルタシ
グマ変調回路３によって１ビットデジタル信号に変換さ
れた後、定電圧スイッチング回路９に送られ、ここで、
該１ビットデジタル信号に応じて変化する定電圧パルス
信号が生成され、ローパスフィルタ１０を介してアナロ
グ音声信号に復調された後、スピーカ１１によって音響
化される。

【００１３】上記構成を有するスイッチング増幅器１
は、従前の増幅器のように、半導体電力増幅素子の線形
域（不飽和域）を増幅に使用するのではなくて、定電圧
スイッチング回路９に使用される半導体電力増幅素子を
非線形域（飽和域）で使用するので、極めて高効率に電
力増幅を行うことができるという優れた特徴を有してい
る。

【００１４】ここで、図４を参照しながら、従来のデル
タシグマ変調回路３の構成例を説明する。

【００１５】図４は、従来の７次のデルタシグマ変調回
路の構成例を示すブロック図であり、同図に示すよう
に、入力された音声信号（Ｘ）を順次積分していく縦続
接続された７次の積分器ａ０〜ａ６と、これら積分器ａ
０〜ａ６のそれぞれからの出力を極性を交互に変えて加
算する加算器ｋ１〜ｋ７と、上記積分器ａ０〜ａ６の出
力側にそれぞれ遅延器を介して設けられる乗算器ｃ１〜
ｃ７（乗算器ｃ１〜ｃ７の乗算係数をそれぞれｃ１〜ｃ
７とする。）と、部分負帰還ループを形成する乗算器ｂ
１、ｂ２、及びｂ３（乗算器ｂ１、ｂ２、及びｂ３の乗
算係数をそれぞれｂ１、ｂ２、及びｂ３とする。）と、
上記乗算器ｃ１〜ｃ７の出力の加算を行う加算器１８
と、この加算器１８の出力に対して、所定のクロック
（図示しない）に応答して１ビットデジタル信号（Ｙ）
に量子化する量子化器２０と、この量子化器２０からの
１ビットデジタル信号（Ｙ）を１標本化クロック分だけ
遅延させる遅延器１９と、この遅延器１９からの１ビッ
トデジタル信号（Ｙ）をアナログに変換したものを極性
を反転させて上記音声信号（Ｘ）に加算する加算器１７
とを備えて構成される。

【００１６】なお、図４中、Ｚ^-1で示すブロックは遅延
器を表す。また、図４中、加算器１７、ｋ２、ｋ４、及
びｋ６付近に記載の「−」は極性を反転することを表
し、このように極性が反転された後、対応する各加算器
でそれぞれ加算される。

【００１７】上記構成により、量子化器２０からの１ビ
ットデジタル信号（Ｙ）が、入力信号（Ｘ）に対応した
ものとなるように、フィードバック制御が行われる。ま
た、上記乗算器の各乗算係数（ａ０〜ａ６、ｂ１〜ｂ
３、及びｃ１〜ｃ７）を適宜選択することによって、有
効周波数帯域を広くしたり、ダイナミックレンジを広く
したりして、適宜、音源に合わせた周波数特性を設定し
得る。

【００１８】

【発明が解決しようとする課題】しかしながら、上記従
来のスイッチング増幅器１においては、定電圧スイッチ
ング回路９で使用される上記半導体電力増幅素子に、タ
ーンオン及びターンオフ時に遅延時間が生じてしまう。
このようにして生じた遅延時間のために、上記デルタシ
グマ変調回路は、アルゴリズムどおりの伝達特性を維持
できなくなる。その結果、上記定電圧スイッチング回路
９からの定電圧パルス信号の上記積分器・加算器群４へ
のネガティブフィードバック制御が十分に行えなくなる
ので、所望の周波数帯域やダイナミックレンジが得られ
ないという問題点を有している。

【００１９】

【課題を解決するための手段】本発明に係る発明のスイ
ッチング増幅器は、上記課題を解決するために、入力信
号をデルタシグマ変調するデルタシグマ変調回路と、上
記デルタシグマ変調回路の出力に基づいて、所定の直流
電圧を電力増幅素子によりスイッチングして定電圧パル
ス信号を出力する定電圧スイッチング回路と、上記の定
電圧パルス信号をアナログ信号に復調して出力する復調
回路とを備えたスイッチング増幅器において、次の措置
を講じたことを特徴としている。

【００２０】すなわち、上記スイッチング増幅器は、上
記デルタシグマ変調回路が、上記の電力増幅素子のスイ
ッチングの際に生じる遅延時間を相殺する遅延補償回路
を備えたことを特徴としている。

【００２１】上記構成によれば、入力信号はデルタシグ
マ変調回路においてデルタシグマ変調された後、定電圧
スイッチング回路に送られ、ここで、所定の直流電圧が
電力増幅素子によってスイッチングされ、定電圧パルス
信号として復調回路（例えば、ローパスフィルタ）に送
られる。復調回路では、定電圧パルス信号がアナログ信
号に復調されて外部へ出力される。この復調されたアナ
ログ信号は、スピーカ等に入力されると、入力信号が再
生されることになる。

【００２２】上記電力増幅素子においては、スイッチン
グの際（ターンオン及びターンオフ時）に遅延時間が生
じる。このようにして生じた遅延時間のために、デルタ
シグマ変調回路は、アルゴリズムどおりの伝達特性を維
持できなくなる。その結果、スイッチング増幅器におい
ては、所望の周波数帯域やダイナミックレンジが得られ
なくなってしまう。

【００２３】そこで、上記スイッチング増幅器によれ
ば、デルタシグマ変調回路に遅延補償回路が設けられて
いる。これにより、電力増幅素子のスイッチングの際に
生じる上記の遅延時間が遅延補償回路によって相殺され
るので、デルタシグマ変調回路は、アルゴリズムどおり
の伝達特性を維持できることになる。その結果、スイッ
チング増幅器は、所望の周波数帯域やダイナミックレン
ジを得ることが可能となる。

【００２４】上記のスイッチング増幅器において、上記
デルタシグマ変調回路は、上記の定電圧パルス信号を負
帰還するフィードバックループを備え、上記の遅延補償
回路は、該フィードバックループ内に設けられ、上記電
力増幅素子のスイッチングの際に遅延時間に略等しい遅
延時間を生ずるものであることが好ましい。

【００２５】上記電力増幅素子においては、スイッチン
グの際（ターンオン及びターンオフ時）に遅延時間が生
じる。このようにして生じた遅延時間のために、デルタ
シグマ変調回路は、アルゴリズムどおりの伝達特性を維
持できなくなる。この結果、上記定電圧スイッチング回
路からの定電圧パルス信号のデルタシグマ変調回路への
ネガティブフィードバック制御が十分に行えなくなり、
スイッチング増幅器においては所望の周波数帯域やダイ
ナミックレンジが得られなくなってしまう。

【００２６】そこで、上記の遅延補償回路を上記フィー
ドバックループ内に設けることによって、上記フィード
バックループ内で生じた遅延時間が該ループを介して負
帰還される。これにより、電力増幅素子のスイッチング
の際に生じる上記の遅延時間が、負帰還されてきたフィ
ードバックループ内の遅延時間によって略相殺されるの
で、上記電力増幅素子に係る遅延時間による悪影響が回
避され、デルタシグマ変調回路は、アルゴリズムどおり
の伝達特性を維持することが可能となる。その結果、上
記定電圧スイッチング回路からの定電圧パルス信号のデ
ルタシグマ変調回路へのネガティブフィードバック制御
が十分に行われるので、スイッチング増幅器は所望の周
波数帯域やダイナミックレンジを有することが可能とな
る。

【００２７】上記の遅延補償回路は、第１の遅延器と、
第２の遅延器と第３の遅延器をシリーズに接続した遅延
器群とが並列接続されたものであることが好ましい。こ
の場合、簡単な構成で、遅延補償回路を実現できる。

【００２８】また、上記の第１の遅延器に更に第１の乗
算器が直列に接続されていると共に、上記遅延器群に更
に第２の乗算器が直列に接続されていることが好まし
い。この場合、第１及び第２の乗算器を設けることによ
って、位相だけではなくて振幅（レベル）も正確に設定
でき、これによりフィードバック量の精度が向上するの
で、遅延補償の精度が向上する。

【００２９】更に、上記の第１の乗算器の乗算係数と上
記の第２の乗算器の乗算係数との和が１であることが好
ましい。この場合、遅延補償の精度が著しく向上する。

【００３０】また、上記フィードバックループは、上記
デルタシグマ変調回路の出力を減衰させる減衰器と、こ
の減衰器の出力を遅延させる遅延器と、遅延器の出力を
加算して上記デルタシグマ変調回路の入力側に送る加算
器とを備えることが好ましい。このように、上記フィー
ドバックループは簡単な構成で実現できる。

【００３１】

【発明の実施の形態】本発明の実施の一形態について図
１及び図２に基づいて説明すれば、以下のとおりであ
る。なお、前述の従来のスイッチング増幅器１と同じ機
能を有する部材には同じ参照番号を付記し、詳細な説明
は省略する。

【００３２】本実施の形態に係るスイッチング増幅器
は、デルタシグマ変調回路が次の点において図４で示し
た従来のデルタシグマ変調回路と異なっている。すなわ
ち、図４の従来のデルタシグマ変調回路においては、量
子化器２０からの１ビットデジタル信号（Ｙ）が遅延器
１９を介して加算器１７に入力される構成であった。

【００３３】これに対して、本実施の形態に係るスイッ
チング増幅器においては、図１に示すように、乗算器２
１（減衰器）と遅延器２２とが直列に接続されたもの
と、乗算器２３（減衰器）、遅延器２４、及び遅延器２
５が直列に接続されたものとが互いに並列に接続された
ものが、上記量子化器２０から上記加算器１７へのフィ
ードバックループ内に設けられた構成を有している。こ
の量子化器２０からの１ビットデジタル信号（Ｙ）は、
遅延補償されて加算器１７に入力されるようになってい
る。

【００３４】上記乗算器２１は、量子化器２０からの１
ビットデジタル信号（Ｙ）に対して乗算係数のｄ１を乗
算して上記遅延器２２に送るものである。上記遅延器２
２では、乗算係数ｄ１が乗算された１ビットデジタル信
号（Ｙ）が１標本化クロック分だけ遅延されて加算器２
６に送られる。

【００３５】上記乗算器２３は、量子化器２０からの１
ビットデジタル信号（Ｙ）に対して乗算係数の（１−ｄ
１）を乗算して上記遅延器２４に送るものである。上記
遅延器２４では、乗算係数ｄ１が乗算された１ビットデ
ジタル信号（Ｙ）が１標本化クロック分だけ遅延された
後、上記遅延器２５に送られ、ここで更に１標本化クロ
ック分だけ遅延されて加算器２６に送られる。つまり、
上記遅延器２４及び２５では、上記乗算器２３の出力
が、合計２標本化クロック分だけ遅延される。

【００３６】上記乗算器２１及び２３では、各乗算係数
に基づいて、量子化器２０からの１ビットデジタル信号
（Ｙ）の振幅が、上記遅延による影響を相殺できるよう
に調整される。つまり、遅延による影響を受けた１ビッ
トデジタル信号（Ｙ）の位相、及び振幅の双方が相殺さ
れることになる。このように、位相、及び振幅の双方を
高精度に相殺するためには、上記乗算器２１の乗算係数
と上記乗算器２３の乗算係数との和が１であることが好
ましい。

【００３７】上記加算器２６では、上記のようにして１
標本化クロック分だけ遅延された１ビットデジタル信号
（Ｙ）と、上記のようにして２標本化クロック分だけ遅
延された１ビットデジタル信号（Ｙ）とに対して加算が
行われ、その加算結果は極性が反転されて上記加算器１
７に送られ、ここで、上記音声信号（Ｘ）に加算され
る。

【００３８】本実施の形態において上記構成を採用した
のは、次の理由に基づいている。すなわち、スイッチン
グ増幅器１において、定電圧スイッチング回路９で使用
される上記半導体電力増幅素子に、スイッチング時（タ
ーンオン及びターンオフ時）に遅延時間が生じ、このよ
うにして生じた遅延時間は前記遅延器１９の遅延だけで
は補償できず、このために、デルタシグマ変調回路がア
ルゴリズムどおりの伝達特性を維持できなくなる。上記
構成の採用は、このような不具合を克服するためであ
る。

【００３９】上記乗算器２１の乗算係数をｄ１とする
と、上記乗算器２３の乗算係数は（１−ｄ１）となるよ
うに設定されている。例えば、使用する半導体電力増幅
素子の遅延時間が約１００ｎｓｅｃである場合、上記乗
算器２１の乗算係数をｄ１を０．４４とし、乗算係数ａ
０＝１／１０、乗算係数ａ１＝１／３、乗算係数ａ２＝
３／１０、乗算係数ａ３＝１／１５、乗算係数ａ４＝１
／２０、乗算係数ａ５＝１／３０、乗算係数ａ６＝１／
７７、乗算係数ｂ１＝１／８０、乗算係数ｂ２＝１／１
２５、乗算係数ｂ３＝１／１２５、乗算係数ｃ１＝５、
乗算係数ｃ２＝２．５、乗算係数ｃ３＝２、乗算係数ｃ
４＝２、乗算係数ｃ５＝１．２５、乗算係数ｃ６＝１、
及び乗算係数ｃ７＝１にそれぞれ設定することによっ
て、デルタシグマ変調回路内のフィードバックループ内
の遅延時間を約１００ｎｓｅｃにできる。

【００４０】つまり、使用する半導体電力増幅素子のタ
ーンオン及びターンオフ時に生じる遅延時間と、デルタ
シグマ変調回路内のフィードバックループ（負帰還ルー
プ）内の遅延時間とを一致させることによって、半導体
電力増幅素子で生じる遅延時間が相殺され、スイッチン
グ増幅器がアルゴリズムどおりの伝達特性を維持するこ
とができる。

【００４１】ここで、図１に示したデルタシグマ変調回
路の量子化ノイズ分布を図２に示す。また、比較のため
に、図４に示した従来のデルタシグマ変調回路の量子化
ノイズ分布を図５に示す。図２及び図５から、図１のデ
ルタシグマ変調回路の方が、図４の従来のデルタシグマ
変調回路よりも量子化ノイズが抑制されていることがわ
かる。

【００４２】デルタシグマ変調回路内のフィードバック
ループ内のフィードバック信号が１である場合に対する
最大入力信号レベルを発振限界値としたとき、従来のデ
ルタシグマ変調回路の発振限界値は０．７１であるのに
対し、本実施の形態に係るデルタシグマ変調回路の発振
限界値は０．７４であった。これは、所望の電力増幅効
率が得られたことを意味する。

【００４３】また、オーディオ性能は、従来のデルタシ
グマ変調回路におけるＳＮ比が１０８ｄＢ、ダイナミッ
クレンジが１１０ｄＢであるのに対し、本実施の形態に
係るデルタシグマ変調回路におけるＳＮ比は１１７ｄ
Ｂ、ダイナミックレンジが１２０ｄＢであったことがわ
かる。これは、所望のオーディオ性能が得られたことを
意味する。

【００４４】なお、図２及び図５は、ＦＦＴ周波数分析
結果を示しており、これらの図に示されるノイズ分布の
２乗平均値と最大入力信号強度の比をとったものがＳ／
Ｎである。このＳ／Ｎに聴感補正（Ａカーブ）を掛けた
ものがダイナミックレンジであり、図２及び図５からデ
ルタシグマ変調回路における上記発振限界値、上記ＳＮ
比、及び上記ダイナミックレンジの各値が得られる。

【００４５】ところで、量子化器２０と加算器１７との
間に設けられる上記遅延補償回路（並列回路）におい
て、乗算器２１と遅延器２２とが直列に接続されたもの
と、乗算器２３、遅延器２４、及び遅延器２５が直列に
接続されたものとが互いに並列に接続される例について
説明してきたが、本発明はこれに限定されるものではな
く、使用する半導体電力増幅素子のスイッチング時（タ
ーンオン及びターンオフ時）に生じる遅延時間と、デル
タシグマ変調回路内のフィードバックループ内の遅延時
間とを一致させることができる構成であればよい。

【００４６】また、本発明は、上記遅延補償回路が上記
フィードバックループ内に設けられることに限定される
ものではなく、上記の半導体電力増幅素子のスイッチン
グの際に生じる遅延時間を相殺できる構成が上記デルタ
シグマ変調回路内に設けられた構成であればよい。

【００４７】更に、上記説明では、乗算器２１及び２３
を設ける例について説明したが、これに限定されるもの
ではなく、遅延補償の精度の点（振幅（レベル）が完全
に相殺できない点）においては少し劣るが、上記乗算器
２１及び２３が設けられていない構成（すなわち、上記
遅延器２２と、上記遅延器２４及び上記遅延器２５をシ
リーズに接続した遅延器群とが並列接続された構成）で
もよい。

【００４８】本発明に係る第１スイッチング増幅器は、
以上のように、入力信号をデルタシグマ変調し、その変
調信号に基づいて定電圧をスイッチングし、そのスイッ
チング出力をローパスフィルタによってアナログ変換し
て出力することによって上記入力信号を効率よく電力増
幅する、デルタシグマ変調を用いるスイッチング増幅器
であって、デルタシグマ変調部分を上記入力信号を高次
積分し、各積分器の出力を相互に加算して出力する積分
器・加算器群と、該積分器・加算器群からの出力を量子
化する量子化器と、該量子化器の量子化結果に基づいて
上記定電圧をスイッチングするスイッチング回路と、該
スイッチング回路のスイッチング出力を遅延器を介して
上記積分器・加算器群の入力側にフィードバックするフ
ィードバックループとを含んで構成し、上記フィードバ
ックループ内に第１の遅延器と、第２の遅延器と第３の
遅延器をシリーズに接続した遅延器群とが並列接続され
ている構成を有している。

【００４９】また、本発明に係る第２スイッチング増幅
器は、以上のように、入力信号をデルタシグマ変調し、
その変調信号に基づいて定電圧をスイッチングし、その
スイッチング出力をローパスフィルタによってアナログ
変換して出力することによって上記入力信号を効率よく
電力増幅する、デルタシグマ変調を用いるスイッチング
増幅器であって、デルタシグマ変調部分を上記入力信号
を高次積分し、各積分器の出力を相互に加算して出力す
る積分器・加算器群と、該積分器・加算器群からの出力
を量子化する量子化器と、該量子化器の量子化結果に基
づいて上記定電圧をスイッチングするスイッチング回路
と、該スイッチング回路のスイッチング出力を遅延器を
介して上記積分器・加算器群の入力側にフィードバック
するフィードバックループとを含んで構成し、上記フィ
ードバックループ内に第１の遅延器と第１の乗算器と、
第２及び第３の遅延器及び第２の乗算器をシリーズに接
続したものとが並列接続されている構成を有している。

【００５０】また、本発明に係る第３スイッチング増幅
器は、以上のように、上記の第２スイッチング増幅器の
フィードバックループ内の第１の乗算器の乗算係数と第
２の乗算器の乗算係数との和が１に等しい構成を有して
いる。

【００５１】また、本発明に係る第４スイッチング増幅
器は、以上のように、上記の第１乃至第３スイッチング
増幅器の何れかに記載のスイッチング増幅器において、
上記フィードバックループは、減衰器、加算器、及び遅
延器で構成されている。

【００５２】また、本発明に係る第５スイッチング増幅
器は、以上のように、入力信号をデルタシグマ変調し、
その変調信号に基づいて定電圧をスイッチングし、その
スイッチング出力をローパスフィルタによってアナログ
変換して出力することによって上記入力信号を効率よく
電力増幅する、デルタシグマ変調を用いるスイッチング
増幅器であって、上記定電圧スイッチング回路のスイッ
チング素子特性により発生する信号遅延時間とフィード
バック内の遅延時間が一致する構成を有している。

【００５３】上記の第１乃至第５スイッチング増幅器に
よれば、定電圧スイッチング回路に使用される半導体電
力増幅素子で発生する、ターンオン、ターンオフ時の遅
延時間の影響を回避できるため、上記フィードバック制
御が十分に行え、所望の周波数帯域やダイナミックレン
ジが得られる。

【００５４】

【発明の効果】本発明に係る発明のスイッチング増幅器
は、上記課題を解決するために、入力信号をデルタシグ
マ変調するデルタシグマ変調回路と、上記デルタシグマ
変調回路の出力に基づいて、所定の直流電圧を電力増幅
素子によりスイッチングして定電圧パルス信号を出力す
る定電圧スイッチング回路と、該定電圧パルス信号をア
ナログ信号に復調して出力する復調回路とを備えたスイ
ッチング増幅器において、次の措置を講じたことを特徴
としている。

【００５５】すなわち、上記スイッチング増幅器は、上
記デルタシグマ変調回路が、上記の電力増幅素子のスイ
ッチングの際に生じる遅延時間を相殺する遅延補償回路
を備えたことを特徴としている。

【００５６】上記電力増幅素子においては、スイッチン
グの際（ターンオン及びターンオフ時）に遅延時間が生
じる。このようにして生じた遅延時間のために、デルタ
シグマ変調回路は、アルゴリズムどおりの伝達特性を維
持できなくなる。この結果、スイッチング増幅器は、所
望の周波数帯域やダイナミックレンジが得られなくなっ
てしまう。

【００５７】そこで、上記スイッチング増幅器によれ
ば、デルタシグマ変調回路に遅延補償回路が設けられて
いる。これにより、電力増幅素子のスイッチングの際に
生じる上記の遅延時間が遅延補償回路によって相殺され
るので、デルタシグマ変調回路は、アルゴリズムどおり
の伝達特性を維持できることになる。この結果、スイッ
チング増幅器は、所望の周波数帯域やダイナミックレン
ジを得ることが可能となるという効果を奏する。

【００５８】上記のスイッチング増幅器において、上記
デルタシグマ変調回路は、上記の定電圧パルス信号を負
帰還するフィードバックループを備え、上記の遅延補償
回路は、該フィードバックループ内に設けられ、上記電
力増幅素子のスイッチングの際に遅延時間に略等しい遅
延時間を生ずるものであることが好ましい。

【００５９】この場合、上記の遅延補償回路を上記フィ
ードバックループ内に設けることによって、上記フィー
ドバックループ内で生じた遅延時間が該ループを介して
負帰還される。これにより、電力増幅素子のスイッチン
グの際に生じる上記の遅延時間が、負帰還されてきたフ
ィードバックループ内の遅延時間によって略相殺される
ので、上記電力増幅素子に係る遅延時間による悪影響が
回避され、デルタシグマ変調回路は、アルゴリズムどお
りの伝達特性を維持することが可能となる。この結果、
上記定電圧スイッチング回路からの定電圧パルス信号の
デルタシグマ変調回路へのネガティブフィードバック制
御が十分に行われるので、スイッチング増幅器は所望の
周波数帯域やダイナミックレンジを有することが可能と
なるという効果を奏する。

【００６０】上記の遅延補償回路は、第１の遅延器と、
第２の遅延器と第３の遅延器をシリーズに接続した遅延
器群とが並列接続されたものであることが好ましい。こ
の場合、簡単な構成で、遅延補償回路を実現できるとい
う効果を奏する。

【００６１】また、上記の第１の遅延器に更に第１の乗
算器が直列に接続されていると共に、上記遅延器群に更
に第２の乗算器が直列に接続されていることが好まし
い。この場合、第１及び第２の乗算器を設けることによ
って、フィードバック量の精度が向上するので、遅延補
償の精度が向上するという効果を奏する。

【００６２】更に、上記の第１の乗算器の乗算係数と上
記の第２の乗算器の乗算係数との和が１であることが好
ましい。この場合、遅延補償の精度が著しく向上すると
いう効果を奏する。

【００６３】また、上記フィードバックループは、上記
デルタシグマ変調回路の出力を減衰させる減衰器と、こ
の減衰器の出力を遅延させる遅延器と、遅延器の出力を
加算して上記デルタシグマ変調回路の入力側に送る加算
器とを備えることが好ましい。この場合、上記フィード
バックループは簡単な構成で実現できるという効果を奏
する。

【図面の簡単な説明】

【図１】本発明に係るデルタシグマ変調回路の一例を示
すブロック図である。

【図２】本発明のデルタシグマ変調回路のアルゴリズム
でシミュレーションした場合の量子化ノイズ分布図であ
る。

【図３】従来の典型的なデルタシグマ変調を用いるスイ
ッチング増幅器の構成を示すブロック図である。

【図４】従来のデルタシグマ変調回路の一例を示すブロ
ック図である。

【図５】従来のデルタシグマ変調回路のアルゴリズムで
シミュレーションした場合の量子化ノイズ分布図であ
る。

【符号の説明】

１スイッチング増幅器２入力信号源３デルタシグマ変調回路９定電圧スイッチング回路１０ローパスフィルタ（復調器）１７加算器２１乗算器（第１の乗算器、減衰器、遅延補償回路）２３乗算器（第２の乗算器、減衰器、遅延補償回路）２２遅延器（第１の遅延器、遅延補償回路）２４遅延器（第２の遅延器、遅延補償回路）２５遅延器（第３の遅延器、遅延補償回路）

フロントページの続きＦターム(参考） 5J064 AA01 BA03 BB13 BC08 BC10 BC12 BC16 BD03 5J091 AA02 AA24 AA27 AA41 AA51 AA66 CA26 CA32 CA36 CA41 CA61 FA08 FA17 KA15 KA26 KA31 KA33 KA42 KA53 KA55 KA56 KA62 MA13 SA05 TA01 TA03 UW01

Claims

【特許請求の範囲】

【請求項１】入力信号をデルタシグマ変調するデルタシ
グマ変調回路と、上記デルタシグマ変調回路の出力に基づいて、所定の直
流電圧を電力増幅素子によりスイッチングして定電圧パ
ルス信号を出力する定電圧スイッチング回路と、上記の定電圧パルス信号をアナログ信号に復調して出力
する復調回路とを備えたスイッチング増幅器において、上記デルタシグマ変調回路は、上記の電力増幅素子のス
イッチングの際に生じる遅延時間を相殺する遅延補償回
路を備えたことを特徴とするスイッチング増幅器。
【請求項２】上記デルタシグマ変調回路は、上記の定電
圧パルス信号を負帰還するフィードバックループを備
え、上記の遅延補償回路は、該フィードバックループ内
に設けられ、上記電力増幅素子のスイッチングの際に遅
延時間に略等しい遅延時間を生ずるものであることを特
徴とする請求項１に記載のスイッチング増幅器。
【請求項３】上記の遅延補償回路は、第１の遅延器と、
第２の遅延器と第３の遅延器をシリーズに接続した遅延
器群とが並列接続されたものであることを特徴とする請
求項２に記載のスイッチング増幅器。
【請求項４】上記の遅延補償回路は、上記の第１の遅延
器に更に第１の乗算器が直列に接続されていると共に、
上記遅延器群に更に第２の乗算器が直列に接続されてい
ることを特徴とする請求項３に記載のスイッチング増幅
器。
【請求項５】上記の第１の乗算器の乗算係数と上記の第
２の乗算器の乗算係数との和が１であることを特徴とす
る請求項４に記載のスイッチング増幅器。
【請求項６】上記フィードバックループは、上記デルタ
シグマ変調回路の出力を減衰させる減衰器と、この減衰
器の出力を遅延させる遅延器と、遅延器の出力を加算し
て上記デルタシグマ変調回路の入力側に送る加算器とを
備えたことを特徴とする請求項２に記載のスイッチング
増幅器。