KR20220066220A - Sdm 인코더 및 관련 신호 처리 시스템 - Google Patents

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Abstract

신호 밀도 변조(SDM) 인코더는 제1 감산기, 시그마 회로 및 다중 비트 양자화기를 포함한다. 제1 감산기는 입력 신호를 수신하는 데 사용된다. 시그마 회로는 제1 감산기에 연결된다. 제1 감산기 및 시그마 회로에 연결된 다중 비트 양자화기는 출력 신호를 생성하도록 구성된다. 시그마 회로 또는 다중 비트 양자화기는 제1 감산기에 대한 제1 피드백 신호를 생성한다. 제1 감산기는 제1 피드백 신호와 입력 신호에 따라 감산 연산을 수행하고 델타 신호를 생성한다. 시그마 회로는 SDM 인코더가 고역 통과 필터링 효과를 갖는 노이즈 전달 함수를 갖도록 델타 신호에 대해 연산을 수행한다. 노이즈 전달 함수는 입력 신호에 대한 다중 비트 양자화기에서 발생하는 양자화 오차의 비율이다. 출력 신호에는 2개 이상의 레벨이 있다.

Description

SDM 인코더 및 관련 신호 처리 시스템{SDM encoder and related signal processing system}
본 발명은 신호 밀도 변조(SDM, signal density modulation) 인코더 및 관련 신호 처리 시스템에 관한 것으로, 보다 상세하게는 오디오 시스템에 적용 가능한 SDM 인코더 및 관련 신호 처리 시스템에 관한 것이다.
마이크로폰에 자주 사용되는 인코딩 방식인 펄스 밀도 변조(PDM, pulse density modulation)는 기저 아날로그 신호(underlying analog signal)를 1비트 데이터 스트림의 밀도로 인코딩하는 방법을 말한다. 로직 "1"을 신호 레벨 "1"로 처리하고 로직 "0"을 신호 레벨 "-1"로 취급함으로써, 레벨 {1, -1} 사이의 정규화된 아날로그 신호는 " 1"과 "0"의 고 오버샘플링된(highly oversampled) 비트 스트림의 밀도에 의해 나타내어질 수 있다.
일반적으로 PDM 시스템은 출력 단계에서 비교기를 사용하여 레벨 "1"과 "-1" 사이에서 스윙하는 펄스 신호를 생성할 수 있으며 정보는 그 펄스들의 밀도로 전달된다. 이러한 상황에서, PDM 시스템은 극도로 높은 주파수에서 레벨 "1"과 "-1" 사이의 신호 토글링(signal toggling)이 필요하며, 그 레벨들은 일반적으로 비교기에서 출력되는 최대 레벨과 최소 레벨이다. PDM 시스템이 용량성 부하를 구동하도록 구성된 경우, 최대 레벨과 최소 레벨 사이의 고주파 신호 토글링은 엄청난 에너지 손실이라는 결과를 가져온다. 따라서, 신호 에너지를 보다 효율적으로 사용하면서 만족스러운 신호 대 양자화 노이즈 비(SQNR, signal-to-quantization noise ratio)를 유지하기 위한 새로운 변조 방식을 제공할 필요가 있다.
따라서, 본 발명의 목적은 상술한 문제를 해결하기 위해 펄스 밀도 변조(PDM)의 개선으로서 신호 밀도 변조(SDM) 인코더를 제공하는 것이다.
본 발명의 실시예는 제1 감산기, 시그마 회로 및 다중 비트 양자화기를 포함하는 SDM 인코더를 개시한다. 제1 감산기는 입력 신호를 수신하는 데 사용된다. 시그마 회로는 제1 감산기에 연결된다. 제1 감산기 및 시그마 회로에 연결된 다중 비트 양자화기는 출력 신호를 생성하도록 구성된다. 여기서, 시그마 회로 또는 다중 비트 양자화기는 제1 감산기에 제1 피드백 신호를 생성하고; 제1 감산기는 제1 피드백 신호 및 입력 신호에 따라 감산 연산을 수행하고 델타 신호를 생성하고; 시그마 회로는 SDM 인코더가 고역 통과 필터링 효과를 갖는 노이즈 전달 함수를 갖도록 델타 신호에 대한 연산을 수행하고; 노이즈 전달 함수는 입력 신호에 대한 다중 비트 양자화기에서 가져온 양자화 오류의 비율이다. 그리고 출력 신호는 두 개 이상의 레벨을 가지고 있다.
본 발명의 다른 실시예는 제1 감산기 및 시그마 회로를 포함하는 신호 처리 시스템을 개시한다. 제1 감산기는 입력 신호를 수신하는 데 사용된다. 시그마 회로는 제1 감산기에 연결된다. 여기서, 신호 처리 시스템은 왜곡 부분(distortion portion)에 적용되고; 왜곡 부분은 왜곡 성분(distortion component)을 생성한다. 시그마 회로는 제1 감산기에 제1 피드백 신호를 생성하고; 제1 감산기는 제1 피드백 신호 및 입력 신호에 따라 제1 감산 연산을 수행하고 델타 신호를 생성하고; 시그마 회로는 신호 처리 시스템이 고역 통과 필터링 효과를 갖는 노이즈 전달 함수를 갖도록 델타 신호에 대한 연산을 수행하고; 노이즈 전달 함수는 입력 신호에 대한 왜곡 부분에 의해 초래된 왜곡 성분의 비율이며; 왜곡 부분은 1비트 양자화 회로를 포함하지 않는다.
본 발명의 이들 및 다른 목적은 다양한 도면 및 도면에 예시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 통상의 기술자에게 의심할 여지 없이 명백해질 것이다.
도 1은 PDM 인코더의 파형도이다.
도 2는 PDM 회로의 개략도이다.
도 3은 PDM 회로 구조의 등가 회로를 나타낸다.
도 4는 2차 시그마-델타 연산을 갖는 PDM 회로의 회로도이다.
도 5는 L차 시그마-델타 연산을 수행하는 PDM 회로의 비교를 보여준다.
도 6은 예시적인 시그마-델타 필터의 회로 모델을 도시한다.
도 7은 전형적인 3차 시그마-델타 필터와 변형된 3차 시그마-델타 필터의 NTF를 비교한 것이다.
도 8은 본 발명의 일 실시예에 따른 SDM 인코더의 개략도이다.
도 9a 및 도 9b는 1차 시그마-델타 연산을 수행하는 SDM 인코더를 예시한다.
도 10a 및 도 10b는 3차 시그마-델타 연산을 수행하는 SDM 인코더를 예시한다.
도 11a 및 11b는 (N+1)차 시그마 회로 및 관련 SDM 인코더의 일반화된 구현예들을 예시한다.
도 12는 본 발명의 일 실시예에 따른 SDM 인코더의 개략도이다.
도 13은 본 발명의 일 실시예에 따른 SDM 인코더의 파형도이다.
도 14는 SDM으로 인코딩된 정현파 신호의 주파수 스펙트럼의 개략도이다.
도 15는 부하에 연결된 SDM 인코더의 개략도이다.
도 16은 DSR 시스템에 적용된 SDM 인코더의 실시예의 개략도이다.
도 17은 오디오 시스템을 도시한다.
도 18은 본 발명의 일 실시예에 따른 신호 처리 시스템의 개략도이다.
도 19는 왜곡된 신호의 소프트 클리핑 왜곡(soft-clipping distortion)에 대응하는 입출력 관계를 나타낸다.
도 20은 클래스 AB 증폭기에서 발생하는 왜곡을 나타내는 파형도이다.
도 21은 본 발명의 일 실시예에 따른 오디오 시스템의 개략도이다.
도 22는 오디오 DSR 시스템의 사운드 출력 신호의 스펙트럼 분석을 나타낸다.
도 23은 시스템에 연결된 SDM 인코더의 개략도를 예시한다.
도 24는 시스템에 연결된 SDM 인코더의 개략도를 예시한다.
도 25는 신호 처리(오디오) 시스템의 개략도를 도시한다.
도 1을 참조하면, 도 1은 펄스 밀도 변조(PDM) 인코더의 파형도이다. PDM 인코더가 정현파 신호를 수신한다고 가정하면 이 정현파 신호는 고주파수로 오버샘플링되어 오버샘플링 속도에서 출력 펄스를 생성할 수 있다. 도 1에 도시된 바와 같이. 도 1에서, 출력 신호의 펄스 밀도는 입력 신호의 진폭에 따라 증가 및 감소한다. 펄스에는 각각 양의 진폭과 음의 진폭에 해당하는 "1"과 "-1"의 두 가지 레벨이 있다.
PDM 인코더는 일반적으로 시그마-델타
Figure pat00001
변조 방식을 사용하여 구현된다. 도 2를 참조하면, 도 2는 PDM 회로(20)의 개략도이다. 도 2에 도시된 바와 같이, 1차 시그마-델타 연산을 수행하는 PDM 회로(20)는 감산기(202), 적분기(204), 지연 소자(206) 및 비교기(208)를 포함한다. PDM 회로(20)는 입력 신호(V_IN)를 수신하여 출력 신호(V_OUT)에 고주파 펄스를 생성할 수 있으며, 여기서 출력 신호(V_OUT)의 펄스 밀도는 입력 신호(V_IN)의 진폭에 대응한다. 감산기(202)는 입력 신호(V_IN)로부터 피드백 신호(V_FB)를 뺄 수 있으며, 피드백 신호(V_FB)는 지연 소자(206)로 출력 신호(V_OUT)를 지연시킴으로써 생성된다. 적분기(204)는 입력 신호(V_IN)의 신호 진폭의 정보 및 피드백 신호(V_FB)의 정보를 누적하도록 구성된다. 비교기(208)는 적분기(204)의 누적 결과가 임계값을 초과하는 경우 펄스를 출력할 수 있다. 따라서, 비교기(208)에 의해 출력되는 출력 신호(V_OUT)의 펄스 밀도는 입력 신호(V_IN)의 진폭을 따를 수 있다. 예를 들어, 더 높은 양의 진폭은 더 높은 펄스 밀도의 "+1" 펄스들을 생성하고, 더 낮은 음의 진폭은 더 높은 펄스 밀도의 "-1" 펄스들을 생성한다.
PDM 인코더의 성능은 고차 시그마-델타 구조를 사용하여 향상될 수 있다. 예를 들어, 2차 시그마-델타 연산은 2개의 감산기와 2개의 적분기로 구현될 수 있다. 고차 시그마-델타 연산의 구현은 통상의 기술자에게 잘 알려져 있으므로 여기에서 상세히 설명하지 않을 것이다.
비교기(208)로서는 수신된 신호에 양자화 오차를 도입하여 출력 펄스를 생성하는 1비트 양자화기가 고려될 수 있음을 유의하자. 따라서, PDM 회로(20)의 구조는 도 3에 도시된 바와 같이 등가적으로 변형될 수 있다. 단순화를 위해, 이 구현예에서 입력 신호와 출력 신호는 각각 x와 y로 표시된다. 양자화 오차
Figure pat00002
가 포함된 상태에서 z-도메인에서 PDM 회로의 전달 함수는 다음과 같이 기술된다.
Figure pat00003
.
PDM 회로는 두 개의 입력 X(z) 및 EC(z)와 하나의 출력 Y(z)를 갖는 시스템으로 간주될 수 있다. 신호 전달 함수(STF)는 1이고 노이즈 전달 함수(NTF)는(1-z-1)이다.
유사한 방식으로, 2차 시그마-델타 연산을 갖는 PDM 회로는 도 4에 도시된 바와 같은 회로도를 가지며, 여기서 z-도메인의 전달 함수는 다음과 같이 기술된다.
Figure pat00004
이 구현에서 STF는 1이고 NTF는(1-z-1)2이다. 따라서 L차 시그마-델타 연산을 갖는 PDM 회로의 전달 함수는 일반적으로 다음과 같이 나타낼 수 있다.
Figure pat00005
;
여기서 STF는 1이고 NTF는(1-z-1)L이다.
도 5를 참조하면, 도 5는 L차 시그마-델타 연산을 수행하는 PDM 회로의 비교를 예시하며, 여기서 L은 양의 정수, 예를 들어 1에서 6까지이다. 보다 구체적으로, 도 5는 예를 들어 1차에서 6차까지 시그마-델타 연산을 갖는 PDM 회로의 NTF의 주파수 응답을 도시한다. 도 5에 도시된 바와 같이, PDM 회로는 원하지 않는 노이즈를 더 높은 주파수로 시프트시키는 노이즈 성형 기능(noise shaping function)을 제공할 수 있다. 더 높은 차수의 시그마-델타 연산은 저주파에서 더 강력한 노이즈 억제 기능을 제공할 수 있다. 또한 NTF가 1인 단위 이득 주파수(unity gain frequency)는 샘플링 주파수(fs)를 6으로 나눈 값과 같다. 따라서, 샘플링 주파수(fs)는 가청 주파수 범위, 즉 20Hz 내지 20kHz의 노이즈를 억제할 수 있을 만큼 충분히 높게 제어될 수 있다.
따라서, PDM 회로의 적절한 설계로 고차 시그마-델타 연산을 수행함으로써 바람직한 노이즈 성형 기능을 실현할 수 있다. 그러나 시그마-델타 필터 또는 회로, 즉 시그마-델타 연산을 수행하는 회로는 3차 또는 4차 이상의 전형적인 시그마-델타 필터는 불안정해지는 안정성 문제가 있다. 다행스럽게도 업계에서는 더 높은 차수에서 시스템 안정성을 유지하기 위해 시그마-델타 필터의 여러 변형예를 개발해 왔다.
일례에서, 버터워스(Butterworth) 고역 통과 필터가 노이즈 성형을 수행하기 위해 시그마-델타 필터로서 사용될 수 있다. 버터워스 필터는 고주파수 대역에서 균일한 크기를 가지므로 고주파 노이즈가 무한정 증가하는 것을 방지하여 전체 시스템 안정성을 향상시킨다.
도 6은 예시적인 시그마-델타 필터의 회로 모델을 도시한다. 도 6에 도시된 바와 같이, 이 회로 모델은 다음과 같이 기술된 전달 함수를 실현할 수 있다.
Figure pat00006
;
여기서 STF는 H/(1H)이고 NTF는 1/(1H)이다. 노이즈 전달에 사용되는 3차 버터워스 고역 통과 필터에서 NTF는 다음과 같이 나타낼 수 있다.
Figure pat00007
.
NTF는 또한 차례로 다음과 같이 결정될 수 있는 필터의 전달 함수 H를 계산하는 데 사용될 수 있다.
Figure pat00008
.
도 7을 참조하면, 도 7은 전형적인 3차 시그마-델타 필터와 수정된 3차 시그마-델타 필터의 NTF를 비교한 것이다. 도 7에 도시된 바와 같이, 고주파수 대역에서는 노이즈가 증폭되고 전형적인 3차 시그마-델타 필터의 NTF가 계속 증가할 수 있다. 이에 비해, 전형적인 3차 시그마-델타 필터를 대체하기 위해 수정된 시그마-델타 필터로 적용된 3차 버터워스 고역 통과 필터의 경우, 주파수 응답은, NTF가 무한히 증가하는 대신 고주파수 대역에서 평탄함을 보여준다. 이 구현예는 시스템이 고차 시그마-델타 구조에서도 안정적일 수 있음을 보장한다.
따라서, 상술한 바와 같이 시스템 안정성을 개선하는 기술로, 고차 시그마-델타 필터를 사용하여 PDM 회로의 노이즈 성형 능력을 향상시킴으로써 그 시스템의 신호 대 양자화 노이즈 비(SQNR)(또는 신호 내에서 전달되는 왜곡에 대해, 신호 대 노이즈 왜곡 비율(SNDR)이라고도 한다)를 증가시킨다. 시뮬레이션 결과는 6차 시그마-델타 필터를 사용하는 PDM 회로가 동일한 오버샘플 레이트에서 16비트 PCM(펄스 코드 변조) 회로에서 달성한 것과 실질적으로 동일한 SQNR을 달성할 수 있음을 보여준다.
위에서 언급했듯이 PDM 회로는 비교기(즉, 2레벨 양자화기 또는 1비트 양자화기)를 적용하여 일반적으로 입력 신호의 주파수보다 훨씬 높은 오버샘플링 주파수에서 토글하는 출력 펄스를 생성한다. 고주파 토글은 특히 PDM 회로가 용량성 부하를 구동하도록 구성된 경우 많은 전력 소비를 발생시킨다. 이를 해결하기 위해, 본 발명은 SDM(Signal Density Modulation) 인코더를 제공한다. 비교기인 2비트 양자화기(또는 양자화 회로) 대신 SDM 인코더는 2레벨 이상의 출력 신호를 생성할 수 있는 다중 비트 양자화기를 적용한다.
보다 구체적으로, 기존의 비교기는 출력 신호가 신호 레벨 "1"과 "-1" 사이에서 또는 피크-대-피크 전압(Vpp)에 걸쳐 스윙할 수 있도록 하는데, 이것은 1비트 디지털 신호로 표시될 수 있다. 동작 주파수가 증가하거나 용량성 부하의 커패시턴스가 크면, 소비전력이 바람직하지 않게 커진다. 이에 비해 다중 비트 양자화기를 사용하면 출력 신호가 2개 이상의 레벨 사이에서 감소된 스텝(들) 내에서 스윙할 수 있다. SDM을 사용하면 전력 소비가 크게 감소한다. 다중 비트 양자화기에 의해 생성된 다중 레벨(2개 이상의 레벨)은 또한 감산기(들) 및 적분기(들)에서 생성된 정보를 보다 충실하게 또는 미세하게 반영한다. 시그마-델타 연산과 함께 SQNR 및/또는 분해능이 크게 향상된다.
도 8을 참조하면, 도 8은 본 발명의 일 실시예에 따른 SDM 인코더(80)의 개략도이다. 도 8에 도시된 바와 같이, SDM 인코더(80)는 감산기(802), 시그마 회로(804) 및 다중 비트 양자화기(806)를 포함한다. 감산기(802) 및 시그마 회로(804)는 위에서 설명된 PCM 회로와 유사한 시그마-델타 연산을 제공하도록 협력할 수 있다. 더 구체적으로, 감산기(802)는 입력 신호(V_IN)을 수신하고, 입력 신호(V_IN)에서 피드백 신호(V_FB)를 감산하고, V_IN - V_FB로 표현되는 델타 신호를 생성하도록 구성된다. 감산기(802)와 다중 비트 양자화기(806) 사이에 연결된 시그마 회로(804)는 델타 신호에 대해 연산을 수행한다. 시그마 회로(804)는 입력 신호(V_IN)에 포함된 정보를 누적할 수 있는 적어도 하나의 적분기를 포함할 수 있다. 다중 비트 양자화기(806)는 시그마 회로(804)로부터 제공된 정보에 기초하여 출력 신호(V_OUT)를 생성할 수 있다. 다중 비트 양자화기(806)에 의해 생성된 출력 신호(V_OUT)는 2 이상의 레벨을 갖도록 양자화될 수 있다. 예를 들어, 다중 비트 양자화기(806)가 2비트 양자화기인 경우, 출력 신호(V_OUT)는 4개의 레벨을 가질 수 있고; 다중 비트 양자화기(806)가 3비트 양자화기인 경우, 출력 신호(V_OUT)는 8개의 레벨을 가질 수 있다. 일반적으로, N비트 양자화기는 2N개 레벨을 갖는 출력 신호(V_OUT)를 생성하는 데 사용될 수 있으며, 여기서 N은 1보다 큰 임의의 양의 정수일 수 있다.
본 발명의 실시예에서, SDM 인코더(80)에 적용 가능한 시그마 회로(804)의 다양한 구현예가 있다. 예를 들어, 시그마 회로(804)는 L차 시그마-델타 연산을 수행할 수 있으며, 여기서 L은 임의의 가능한 양의 정수일 수 있다. 고차 필터의 경우 안정성 문제를 극복하기 위해 전달 함수를 수정할 수 있으며 Hx는 안정성 문제에서 적절한 전달 함수를 나타낼 수 있다.
도 9a 및 도 9b는 1차 시그마-델타 연산을 수행하는 SDM 인코더(80)를 예시한다. 구체적으로, 도 9a는 전형적인 1차 시그마-델타 회로를 도시하며, 여기서 시그마 회로(804)는 (감산기(802)에서 다중 비트 양자화기(806)로의) 직접 경로에 있는 적분기(902) 및 (다중 비트 양자화기(806)에서 감산기(802)로의) 피드백 경로에 있는 지연 소자(904)를 포함한다. 감산기(802)와 다중 비트 양자화기(806)의 입력 단자 사이에 연결된 디지털 적분기인 적분기(902)는 입력 신호(V_IN)의 진폭 정보를 누적하고 그 정보를 다중 비트 양자화기(806)로 전달할 수 있다. 감산기(802)와 다중 비트 양자화기(806)의 출력 단자 사이에 연결된 지연 소자(904)는 감산기(802)에 출력될 피드백 신호(V_FB)를 생성하기 위해 단위 지연을 제공할 수 있다. 도 9b는 SDM 인코더(80)의 등가 회로를 예시하고, 도 9b에서, 시그마 회로(804)는 지연 소자(912) 및 감산기(914)를 포함할 수 있다. 감산기(802)와 다중 비트 양자화기(806)의 입력 단자 사이에 연결된 지연 소자(912)는 입력 신호(V_IN)에 대한 단위 지연을 제공할 수 있다. 다중 비트 양자화기(806)의 출력 단자와 지연 소자(912)의 출력 단자 사이에 연결된 감산기(914)는 출력 신호(V_OUT)와 지연된 입력 신호(V_IN)의 차인 오차 신호(
Figure pat00009
)를 감산기(802)에 출력될 피드백 신호(V_FB)로서 제공할 수 있다.
본 발명의 지연 소자는 임의의 적절한 방식으로 구현될 수 있다. 일 실시예에서, 레지스터(register)가 지연 소자를 구현하기 위해 사용될 수 있다. 레지스터는 시스템 클록에 의해 제어되어 지연 소자에서 1 클록 사이클과 동일한 단위 지연을 생성할 수 있다. 또한, 본 발명의 실시예에서 적분기는 병렬 연결된 지연 소자와 가산기로 구성되어 각각의 입력 신호가 지연되어 다음 입력 신호에 가산될 수 있다. 가산기 및 감산기는 디지털 회로에서 일반적으로 사용되는 잘 알려진 디바이스이므로 여기에서 자세히 설명하지 않는다.
도 10a 및 도 10b는 3차 시그마-델타 연산을 수행하는 SDM 인코더(80)를 예시한다. 구체적으로, 도 10a는 시그마 회로(804)가 지연 소자(1002), 감산기(1004 및 1006), 및 적분기(I1-I3)를 포함하는 전형적인 3차 시그마-델타 회로를 예시한다. 지연 소자(1002)는 피드백 경로에 구현되고, 감산기(1004, 1006) 및 적분기(I1-I3)는 직접 경로에 구현된다. 도 10b는 3차 시그마 회로(804)의 등가 회로를 도시한다. 도 10b에서, 시그마 회로(804)는 지연 소자(1012), 감산기(1014) 및 디지털 필터(1016)를 포함한다. 지연 소자(1012) 및 감산기(1014)와 함께 디지털 필터(1016)는 대응하는 NTF를 생성할 수 있다. 보다 구체적으로, 3차 SDM 인코더(80)의 NTF는 다음과 같다.
Figure pat00010
,
이 식은 다음과 같이 확장될 수 있다.
Figure pat00011
도 10b에 도시된 바와 같이, 디지털 필터(1016)의 지연 소자 및 승산기는 전술한 NTF와 동일한 계수를 제공하고 관련 정보를 운반하는 피드백 신호(V_FB)를 생성하여 SDM 인코더(80)의 노이즈 성형/전달 기능을 실현할 수 있다.
도 11a 및 11b는 (N+1)차 시그마 회로 및 관련 SDM 인코더의 일반화된 구현을 예시하며, 여기서 N은 임의의 양의 정수일 수 있다. 구체적으로, 도 11a는 감산기(1102), 적분기(1104) 및 지연 소자(1106) 외에 N차 SDM 인코더(1100)를 포함하는 (N+1)차 SDM 인코더의 전형적인 구조를 도시한다. N차 SDM 인코더(1100)는 상술한 바와 같이 N차 시그마-델타 연산을 수행하는 SDM 인코더 및 다중 비트 양자화기를 포함할 수 있으며, N+1차 시그마-델타 회로의 구현을 위해 추가 적분기(1104) 및 지연 소자(1106)가 포함된다. 도 11b는 (N+1)차 시그마 회로와 다중 비트 양자화기(1110), 지연 소자(1112, 1113), 감산기(1114, 1116), 디지털 필터(1118)를 포함하는 관련 SDM 인코더의 등가 회로를 도시한다. 다중 비트 양자화기(1110), 지연 소자(1112, 1113), 감산기(1114, 1116)의 구체적인 구현 및 동작은 도 10b에 도시된 바와 같은 비트 양자화기(806), 지연 소자(1012), 감산기(802, 1014)와 유사하므로, 여기서 설명하지 않는다. 감산기(1116)로부터 오차 신호(
Figure pat00012
)를 수신하고 그에 따라 피드백 신호(V_FB)를 감산기(1114)로 출력하도록 구성된 디지털 필터(1118)는 전달 함수 z[1 -(1-z-1)N]를 생성할 수 있는 임의의 적절한 회로 소자를 포함할 수 있다. 디지털 필터(1118)의 피드백 제어에 따라 (N+1)차 SDM 인코더의 STF 및 NTF가 달성될 수 있다.
위에서 언급한 바와 같이, 시그마 회로의 전달 함수는 고차 시그마-델타 회로의 안정성 문제를 해결하기 위해 추가로 수정될 수 있다. 관련된 구현들은 또한 본 발명의 SDM 인코더를 실현하기 위해 다중 비트 양자화기와 연결될 수 있다. 도 12를 참조하면, 도 12는 본 발명의 일 실시예에 따른 SDM 인코더(120)의 개략도이다. 도 12를 참조하면, SDM 인코더(120)는 감산기(1202), 다중 비트 양자화기(1204) 및 디지털 필터(1206)를 포함한다. 감산기(1202) 및 다중 비트 양자화기(1204)의 상세한 구현 및 동작은 위의 단락에서 설명된 것과 유사하므로 여기에서 설명하지 않을 것이다. 감산기(1202)와 다중 비트 양자화기(1204)의 입력 단자 사이에 연결된 디지털 필터(1206)는 시스템 안정성을 유지하면서 임의의 차수의 시그마 회로를 구현하는 데 사용되는 임의의 적절한 회로 소자를 포함할 수 있다. 일 실시예에서, 버터워스 고역 통과 필터가 노이즈를 필터링하는 데 이용될 수 있다. 특히 N이 3보다 크거나 같을 때 N차 SDM 인코더에 대해 안정성 향상이 달성될 수 있다.
보다 구체적으로, 안정성을 향상시키고 노이즈 성형 기능을 달성하기 위해, SDM 인코더(120)의 NTF가 먼저 결정될 수 있다. 일 실시예에서, NTF는 고역 통과 버터워스 필터의 전달 함수이거나 이에 비례할 수 있다.
위에서 언급했듯이 NTF는 1/(1+Hx)와 같다. 따라서, 결정된 NTF는 디지털 필터(1206)의 전달 함수 Hx를 계산하기 위해 사용될 수 있다. 바람직한 실시예에서, 디지털 필터(1206)의 전달 함수 Hx(z)는 표 1에 도시된 바와 같이 설계될 수 있으며, 여기서 NTF는 N차 버터워스 필터(N=3,…,6)인 것으로 가정된다:
Figure pat00013
전달 함수 Hx(z)를 얻기 위한 유사한 계산이 6보다 높은 차수를 가진 시그마-델타 회로에 적용될 수 있으며, 관련 계산 방법 및 결과는 간결함을 위해 여기에서 생략된다.
도 13을 참조하면, 도 13은 본 발명의 일 실시예에 따른 SDM 인코더의 파형도이다. 도 13은 SDM 인코더의 입력 신호(V_IN) 및 출력 신호(V_OUT)를 나타낸다. SDM 인코더는 5비트 양자화기를 적용하여 출력 신호(V_OUT)가 32개 레벨을 갖도록 한다. 도 13에 도시된 바와 같이, 출력 신호(V_OUT)는 각 사이클에서 32개 레벨 중 하나에 떨어지고 시그마 회로의 동작에 기초하여 입력 신호(V_IN)를 따른다.
본 실시예에서, 입력 신호(V_IN)은 1kHz의 1톤 정현파 신호이며, PCM(펄스 코드 변조) 코딩되는데, 여기서 높은 오버샘플 레이트로서 샘플 레이트가 1.536MHz이다. 도 14는 이 SDM 인코딩 신호의 주파수 스펙트럼의 개략도이다. 도 14에 도시된 바와 같이, 20Hz에서 20kHz까지의 가청 주파수 범위의 신호 스펙트럼은 매우 깨끗하고 노이즈가 더 높은 주파수로 시프트된다. 5비트 양자화기를 사용하여, SDM 인코더가 8차 시그마 회로를 적용할 때 시뮬레이션 결과는 SQNR이 대략 137dB임을 나타낸다. 이에 비해 동일한 샘플링 레이트 1.536MHz에서 PCM 회로는 동일한 SQNR을 달성하기 위해 20비트 구성을 적용해야 한다.
8차 시그마-델타 필터는 위에서 설명한 시스템 안정성 향상을 위한 설계 기법을 기반으로 구현될 수 있다. 반면에 PCM 회로의 20비트 분해능은 원하는 분해능을 달성하기 위해 더 많은 비트가 필요한다. 본 발명의 SDM 인코더에 기초하여, 8차 시그마 회로를 갖는 5비트 분해능은 만족스러운 SQNR을 달성하기에 충분하다. 동일한 비트 수와 동일한 샘플 레이트를 사용함으로써, 본 발명의 SDM 회로/인코더는 다른 기존 변조 방식에 비해 더 나은 SQNR을 달성할 수 있다. 다른 관점에서, 특정 분해능 또는 SQNR을 달성하기 위해, SDM 기반 인코딩 방식(위의 SDM 인코더를 통해)은 비트 수를 크게 줄이다.
또한, SDM 인코더를 사용하면 입력 신호 레벨에 따라 출력 신호가 상승 및 하강할 수 있다. 출력 신호가 두 레벨 사이에서 스윙하는 펄스로 구성되는 PDM 회로와 대조적으로, SDM 인코딩 신호는 PDM과 같은 고주파수에서 그렇게 높은 스윙을 가지지 않는다. 따라서, 용량성 부하를 구동하기 위한 소비 전력이 실질적으로 절약/감소될 수 있다.
요컨대, 위의 SDM 인코더를 통한 SDM 기반 인코딩 방식의 장점은 특정 분해능에 대해 비트 수를 줄이고(PCM 방식보다 장점) 동작 중 전력 소모를 줄이는 것(PDM 방식보다 장점)이다.
바람직하게는, 출력 신호가 적어도 16개 레벨을 갖는 적어도 4비트 양자화가 사용된다. 양자화기의 비트 수가 증가하면 SQNR이 증가할 수도 있다. 또한, 시그마 회로의 증가하는 차수는 향상된 노이즈 성형 능력에 기초하여 SQNR을 증가시킬 수도 있다.
본 발명의 SDM 인코더는 다양한 응용을 가진다. 도 15를 참조하면, 도 15는 부하에 연결된 SDM 인코더의 개략도이고, 여기서 SDM 인코더는 출력 신호(V_OUT)를 부하에 출력하도록 구성된다. 본 발명에서 "연결된"이라는 용어는 직접 또는 간접 연결을 의미할 수 있다. 예를 들어, 장치 A가 장치 B에 연결되어 있다는 것은 장치 A가 장치 B에 직접 연결되어 있거나 장치 A가 어떤 구성 요소 C를 통해 장치 B에 간접적으로 연결되어 있음을 의미할 수 있다.
부하의 부하량(load quantity)은 메모리 속성(예: 용량성 부하) 또는 메모리리스(memoryless) 속성(예: 비용량 부하)을 가질 수 있다. 메모리 속성을 갖는 부하량은 특정 시간 t에 대응하는 부하에 의해 생성되는 부하량이 특정 시간 이전 시간에 대응하는 부하량에 의존함을 나타낸다(예: t0>0인, t-t0). 메모리리스 속성을 갖는 부하량은 특정 시간 t에 대응하는 부하에 의해 생성되는 부하량이 특정 시간 이전의 시간에 대응하는 부하량과 무관함을 나타낸다(예: 일부 t0>0에 대해, t-t0) .
부하량은 제한이 없다. SDM 인코더가 다른 회로(예: 증폭기)를 제어하기 위해 적용될 때 부하량은 전압 또는 전류일 수 있다. 로봇 팔을 제어하기 위해 SDM 인코더가 적용될 때 부하량은 기계적 토크 또는 회전된 각도일 수 있다. SDM 인코더가 열처리 또는 열 관련 장비를 제어하기 위해 적용될 때 부하량은 열에너지 또는 온도일 수 있다.
일 실시예에서, SDM 인코더는 DSR(Digital Sound Reconstruction) 시스템에 적용될 수 있다. DSR 시스템은 다수의 사운드 생성 셀, 일명 사운드 생성 도트(SGD, sound generating dots)를 포함할 수 있으며, 여기서 각각의 SGD는 (디지털화된) 전기 신호를 수신하고 스위치 모드에서 작동하여 사운드를 생성할 수 있는 MEMS(micro-electromechanical system) 디바이스일 수 있다.
디지털화된 전기 신호는 사운드를 재구성하기 위해 SGD가 ON(예를 들어, 여기에서 작동됨(being actuated)) 또는 OFF(예를 들어, 여기에서 작동되지 않음(being not actuated))가 되도록 제어할 수 있다. 전형적인 DSR 시스템 및 SGD의 세부사항은 관련 분야에서 알려져 있으며, 다음을 참조할 수 있다. A. Arevalo, 외, "Towards a digital sound reconstruction MEMS device: Characterization of a single PZT based piezoelectric actuator", 제10회 나노/마이크로폰으로로 엔지니어링 및 분자 시스템에 대한 IEEE 국제 회의(IEEE-NEMS 2015), 시안, 중국, 2015년 4월 7-11일 참조.
본 발명에서 스위치 모드로 동작하는 디바이스는 특정 방식으로 디바이스를 (지속적으로) 스위칭함으로써 디바이스의 동작이 수행되거나, 디바이스의 동작이 이산 시간(discrete-time) 방식/방법으로 수행되는 것을 나타낼 수 있다. . SGD를 예로 들어, 사운드를 재구성하는 동안 SGD는 ON 상태 또는 OFF 상태 사이에서 (지속적으로) 전환된다. SGD는 ON 상태에서 작동하고 SGD는 OFF 상태에서 작동하지 않는다. 또는 SGD에 대한 입력은 이산 시간 신호이다.
도 16을 참조하면, 도 16은 DSR 시스템에 적용된 SDM 인코더의 실시예의 개략도이다. 도 16은 전치 등화기(pre-equalizer)(1602), SDM 인코더(1604), 구동 제어기(1606) 및 SGD 컴포넌트(1608)를 포함하는 오디오 DSR 시스템(160)을 예시한다. 오디오 DSR 시스템(160)은 오디오 입력 신호(A_IN)를 수신하고 이에 대응하여 사운드 출력 신호(S_OUT)를 생성하도록 구성된다. SGD 컴포넌트(1608)는 복수의 (또는 어레이의) 사운드 생성 셀을 포함할 수 있다. SDM 인코더(1604)는 더 높은 SQNR을 달성하기 위해 노이즈를 더 높은 주파수로 시프트할 수 있다. 구동 제어기(1606)는 SDM 인코더(1604)로부터 수신된 신호에 기초하여 SGD 컴포넌트(1608)의 동작을 제어하도록 구성된다. 따라서 SGD 컴포넌트(1608)는 높은 SQNR을 갖는 사운드 출력 신호(S_OUT)를 출력한다.
SGD 컴포넌트(1608)는 그 주파수 응답이 주파수 f에 비례한다는 특징을 갖는다는 점에 유의해야 한다. 따라서 신호가 SGD 컴포넌트(1608)를 통과할 때 고주파수 사운드는 더 커지고 저주파 사운드는 더 낮아질 수 있다. 이 문제를 해결하기 위해, 전치 등화기(1602)는 예를 들어 SDM 인코더(1604) 이전에 오디오 시스템(160)에 배치될 수 있다. 전치 등화기(1602)는 SGD 컴포넌트(1608)의 주파수 응답을 보상하기 위해 더 낮은 주파수의 신호를 증폭하고 더 높은 주파수의 신호를 줄일 수 있다. 일 실시예에서, 전치 등화기(1602)는 적분 연산을 수행하기 위한 적분기를 포함할 수 있다. 적분 연산(또는 적분기)은 그 주파수 응답이 주파수 f의 역(역수)인 1/f에 비례한다는 특징이 있으며, 저주파 신호는 증폭하고 고주파수는 감소시키는 유사한 효과를 제공하고, 이로써 SGD 컴포넌트(1608)의 주파수 응답을 보상한다.
도 22는 오디오 DSR 시스템(160)의 사운드 출력 신호(S_OUT)의 스펙트럼 분석을 도시하며, 여기서 SDM 인코더(120)의 방식은 8차 및 6비트 양자화기(64 레벨)와 함께 SDM 인코더(1604)에 사용된다. SDM 인코더(1604)는 384 ksps(kilo-sample-per-second)와 같은 샘플 레이트에서 동작한다. 오디오 입력 신호(A_IN)는 5개의 동일하게 가중화되고 동일하게 이격된 단일 톤 신호들의 합성이다. 22에 도시된 바와 같이, DSR 시스템(160)은 90.2dB SNDR(신호 대 노이즈/왜곡 비)이 달성된 오디오 입력 신호(A_IN)를 훌륭하게 재구성할 수 있다. SDM 인코더를 활용하면 이러한 정밀도를 달성하는 데 6비트만 필요한다.
다시 도 15를 참조한다. 다른 실시예에서, 부하는 용량성 부하일 수 있다. 용량성 부하는 이전 시간 t-t 0 에 대응하는 (출력) 부하량이 (다른 t0에 걸쳐) 누적되거나 적분될 수 있는 적분 효과를 가질 수 있다. 예를 들어, 부하에 포함된 캐패시터는 캐패시터가 수신하는 전류 신호를 캐패시터에 축적된 전하로 간주할 수 있다.
일 실시예에서, SDM 인코더는 스위칭 모드 증폭기에 연결될 수 있다. 스위칭 모드 증폭기는 용량성 부하, 커패시턴스를 가진 부하, 예를 들어 용량성(MEMS 제작되거나 또는 압전 구동되는) 스피커 부하를 구동하도록 구성될 수 있으며, 그 동작이 충전 단계 또는 방전 단계 또는 InFlux 단계(자속 증가 단계)와 DeFlux 단계(자속 감소 단계) 간의 전환을 통해 수행되는 것을 나타낼 수 있다.
예를 들어, 충전 단계에서 오디오 신호가 증가하고 증폭기가 용량성 스피커 부하를 충전할 수 있다. 반면, 방전 단계에서는 오디오 신호가 감소하고 증폭기가 용량성 스피커 부하를 방전할 수 있다.
본 발명에서 스위치 모드 증폭기는 관련 기술분야에 공지된 클래스 D 증폭기 또는 본 발명의 출원인에 의해 개시되는 클래스 X 증폭기를 지칭할 수 있으나, 이에 제한되는 것은 아니다. 클래스 X 증폭기는 후속하는 충전 주기에서 전기/자기 에너지를 재사용/재활용할 수 있도록 방전 단계에서 전류 방향의 전류를 (용량성) 부하에서 전압원으로 되돌리는 일종의 스위치 모드 증폭기이다.
클래스 X 증폭기의 세부사항은 미국 출원 번호 제17/022,106호, 제17/352,346호 및/또는 제17/380,027호에 개시된 구동 회로의 토폴로지를 참조할 수 있으며, 이는 간결함을 위해 여기에서 생략된다. 요컨대, 제17/022,106호의 증폭기(또는 구동 회로)는 벅 변환(buck convert) 및 부스트 변환(boost convert)으로 구성되며 둘 다 DC-DC(직류-직류) 변환기 범주에 속한다. 제17/352,346호의 증폭기(또는 양방향 회로)는 4-트랜지스터 양방향 DC-DC 컨버터를 포함한다.
도 17을 참조하면, 도 17은 오디오 시스템(170)을 도시한다. 오디오 시스템(170)은 SDM 인코더(1702), 충전 제어기(1704), 액추에이터(1706) 및 아날로그-디지털 변환기(ADC)(1708)를 포함한다. 충전 제어기(1704)는 위에서 언급된 스위치 모드 증폭기, 예를 들어, 제17/022,106호, 제17/352,346호 및/또는 제17/380,027호에 개시된 클래스 X 증폭기 또는 구동 회로를 포함할 수 있다. 액추에이터(1706)는 사운드 생성 디바이스 내의 사운드 생성 멤브레인 상에 배치될 수 있다. 액추에이터(1706)는 2개의 전극 사이에 끼워진 압전 재료/층을 포함할 수 있고, 2개의 전극 사이에 걸친 전압(또는 신호)은 V_PZT로 표시된다. 압전 재료의 특성상 액추에이터(1706)는 용량성 부하로 간주될 수 있다. 관련 분야에 공지된 바와 같이, 액추에이터(1706)에 V_PZT를 적용함으로써, 액추에이터(1706)는 사운드 또는 음향파를 생성하도록 변형될 수 있다.
충전 제어기(1704)는 스위치 모드 증폭기로서 충전 단계 동안 용량성 부하에 전류를 주입하고 방전 단계 동안 용량성 부하로부터 전류를 배출하여 오디오 시스템(170)에 의해 생성된 사운드가 신호 V_IN 또는 V_OUT을 반영하도록 한다. 여기서 용량성 부하는 액추에이터(1706)로 표시된다. V_OUT은 제17/022,106호, 제17/352,346호 및/또는 제17/380,027호에 개시된 구동 회로를 위한 입력 신호(IN)로 볼 수 있다. 또한 ADC(1708)는 피드백 신호를 디지털 형식으로 변환하여 클래스 X 증폭기에 대한 피드백 제어를 용이하게 하는 데 사용된다.
다른 관점에서 (SDM 인코더(1702)와 관련하여), 충전 제어기(1704)는 SDM 인코더(1702)의 부하로서 보여질 수 있다. 충전 제어기(1704)의 부하량은 어떤 양을 참조하는지에 따라 메모리 속성 또는 메모리리스 속성을 가질 수 있다. 충전 제어기(1704)가 스위치 모드 증폭기 또는 제17/022,106호, 제17/352,346호 및/또는 제17/380,027호의 구동 회로를 포함한다고 가정하자. 제1 부하량이 스위칭 사이클 내에서 충전 제어기(1704)에 의해 생성된 전류(용량성 부하에 주입되거나 방전됨)인 경우, 제1 부하량은 메모리리스 속성을 갖는다. 한편, 제2 부하량이, 충전 제어기(1704)에 의해 결과적으로 나타나는, 액추에이터(1706)로 표현되는 용량성 부하에 저장된 전하량 Q(쿨롱 단위) 또는 액추에이터(1706) 내의 전극에 인가된 전압(V_PZT)일 때, 제2 부하량은 메모리 속성을 갖는다.
또한, 도 23은 피드백 제어 루프를 갖는 시스템(82)에 연결된 SDM 인코더(80)의 개략도를 예시한다. 시스템(82)은 채널(822)에/상에 적용될 채널 입력(in_ch)을 생성하고 채널(822)로부터 채널 출력(out_ch)을 수신한다. 시스템(82)은 채널 출력(out_ch)에 따라 피드백 신호(fb)를 생성한다. 시스템(82)은 SDM 인코더(80)에 의해/SDM 인코더(80)로부터 생성된, 여기에서 xSDM으로 표시된 출력 신호를 수신하기 위한 감산기(820)를 포함한다. 감산기(820)는 신호 xSDM에서 피드백 신호(fb)를 감산하고, 감산기(820)에 의해 생성된 감산 결과(xSDM-fb)에 따라 채널 입력(in_ch)을 생성한다. 여기서, 시스템이 적용되는 채널(822)은 상술한 부하로 해석될 수 있으며, 이는 스피커 부하, 기계식 로봇 팔 또는 열 관련 장비일 수 있으나 이에 제한되지 않는다.
SDM의 특징에 의해 제공되는 신호 xSDM의 분해능의 향상은 또한 채널(822)과 함께 SDM 인코더(80), 시스템(82)을 포함하는 전체 시스템의 분해능을 향상시킬 것이라는 점에 유의해야 한다. 즉, SDM 인코더를 활용하면 특히 제어 정밀도/분해능 측면에서 전체 시스템 성능이 향상된다.
도 23에서, 채널 입력(in_ch)과 채널 출력(out_ch) 사이의 시간 지연은 무시할 수 있거나, 채널 입력(in_ch)과 채널 출력(out_ch) 사이의 시간 지연이 없을 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 도 24는 시스템(84)에 연결된 SDM 인코더(80)의 개략도를 예시한다. 유사하게, 신호 xSDM을 입력으로 수신하는 시스템(84)은 또한 채널(842)에 대해/채널(842)에 적용된다. 도 24에서, 채널(842)의 시간 지연(즉, 도 24에 도시된 채널 입력(in_ch)과 채널 출력(out_ch) 사이)은 식별 가능하거나 인지할 수 있고, 시스템 동작/성능은 그 시간 지연으로 인해 영향을 받을 수 있다. 이 경우, 시스템(84)은 감산기(840), 식별 필터(844) 및 등화기(846)를 포함할 수 있다. 식별 필터(844)는 채널(842)의 응답(또는 전달 함수)을 식별하고 전달 함수(HID)를 획득하기 위한 것이다.
상술한 바와 같이, 본 발명의 시그마 회로는 가청 주파수 범위의 노이즈를 감소시키기 위해 노이즈를 더 높은 주파수로 시프트할 수 있다. 노이즈 성형 능력은 SDM 인코더의 다중 비트 양자화기에 의해 생성된 양자화 노이즈를 처리하는데 사용될 수 있다. 시그마 회로의 응용은 이에 한정되지 않음을 유의한다. 다른 실시예에서, 시그마 회로는 임의의 유형의 노이즈 및/또는 왜곡을 처리하는 데 사용될 수 있다.
도 18을 참조하면, 도 18은 본 발명의 일 실시예에 따른 신호 처리 시스템(180)의 개략도이다. 도 18에 도시된 바와 같이, 신호 처리 시스템(180)은 왜곡 부분(1806)에 적용되는 시그마 회로(1804) 및 감산기(1802)를 포함한다. 감산기(1802) 및 시그마 회로(1804)의 구현 및 동작은 전술한 감산기(802) 및 시그마 회로(804)의 구현 및 동작을 참조할 수 있다.
왜곡 부분(1806)은 회로일 수도 있고 아닐 수도 있다. 왜곡 부분(1806)은 왜곡된 신호(V_DIS)를 생성한다. 신호 처리 시스템(180)의 출력 신호로 간주될 수 있는 왜곡된 신호(V_DIS)는 (원하는) 신호 성분 및 (원하지 않는) 왜곡 성분을 포함할 수 있다. 시그마 회로(1804)는, 신호 성분의 에너지를 유지/유지하면서(예를 들어, 가청 주파수 대역) 왜곡된 신호(V_DIS) 내의 왜곡 성분의 왜곡 에너지를 고주파수 범위(예를 들어, 가청 주파수 대역을 넘어)로 제거한다. 왜곡된 신호(V_DIS)는 비선형 왜곡 및/또는 소프트 클리핑 왜곡과 같은 임의의 유형의 왜곡을 포함할 수 있다. 시그마 회로(1804)의 구현으로, 시그마 회로(1804)에 의해 생성된 왜곡이 더 높은 주파수로 시프트될 수 있고, 이에 의해 가청 주파수에서 SNDR을 개선할 수 있다.
예를 들어, 왜곡된 신호(V_DIS)에서 생성된 비선형 왜곡을 갖는 정현파 신호의 경우, SNDR은 대략 23dB일 수 있다. 시뮬레이션 결과는 신호 처리 시스템(180)에 적용된 4차 시그마 회로(1804)가 100dB와 동일한 SNDR을 갖는 출력 신호를 생성할 수 있음을 나타낸다.
도 19는 왜곡된 신호(V_DIS)의 소프트 클리핑 왜곡에 대응하는 입출력 관계를 나타낸다. 소프트 클리핑은 신호 변화가 극 값 근처에서 점진적으로 감소함을 의미한다. 도 19에 도시된 바와 같이, x는 왜곡 부분(1806)의 입력 신호이고 y는 왜곡 부분(1806)의 출력 신호(즉, 왜곡된 신호 V_DIS)이다. 예를 들어, x와 y의 관계는 다음과 같이 예시적으로 표현된다.
Figure pat00014
왜곡 부분/회로(1806)에 의해 생성된 왜곡으로 시뮬레이션 결과는 4차 시그마 회로(1804)가 SNDR을 22.9dB에서 101dB로 향상시킬 수 있음을 나타낸다. 일 실시예에서, 왜곡 부분(1806)은 스피커일 수 있고, 스피커에서 소프트 클리핑 왜곡이 나타날 수 있는데, 수신된 신호가 스피커에 의해 수신될 수 있는 극한 진폭에 도달하려고 하면 왜곡될 수 있다. 시그마 회로는 이 왜곡을 더 높은 주파수로 시프트할 수 있다. 따라서 스피커에서 출력되는 사운드는 시그마 회로 또는 신호 처리 시스템을 처리한 후 가청 주파수 범위에서 더 깨끗할 수 있다. 즉, 도 18에 도시된 바와 같은 신호 처리 시스템(180)에서. 왜곡 부분(1806)은 그 출력 신호에서 소프트 클리핑 파형을 생성할 수 있고, 시그마 회로(1804)는 더 높은 주파수 대역을 향한 왜곡을 적절하게 제거함으로써 소프트 클리핑 왜곡을 처리하도록 구성된다.
다른 실시예에서, 왜곡 부분(1806)은 클래스 AB 증폭기일 수 있고, 왜곡 부분/회로(1806)에 의해 출력되는 왜곡된 신호(V_DIS)는 클래스 AB 증폭기로부터 생성된 왜곡을 포함할 수 있다. 클래스 AB 증폭기는 일반적으로 오디오 시스템의 전력 증폭기로 사용된다. 클래스 AB 증폭기에 포함된 다이오드로 인해 제로 전압 부근에서 왜곡이 발생하고, 이로 인해 신호 증폭의 선형성이 감소할 수 있다. 도 20은 클래스 AB 증폭기에서 발생하는 왜곡을 나타내는 파형도이다. 유사하게, x는 클래스 AB 증폭기의 입력 신호이고 y는 클래스 AB 증폭기의 출력 신호이며, 이는 신호 처리 시스템(180)에 포함된 왜곡 부분/회로(1806)로 간주될 수 있다.
이러한 상황에서, 시그마 회로(1804)는 왜곡을 더 높은 주파수 대역으로 적절하게 시프트시킴으로써 클래스 AB 증폭기의 왜곡을 처리하도록 구성된다. 시뮬레이션 결과는 시그마 회로를 사용하여 4차 시그마-델타 연산을 수행하면 SNDR이 26.5dB에서 98.1dB로 향상될 수 있음을 나타낸다.
실시예/관점에서, 신호 처리 시스템(180)의 왜곡 부분/회로(1806)는 다중 비트 양자화기일 수 있다. 이러한 상황에서, 신호 처리 시스템(180)은 다중 비트 양자화기에 의해 생성된 양자화 오차가 시그마 회로(1804)에 의해 더 높은 주파수로 적절하게 시프트될 수 있는 위의 단락에서 설명된 바와 같은 SDM 인코더일 수 있으며, 이에 의해 위에서 설명한대로 출력 신호의 SQNR이 향상된다.
다중 비트 양자화기 및/또는 왜곡 부분은 순수한 1비트 양자화 회로를 포함하지 않는다. 그렇지 않으면 PDM 회로로 다시 퇴화하고 알려진 PDM 방식에 비해 분해능 향상 및 절전의 이점이 없다.
일 실시예에서, 신호 처리 시스템(180)에 의해 수신된 입력 신호(V_IN)는 일반적인 기저대역 신호일 수 있다. 또는, 입력 신호(V_IN)는 본 발명에 따른 SDM 인코더에서 생성된 신호일 수 있다. 입력 신호(V_IN)의 구현이 본 발명의 범위를 제한해서는 안 된다는 점에 유의하여야 한다.
본 발명은 SQNR 또는 SNDR을 증가시키고 분해능을 향상시키기 위해 적어도 SDM 인코더 및 관련 (신호 처리) 시스템을 제공하는 것을 목표로 한다는 점에 유의해야 한다. 통상의 기술자는 그에 따라 수정 및 변경을 할 수 있다. 위에서 언급한 바와 같이, 신호 처리 시스템에서 출력 신호의 다양한 유형의 왜곡 및/또는 노이즈는 시그마 회로에 의해 처리될 수 있으며, 여기에는 SDM 인코더, PDM 인코더, ADC 및/또는 DAC의 양자화 노이즈, 비선형 왜곡, 소프트 클리핑 왜곡이 포함되지만 이에 한정되는 것은 아니다. 왜곡 및/또는 노이즈가 기저대역 SQNR 및/또는 SNDR을 개선하기 위해 시그마 회로에 의해 더 높은 주파수로 시프트할 수 있는 한, 관련 아키텍처 및 시스템은 본 발명의 범위에 속해야 한다.
일 실시예에서, 본 발명의 신호 처리 시스템은 능동 노이즈 제거(ANC, active noise cancelation) 모델로서 표현될 수 있는 능동 노이즈 제거 및/또는 노이즈 성형 애플리케이션에 적용 가능하다. 도 21에 도시된 바와 같이, 오디오 시스템(210)은 신호 처리 시스템의 일종으로 감산기(2102), 시그마 회로(2104), DAC(2106), 사운드 생성 디바이스(2108), 센서(2112), ADC(2114) 및 등화기(2116)를 포함한다. 오디오 또는 신호 처리 시스템(210)은 이어버드 헤드폰 또는 이어폰과 같은 웨어러블 청각 디바이스 내에 배치될 수 있다. 사운드 생성 디바이스(2108)는 스피커일 수 있다. 센서(2112)는 사용자의 외이도(2110)에서 음파를 수신하는 마이크로폰일 수 있다. 일 실시예에서, 사운드 생성 디바이스(2108) 및 센서(2112)는 미국 특허 번호 제10,867,594호(B1) 및/또는 미국 출원 번호 제17/149,666호에 명시된 시간/위상 지연 요건을 충족할 수 있으며, 이에 제한되지는 않는다.
신호 처리(오디오) 시스템(210)은 외이도(2110)(일종의 채널로 볼 수 있음)에 적용되며, 이는 사운드 생성 디바이스(2108)가 외이도(2110)에 음파를 생성하고 센서가 외이도(2110)에서 음파를 감지함을 의미한다. 이 경우, 외이도(2110)는 왜곡 부분의 역할을 하고, 왜곡 부분(즉, 외이도(2110))에 의해 야기되는 왜곡 성분은
Figure pat00015
로 표시된 외이도(2110) 내의 폐색(occlusion) 노이즈 및/또는 다른 유형의 노이즈일 수 있다. @@@εc
다시 말해서, 감산기(2102)와 함께 시그마 회로(2104)를 갖는 시스템(210)은 노이즈 또는 왜곡을 더 높은 주파수로/를 향하여 시프트하는 데 사용될 수 있는 임의의 차수의 시그마-델타 연산을 수행할 수 있다. 시그마 회로(2104)는 전술한 시그마 회로 중 적어도 하나로 구현될 수 있다. DAC(2106)는 시그마 회로(2104)로부터 생성된 디지털 신호를 아날로그 신호로 변환하도록 구성된다. 외이도(2110)는 사용자가 소리를 수신하고 들을 수 있는 채널을 의미할 수 있다. 센서(2112)는 예를 들어, 소리를 감지하고 이에 따라 피드백 신호를 생성하기 위한 마이크로폰일 수 있다. ADC(2114)는 피드백 신호를 디지털 영역으로 변환하도록 구성되어, 시그마 회로(2104)가 피드백 루프에 기초하여 노이즈를 처리할 수 있게 한다. 등화기(2116)는 오디오 신호를 이퀄라이징하여 아날로그 영역에서 생성된 전달 함수를 보상하도록 구성된다.
보다 구체적으로, 시그마 회로(2104), 사운드 생성 디바이스(2108), 외이도(2110), 센서(2112) 및 등화기(2116)는 각각 전달 함수 HL, HT, HC, HR 및 HEQ를 가질 수 있다. 오디오 시스템(210)은 입력 신호 x를 수신하고 이에 따라 출력 신호 y를 출력하도록 구성된다. 부가적으로 모델링되고 센서(2112)에 의해 수신될 수 있는 노이즈
Figure pat00016
는 폐색 노이즈이거나, 배경 노이즈, 킬킬거리는 소리, 초크(choke) 및/또는 사용자에 의해 만들어진 기타 구강 소리로부터 생성될 수 있다. 도 21에 도시된 바와 같은 피드백 구조 하에서. 전체 오디오 시스템(210)의 전달 함수는 다음과 같이 표현될 수 있다.
Figure pat00017
전달 함수 HT, HC 및 HR이 알려져 있고 가역적이라고 가정하면, 등화기(2116)의 전달 함수 HEQ는 -1-1-1과 같도록 설계될 수 있다. 이러한 상황에서 전체 오디오 시스템(210)의 전달 함수는 다음과 같이 단순화될 수 있다.
Figure pat00018
위에서 설명한 시그마 회로의 설계 방식과 유사하게 NTF, 1/(1+HL)은 시스템 안정성을 유지하면서 낮은 주파수, 즉 가청 주파수에서 노이즈를 필터링하기 위해 임의의 순서로 적절한 고역 통과 필터를 달성하도록 결정될 수 있다. 따라서 전달 함수 HL 및 STF는 NTF에 따라 결정된다.
유사하게, 오디오 시스템(210)의 입력 신호 x는 임의의 실행 가능한 방식으로 구현될 수 있다. 일 실시예에서, 시그마 회로(2104)에 의해 수신된 입력 신호 x는 일반적인 기저대역 신호일 수 있다. 대안적으로, 입력 신호 x는 SDM 인코딩된 신호이거나, 동등하게 본 발명에서 제공되는 SDM 인코더로부터 생성된 신호일 수 있다. 이와 관련하여 도 21의 예시는 도 23에 도시된 시스템(82)의 실시예로서 보여질 수 있다.
위에서 언급한 바와 같이, 사운드 생성 디바이스(2108), 외이도(2110) 및 센서(2112)의 전달 함수는 알려진 값을 갖는다. 일 실시예에서, 이들의 조합이 1인 경우, 등화기(2116)는 생략될 수 있다. 대안적으로 또는 추가적으로, 오디오 시스템(210)이 전체가 아날로그 시스템인 경우, 즉 시그마 회로(2104) 및 등화기(2116)가 아날로그 도메인에서 구현되는 경우 DAC(2106) 및 ADC(2114)가 생략될 수 있다. 다른 실시예에서, ANC 모델은 사운드 생성 디바이스(2108)와 외이도(2110) 사이 및/또는 외이도(2110)와 센서(2112) 사이에 지연 소자를 포함하도록 수정될 수 있다. 지연 소자는 액추에이터와 센서 사이의 지연을 나타낼 수 있다.
도 25는 신호 처리(오디오) 시스템(250)의 개략도를 도시한다. 이 시스템(250)은 또한 ANC를 수행할 수 있다. 이 시스템은 시스템(210)과 유사하므로, 동일한 구성요소는 동일한 기호로 표시된다. 도 21과 다르게, 사운드 생성 디바이스(2108)의 출력 단자와 센서(2112)의 입력 단자 사이에 시간 지연(또는 레이턴시) T1이 존재할 수 있다. 지연 T1은 사운드 생성 디바이스(2108)에서 센서(2112)로 이동하는 음파의 전파 지연으로 간주될 수 있으며, 지연 T1은 외이도(2110) 내부에 매립될 수 있다.
이 경우, 시스템(250)은 감산기(2506) 및 식별 필터(2508)를 포함한다. 식별 필터(2508)는, 식별 필터(2508)가 지연 τ1을 고려하도록, 사운드 생성 디바이스(2108)의 입력 단자와 센서(2112)의 출력 단자 사이의 응답을 식별하거나, DAC(2106)의 입력 단자와 ADC(2114)의 출력 단자 사이의 응답을 식별하도록 구성될 수 있다. 감산기(2506)는 ADC(2114)로부터의 출력 신호 d와 식별 필터(2508)로부터의 출력 신호 v에 대해 감산 연산을 수행한다. 예를 들어, 등화기(2116)에서 감산 결과(또는 오차 신호) e에 따라 피드백 신호(fb)가 생성된다.
또한, 식별 필터(2508)의 필터 계수는 오차 신호 e에 따라 때때로 트레이닝(적응적으로 조정)될 수 있다. 일반적으로 필터 계수에 대한 트레이닝 과정은 트레이닝 과정이 정상 상태(steady state)에 들어갈 때 중단되며, 이는 계수에 대한 조정량이 특정 임계값 미만임을 나타낼 수 있다. 다시 말해서, 트레이닝 과정이 정상 상태에 들어갈 때, 식별 필터(2508)의 필터 계수는 조정되지 않을 것이다.
일 측면에서, 외이도 자체는 왜곡 부분 또는 채널로 볼 수 있다. 다른 관점에서, 사운드 생성 디바이스(2108), 외이도(2110) 및 센서(2112)의 집합체, 또는 DAC(2106), 사운드 생성 디바이스(2108), 외이도(2110), 센서(2112) 및 ADC(2114)의 집합체를 왜곡 부분 또는 채널로 볼 수 있다.
유사하게, 도 25에 도시된 입력 신호 x는 또한 SDM 인코딩된 신호일 수 있다. 이 경우 도 25의 예시는 도 24에 도시된 시스템(84)의 실시예로서 보여질 수 있다.
요약하면, 본 발명은 오디오 시스템에 적용 가능한 SDM 인코더 및 관련 신호 처리 시스템을 제공한다. SDM 인코더는 시그마 회로와 다중 비트 양자화기를 포함하며, 여기서 다중 비트 양자화기는 PDM 회로의 비교기를 대체하여 보다 효율적인 양자화 방식을 제공하고 PDM 회로의 전력 소비 문제를 개선한다. 적절한 설계의 시그마 회로는 만족스러운 안정성을 유지하면서 고차 노이즈 성형 효과를 얻을 수 있다. 보다 구체적으로, 시그마 회로는 가청 주파수 범위에서 노이즈/왜곡을 줄이기 위해 시스템의 노이즈 및/또는 왜곡을 더 높은 주파수로 이동할 수 있다. 이러한 노이즈 성형 효과는 DSR 회로 및 클래스 X 증폭기에 적용할 수 있지만 이에 국한되지 않는다. 고차 시그마 회로의 사용으로, SDM 인코더는 단지 소수의 비트 수를 사용하여 높은 SQNR 및/또는 SNDR을 달성할 수 있다. 일 실시예에서, 시그마 회로는 임의의 유형의 노이즈 및/또는 왜곡을 처리하는 데 사용될 수 있다. 다중 비트 양자화기의 양자화 노이즈 외에, 노이즈/왜곡은 비선형 왜곡, 소프트 클리핑 왜곡 및 클래스 AB 증폭기에서 생성된 왜곡을 포함할 수 있지만 이에 제한되지 않는다. 이러한 노이즈/왜곡은 가청 주파수에서 제거되고 시그마 회로를 사용하여 더 높은 주파수로 이동될 수 있다.
통상의 기술자는 본 발명의 교시를 유지하면서 장치 및 방법의 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 상기 개시내용은 첨부된 청구범위의 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (24)

  1. 신호 밀도 변조(SDM, signal density modulation) 인코더로서,
    입력 신호를 수신하는 제1 감산기;
    상기 제1 감산기에 연결된 시그마 회로; 및
    상기 제1 감산기 및 상기 시그마 회로에 연결되고, 출력 신호를 생성하도록 구성된 다중 비트 양자화기
    를 포함하고,
    상기 시그마 회로 또는 상기 다중 비트 양자화기는 상기 제1 감산기에 제1 피드백 신호를 생성하고,
    상기 제1 감산기는 상기 제1 피드백 신호 및 상기 입력 신호에 따라 감산 연산을 수행하고 델타 신호를 생성하고,
    상기 시그마 회로는 상기 SDM 인코더가 고역 통과 필터링 효과를 갖는 노이즈 전달 함수를 갖도록 상기 델타 신호에 대해 연산을 수행하고,
    상기 노이즈 전달 함수는 상기 입력 신호에 대한 상기 다중 비트 양자화기에 의해 초래된 양자화 오차의 비율이고,
    상기 출력 신호는 2개 이상의 레벨을 갖는,
    SDM 인코더.
  2. 제1항에 있어서,
    상기 다중 비트 양자화기에서 생성된 상기 출력 신호의 레벨들은 적어도 2개 비트로 표현되는, SDM 인코더.
  3. 제1항에 있어서,
    상기 시그마 회로는,
    상기 제1 감산기와 상기 다중 비트 양자화기의 입력 단자 사이에 연결된 적어도 하나의 적분기; 및
    상기 제1 감산기와 상기 다중 비트 양자화기의 출력 단자 사이에 연결된 지연 소자를 포함하는,
    SDM 인코더.
  4. 제1항에 있어서,
    상기 시그마 회로는,
    상기 제1 감산기와 상기 다중 비트 양자화기의 입력 단자 사이에 연결된 지연 소자; 및
    상기 다중 비트 양자화기의 출력 단자와 상기 지연 소자의 출력 단자 사이에 연결된 제2 감산기를 포함하는,
    SDM 인코더.
  5. 제4항에 있어서,
    상기 시그마 회로는,
    상기 제2 감산기와 상기 제1 감산기 사이에 연결되고, 상기 제2 감산기로부터 오차 신호를 수신하고 이에 대응하여 제1 피드백 신호를 상기 제1 감산기로 출력하도록 구성된 필터를 포함하고,
    여기서, 상기 필터는 디지털 유한 임펄스 응답(FIR, finite impulse response) 필터이고, 상기 필터의 필터 계수는 상기 노이즈 전달 함수가 (1-z-1)N에 비례하도록 선택되고, N은 정수인,
    SDM 인코더.
  6. 제1항에 있어서,
    상기 시그마 회로는 필터를 포함하고, 상기 필터는 상기 노이즈 전달 함수가 고역 통과 필터의 전달 함수에 비례하도록 설계되고, 상기 SDM 인코더는 N차 SDM 인코더이고,
    상기 필터는 N이 3보다 크거나 같을 때 안정성 향상을 제공하며,
    상기 필터는 디지털 무한 임펄스 응답(IIR, infinite impulse response) 필터인,
    SDM 인코더.
  7. 제6항에 있어서,
    상기 필터를 갖는 상기 SDM 인코더의 노이즈 전달 함수는 고역 통과 버터워스(Butterworth) 필터의 전달 함수에 비례하는, SDM 인코더.
  8. 제1항에 있어서,
    상기 다중 비트 양자화기에 의해 생성된 출력 신호는 적어도 16개 레벨을 갖는, SDM 인코더.
  9. 제1항에 있어서,
    상기 SDM 인코더는 부하에 연결되고, 상기 부하는 부하량을 생성하고, 특정 시간에 대응하는 부하량은 상기 특정 시간 이전의 시간에 대응하는 부하량에 의존하는, SDM 인코더.
  10. 제1항에 있어서,
    상기 SDM 인코더는 부하에 연결되고, 상기 부하는 부하량을 생성하고, 특정 시간에 대응하는 부하량은 상기 특정 시간 이전의 임의의 시간에 대응하는 부하량과 독립적인, SDM 인코더.
  11. 제1항에 있어서,
    상기 SDM 인코더는 채널에 적용되는 시스템에 연결되고,
    상기 시스템은 상기 채널로부터의 채널 출력에 따라 제2 피드백 신호를 생성하고,
    상기 시스템은 상기 SDM 인코더에 의해 생성된 출력 신호 및 상기 제2 피드백 신호에 따라 상기 채널에의 채널 입력을 생성하는,
    SDM 인코더.
  12. 제11항에 있어서,
    상기 채널은 상기 채널 입력과 상기 채널 출력 사이에 시간 지연을 야기하는, SDM 인코더.
  13. 제11항에 있어서,
    상기 시스템은 제3 감산기를 포함하고,
    상기 제3 감산기는 상기 SDM 인코더에 의해 생성된 출력 신호로부터 상기 제2 피드백 신호를 감산하고 제1 감산 결과를 생성하고,
    상기 채널 입력은 상기 제3 감산기에 의해 생성된 제1 감산 결과에 따라 생성되는,
    SDM 인코더.
  14. 제11항에 있어서,
    상기 시스템은 식별 필터 및 제4 감산기를 포함하고,
    상기 식별 필터는 상기 채널 입력을 수신하고 상기 채널 입력에 따라 식별 출력을 생성하고,
    상기 제4 감산기는 상기 식별 출력 및 상기 채널 출력에 따라 제2 감산 결과를 생성하고,
    상기 시스템은 상기 제2 감산 결과에 따라 제2 피드백 신호를 생성하는,
    SDM 인코더.
  15. 제1항에 있어서,
    상기 SDM 인코더는 적어도 DC-DC(직류-직류) 변환기를 포함하는 증폭기 또는 용량성 부하에 연결되는, SDM 인코더.
  16. 제1항에 있어서,
    상기 SDM 인코더는 복수의 사운드 생성 셀에 연결되고, 상기 SDM 인코더에 의해 생성된 출력 신호는 상기 복수의 사운드 생성 셀에 인가되는, SDM 인코더.
  17. 디지털 사운드 재구성 시스템으로서,
    제1항에 기재된 상기 SDM 인코더;
    복수의 사운드 생성 셀 - 상기 SDM 인코더의 출력 단자는 상기 복수의 사운드 생성 셀에 연결됨 -; 및
    상기 SDM 인코더의 입력 단자가 연결되는 전치 등화기
    를 포함하는 디지털 사운드 재구성 시스템.
  18. 제17항에 있어서,
    상기 전치 등화기는 적분기를 포함하는, 디지털 사운드 재구성 시스템.
  19. 신호 처리 시스템으로서,
    입력 신호를 수신하는 제1 감산기; 및
    상기 제1 감산기에 연결된 시그마 회로
    를 포함하고,
    상기 신호 처리 시스템은 왜곡 부분에 적용되고,
    상기 왜곡 부분은 왜곡 성분을 생성하고,
    상기 시그마 회로는 상기 제1 감산기에 제1 피드백 신호를 생성하고,
    상기 제1 감산기는 상기 제1 피드백 신호 및 상기 입력 신호에 따라 제1 감산 연산을 수행하고, 델타 신호를 생성하고,
    상기 시그마 회로는 상기 신호 처리 시스템이 고역 통과 필터링 효과를 갖는 노이즈 전달 함수를 갖도록 상기 델타 신호에 대해 연산을 수행하고;
    상기 노이즈 전달 함수는 상기 입력 신호에 대한 왜곡 부분에 의해 초래된 왜곡 성분의 비율이고,
    상기 왜곡 부분은 1비트 양자화 회로를 포함하지 않는,
    신호 처리 시스템.
  20. 제19항에 있어서,
    상기 시그마 회로는,
    상기 제1 감산기와 상기 왜곡 부분의 입력 단자 사이에 연결되고, 상기 델타 신호에 대한 적분 연산을 수행하도록 구성된 적어도 하나의 적분기를 포함하는,
    신호 처리 시스템.
  21. 제19항에 있어서,
    상기 신호 처리 시스템은 웨어러블 청각 디바이스 내에 배치되고,
    상기 왜곡 부분은 사용자의 외이도를 포함하고, 상기 왜곡 성분은 외이도 내의 폐색(occlusion) 노이즈를 포함하고,
    상기 웨어러블 청각 디바이스는 사운드 생성 디바이스 및 센서를 포함하고,
    상기 사운드 생성 디바이스는 외이도로 제1 음향파를 생성하며,
    상기 센서는 외이도로부터 제2 음향파를 감지하는,
    신호 처리 시스템.
  22. 제19항에 있어서,
    상기 시그마 회로는 노이즈 전달 함수의 고역 통과 필터링 효과로 인해 저주파 대역에서 고주파 대역으로 상기 왜곡 성분의 왜곡 에너지를 제거하도록 구성된, 신호 처리 시스템.
  23. 제19항에 있어서,
    상기 왜곡은 비선형 왜곡, 소프트 클리핑 왜곡, 및 클래스 AB 증폭기로부터 생성된 왜곡 중 적어도 하나를 포함하는, 신호 처리 시스템.
  24. 제19항에 있어서,
    상기 신호 처리 시스템은 신호 밀도 변조(SDM) 인코더로부터 상기 입력 신호를 수신하는, 신호 처리 시스템.
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