JP3549045B2 - スイッチング増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、音声信号などのアナログ信号あるいはマルチビット信号をデルタシグマ変調して１ビット変換した１ビットデジタル信号を高効率で増幅するスイッチング増幅器に関するものである。
【０００２】
【従来の技術】
デルタシグマ変調によって得られる１ビットデジタル信号は、積分器や加算器（後述する）の係数を適宜選択することによって、有効周波数帯域を広くしたり、ダイナミックレンジを広くしたりして、音源等に合わせた周波数特性を設定できるという優れた特徴を有している。このため、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｋ）、ＳＡＣＤ（Ｓｕｐｅｒ Ａｕｄｉｏ Ｃｏｍｐａｃｔ Ｄｉｓｋ）の新しい規格では、この１ビットデジタル信号が採用され、製品化されている。
【０００３】
一方、デルタシグマ変調によって得られる１ビットデジタル信号は、音声信号等の記録や機器間の伝送にあたって使用されるだけではない。この１ビットデジタル信号をそのまま半導体電力増幅素子に入力し、得られた大電圧のスイッチングパルスにローパスフィルタを通過させるだけで、電力増幅された復調アナログ信号を得ることもできる。
【０００４】
しかも、上記半導体電力増幅素子は、従前の増幅器のように、その線形域（不飽和域）が増幅に使用されるのではなくて、非線形域（飽和域）が増幅に使用されるので、デルタシグマ変調を用いるスイッチング増幅器は、極めて高効率で電力増幅を行うことができる。このような利点を生かして、製品化が始まろうとしている。
【０００５】
ここで、図３を参照しながら、デルタシグマ変調を用いた従来のスイッチング増幅器の典型例について説明する。
【０００６】
図３は、上記従来のスイッチング増幅器１の電気的構成を示すブロック図である。このスイッチング増幅器１は、図３に示すように、デルタシグマ変調回路３、定電圧スイッチング回路９、及びローパスフィルタ（ＬＰＦ）１０から構成されている。
【０００７】
上記デルタシグマ変調回路３は、加算器８、積分器・加算器群４、量子化器５、及び減衰器６とから構成されている。加算器８は、入力信号源２を介して入力される音声信号から減衰器６の出力を減算し、減算結果を積分器・加算器群４に送るようになっている。
【０００８】
上記積分器・加算器群４は、縦続接続され、入力された音声信号を順次積分していく高次の積分器（後述する図４の積分器ａ０〜ａ６参照）と、各積分器からの出力を相互に加算する加算器（後述する図４の加算器１８参照）とを備えている。
【０００９】
この積分器・加算器群４の上記加算器からの出力は、量子化器５に送られ、量子化器５から１ビットデジタル信号がデルタシグマ変調回路３の出力として上記定電圧スイッチング回路９に送られる。
【００１０】
この定電圧スイッチング回路９には、直流電圧＋ＥＯ と直流電圧−ＥＯ が供給されており、ここで、１ビットデジタル信号に基づいて、直流電圧＋ＥＯ 及び−ＥＯ のスイッチングが行われ、定電圧パルス信号として上記ローパスフィルタ１０に送られる。ローパスフィルタ１０では、上記の定電圧パルス信号がアナログ音声信号に復調されて、スピーカ１１に送られ、音声が再生される。
【００１１】
上記定電圧スイッチング回路９からの定電圧パルス信号は、上記減衰器６で減衰され、上記加算器８を介して上記積分器・加算器群４にネガティブフィードバックされる。これにより、上記量子化器５からの１ビットデジタル信号が入力された音声信号に対応したものになるようにフィードバック制御される。
【００１２】
上記構成によれば、入力信号源２からスイッチング増幅器１に音声信号が入力されると、デルタシグマ変調回路３によって１ビットデジタル信号に変換された後、定電圧スイッチング回路９に送られ、ここで、該１ビットデジタル信号に応じて変化する定電圧パルス信号が生成され、ローパスフィルタ１０を介してアナログ音声信号に復調された後、スピーカ１１によって音響化される。
【００１３】
上記構成を有するスイッチング増幅器１は、従前の増幅器のように、半導体電力増幅素子の線形域（不飽和域）を増幅に使用するのではなくて、定電圧スイッチング回路９に使用される半導体電力増幅素子を非線形域（飽和域）で使用するので、極めて高効率に電力増幅を行うことができるという優れた特徴を有している。
【００１４】
ここで、図４を参照しながら、従来のデルタシグマ変調回路３の構成例を説明する。
【００１５】
図４は、従来の７次のデルタシグマ変調回路の構成例を示すブロック図であり、同図に示すように、入力された音声信号（Ｘ）を順次積分していく縦続接続された７次の積分器ａ０〜ａ６と、これら積分器ａ０〜ａ６のそれぞれからの出力を極性を交互に変えて加算する加算器ｋ１〜ｋ７と、上記積分器ａ０〜ａ６の出力側にそれぞれ遅延器を介して設けられる乗算器ｃ１〜ｃ７（乗算器ｃ１〜ｃ７の乗算係数をそれぞれｃ１〜ｃ７とする。）と、部分負帰還ループを形成する乗算器ｂ１、ｂ２、及びｂ３（乗算器ｂ１、ｂ２、及びｂ３の乗算係数をそれぞれｂ１、ｂ２、及びｂ３とする。）と、上記乗算器ｃ１〜ｃ７の出力の加算を行う加算器１８と、この加算器１８の出力に対して、所定のクロック（図示しない）に応答して１ビットデジタル信号（Ｙ）に量子化する量子化器２０と、この量子化器２０からの１ビットデジタル信号（Ｙ）を１標本化クロック分だけ遅延させる遅延器１９と、この遅延器１９からの１ビットデジタル信号（Ｙ）をアナログに変換したものを極性を反転させて上記音声信号（Ｘ）に加算する加算器１７とを備えて構成される。
【００１６】
なお、図４中、Ｚ−１で示すブロックは遅延器を表す。また、図４中、加算器１７、ｋ２、ｋ４、及びｋ６付近に記載の「−」は極性を反転することを表し、このように極性が反転された後、対応する各加算器でそれぞれ加算される。
【００１７】
上記構成により、量子化器２０からの１ビットデジタル信号（Ｙ）が、入力信号（Ｘ）に対応したものとなるように、フィードバック制御が行われる。また、上記乗算器の各乗算係数（ａ０〜ａ６、ｂ１〜ｂ３、及びｃ１〜ｃ７）を適宜選択することによって、有効周波数帯域を広くしたり、ダイナミックレンジを広くしたりして、適宜、音源に合わせた周波数特性を設定し得る。
【００１８】
【発明が解決しようとする課題】
しかしながら、上記従来のスイッチング増幅器１においては、定電圧スイッチング回路９で使用される上記半導体電力増幅素子に、ターンオン及びターンオフ時に遅延時間が生じてしまう。このようにして生じた遅延時間のために、上記デルタシグマ変調回路は、アルゴリズムどおりの伝達特性を維持できなくなる。その結果、上記定電圧スイッチング回路９からの定電圧パルス信号の上記積分器・加算器群４へのネガティブフィードバック制御が十分に行えなくなるので、所望の周波数帯域やダイナミックレンジが得られないという問題点を有している。
【００１９】
【課題を解決するための手段】
本発明に係る発明のスイッチング増幅器は、上記課題を解決するために、入力信号をデルタシグマ変調するデルタシグマ変調回路と、上記デルタシグマ変調回路の出力に基づいて、所定の直流電圧を電力増幅素子によりスイッチングして定電圧パルス信号を出力する定電圧スイッチング回路と、上記の定電圧パルス信号をアナログ信号に復調して出力する復調回路とを備えたスイッチング増幅器において、次の措置を講じたことを特徴としている。
【００２０】
すなわち、上記スイッチング増幅器は、上記デルタシグマ変調回路が、上記の電力増幅素子のスイッチングの際に生じる遅延時間を相殺する遅延補償回路を備えたことを特徴としている。
【００２１】
上記構成によれば、入力信号はデルタシグマ変調回路においてデルタシグマ変調された後、定電圧スイッチング回路に送られ、ここで、所定の直流電圧が電力増幅素子によってスイッチングされ、定電圧パルス信号として復調回路（例えば、ローパスフィルタ）に送られる。復調回路では、定電圧パルス信号がアナログ信号に復調されて外部へ出力される。この復調されたアナログ信号は、スピーカ等に入力されると、入力信号が再生されることになる。
【００２２】
上記電力増幅素子においては、スイッチングの際（ターンオン及びターンオフ時）に遅延時間が生じる。このようにして生じた遅延時間のために、デルタシグマ変調回路は、アルゴリズムどおりの伝達特性を維持できなくなる。その結果、スイッチング増幅器においては、所望の周波数帯域やダイナミックレンジが得られなくなってしまう。
【００２３】
そこで、上記スイッチング増幅器によれば、デルタシグマ変調回路に遅延補償回路が設けられている。これにより、電力増幅素子のスイッチングの際に生じる上記の遅延時間が遅延補償回路によって相殺されるので、デルタシグマ変調回路は、アルゴリズムどおりの伝達特性を維持できることになる。その結果、スイッチング増幅器は、所望の周波数帯域やダイナミックレンジを得ることが可能となる。
【００２４】
上記のスイッチング増幅器において、上記デルタシグマ変調回路は、上記の定電圧パルス信号を負帰還するフィードバックループを備え、上記の遅延補償回路は、該フィードバックループ内に設けられ、上記電力増幅素子のスイッチングの際に遅延時間に略等しい遅延時間を生ずるものであることが好ましい。
【００２５】
上記電力増幅素子においては、スイッチングの際（ターンオン及びターンオフ時）に遅延時間が生じる。このようにして生じた遅延時間のために、デルタシグマ変調回路は、アルゴリズムどおりの伝達特性を維持できなくなる。この結果、上記定電圧スイッチング回路からの定電圧パルス信号のデルタシグマ変調回路へのネガティブフィードバック制御が十分に行えなくなり、スイッチング増幅器においては所望の周波数帯域やダイナミックレンジが得られなくなってしまう。
【００２６】
そこで、上記の遅延補償回路を上記フィードバックループ内に設けることによって、上記フィードバックループ内で生じた遅延時間が該ループを介して負帰還される。これにより、電力増幅素子のスイッチングの際に生じる上記の遅延時間が、負帰還されてきたフィードバックループ内の遅延時間によって略相殺されるので、上記電力増幅素子に係る遅延時間による悪影響が回避され、デルタシグマ変調回路は、アルゴリズムどおりの伝達特性を維持することが可能となる。その結果、上記定電圧スイッチング回路からの定電圧パルス信号のデルタシグマ変調回路へのネガティブフィードバック制御が十分に行われるので、スイッチング増幅器は所望の周波数帯域やダイナミックレンジを有することが可能となる。
【００２７】
上記の遅延補償回路は、第１の遅延器と、第２の遅延器と第３の遅延器をシリーズに接続した遅延器群とが並列接続されたものであることが好ましい。この場合、簡単な構成で、遅延補償回路を実現できる。
【００２８】
また、上記の第１の遅延器に更に第１の乗算器が直列に接続されていると共に、上記遅延器群に更に第２の乗算器が直列に接続されていることが好ましい。この場合、第１及び第２の乗算器を設けることによって、位相だけではなくて振幅（レベル）も正確に設定でき、これによりフィードバック量の精度が向上するので、遅延補償の精度が向上する。
【００２９】
更に、上記の第１の乗算器の乗算係数と上記の第２の乗算器の乗算係数との和が１であることが好ましい。この場合、遅延補償の精度が著しく向上する。
【００３０】
また、上記フィードバックループは、上記デルタシグマ変調回路の出力を減衰させる減衰器と、この減衰器の出力を遅延させる遅延器と、遅延器の出力を加算して上記デルタシグマ変調回路の入力側に送る加算器とを備えることが好ましい。このように、上記フィードバックループは簡単な構成で実現できる。
【００３１】
【発明の実施の形態】
本発明の実施の一形態について図１及び図２に基づいて説明すれば、以下のとおりである。なお、前述の従来のスイッチング増幅器１と同じ機能を有する部材には同じ参照番号を付記し、詳細な説明は省略する。
【００３２】
本実施の形態に係るスイッチング増幅器は、デルタシグマ変調回路が次の点において図４で示した従来のデルタシグマ変調回路と異なっている。すなわち、図４の従来のデルタシグマ変調回路においては、量子化器２０からの１ビットデジタル信号（Ｙ）が遅延器１９を介して加算器１７に入力される構成であった。
【００３３】
これに対して、本実施の形態に係るスイッチング増幅器においては、図１に示すように、乗算器２１（減衰器）と遅延器２２とが直列に接続されたものと、乗算器２３（減衰器）、遅延器２４、及び遅延器２５が直列に接続されたものとが互いに並列に接続されたものが、上記量子化器２０から上記加算器１７へのフィードバックループ内に設けられた構成を有している。この量子化器２０からの１ビットデジタル信号（Ｙ）は、遅延補償されて加算器１７に入力されるようになっている。
【００３４】
上記乗算器２１は、量子化器２０からの１ビットデジタル信号（Ｙ）に対して乗算係数のｄ１を乗算して上記遅延器２２に送るものである。上記遅延器２２では、乗算係数ｄ１が乗算された１ビットデジタル信号（Ｙ）が１標本化クロック分だけ遅延されて加算器２６に送られる。
【００３５】
上記乗算器２３は、量子化器２０からの１ビットデジタル信号（Ｙ）に対して乗算係数の（１−ｄ１）を乗算して上記遅延器２４に送るものである。上記遅延器２４では、乗算係数ｄ１が乗算された１ビットデジタル信号（Ｙ）が１標本化クロック分だけ遅延された後、上記遅延器２５に送られ、ここで更に１標本化クロック分だけ遅延されて加算器２６に送られる。つまり、上記遅延器２４及び２５では、上記乗算器２３の出力が、合計２標本化クロック分だけ遅延される。
【００３６】
上記乗算器２１及び２３では、各乗算係数に基づいて、量子化器２０からの１ビットデジタル信号（Ｙ）の振幅が、上記遅延による影響を相殺できるように調整される。つまり、遅延による影響を受けた１ビットデジタル信号（Ｙ）の位相、及び振幅の双方が相殺されることになる。このように、位相、及び振幅の双方を高精度に相殺するためには、上記乗算器２１の乗算係数と上記乗算器２３の乗算係数との和が１であることが好ましい。
【００３７】
上記加算器２６では、上記のようにして１標本化クロック分だけ遅延された１ビットデジタル信号（Ｙ）と、上記のようにして２標本化クロック分だけ遅延された１ビットデジタル信号（Ｙ）とに対して加算が行われ、その加算結果は極性が反転されて上記加算器１７に送られ、ここで、上記音声信号（Ｘ）に加算される。
【００３８】
本実施の形態において上記構成を採用したのは、次の理由に基づいている。すなわち、スイッチング増幅器１において、定電圧スイッチング回路９で使用される上記半導体電力増幅素子に、スイッチング時（ターンオン及びターンオフ時）に遅延時間が生じ、このようにして生じた遅延時間は前記遅延器１９の遅延だけでは補償できず、このために、デルタシグマ変調回路がアルゴリズムどおりの伝達特性を維持できなくなる。上記構成の採用は、このような不具合を克服するためである。
【００３９】
上記乗算器２１の乗算係数をｄ１とすると、上記乗算器２３の乗算係数は（１−ｄ１）となるように設定されている。例えば、使用する半導体電力増幅素子の遅延時間が約１００ｎｓｅｃである場合、上記乗算器２１の乗算係数をｄ１を０．４４とし、乗算係数ａ０＝１／１０、乗算係数ａ１＝１／３、乗算係数ａ２＝３／１０、乗算係数ａ３＝１／１５、乗算係数ａ４＝１／２０、乗算係数ａ５＝１／３０、乗算係数ａ６＝１／７７、乗算係数ｂ１＝１／８０、乗算係数ｂ２＝１／１２５、乗算係数ｂ３＝１／１２５、乗算係数ｃ１＝５、乗算係数ｃ２＝２．５、乗算係数ｃ３＝２、乗算係数ｃ４＝２、乗算係数ｃ５＝１．２５、乗算係数ｃ６＝１、及び乗算係数ｃ７＝１にそれぞれ設定することによって、デルタシグマ変調回路内のフィードバックループ内の遅延時間を約１００ｎｓｅｃにできる。
【００４０】
つまり、使用する半導体電力増幅素子のターンオン及びターンオフ時に生じる遅延時間と、デルタシグマ変調回路内のフィードバックループ（負帰還ループ）内の遅延時間とを一致させることによって、半導体電力増幅素子で生じる遅延時間が相殺され、スイッチング増幅器がアルゴリズムどおりの伝達特性を維持することができる。
【００４１】
ここで、図１に示したデルタシグマ変調回路の量子化ノイズ分布を図２に示す。また、比較のために、図４に示した従来のデルタシグマ変調回路の量子化ノイズ分布を図５に示す。図２及び図５から、図１のデルタシグマ変調回路の方が、図４の従来のデルタシグマ変調回路よりも量子化ノイズが抑制されていることがわかる。
【００４２】
デルタシグマ変調回路内のフィードバックループ内のフィードバック信号が１である場合に対する最大入力信号レベルを発振限界値としたとき、従来のデルタシグマ変調回路の発振限界値は０．７１であるのに対し、本実施の形態に係るデルタシグマ変調回路の発振限界値は０．７４であった。これは、所望の電力増幅効率が得られたことを意味する。
【００４３】
また、オーディオ性能は、従来のデルタシグマ変調回路におけるＳＮ比が１０８ｄＢ、ダイナミックレンジが１１０ｄＢであるのに対し、本実施の形態に係るデルタシグマ変調回路におけるＳＮ比は１１７ｄＢ、ダイナミックレンジが１２０ｄＢであったことがわかる。これは、所望のオーディオ性能が得られたことを意味する。
【００４４】
なお、図２及び図５は、ＦＦＴ周波数分析結果を示しており、これらの図に示されるノイズ分布の２乗平均値と最大入力信号強度の比をとったものがＳ／Ｎである。このＳ／Ｎに聴感補正（Ａカーブ）を掛けたものがダイナミックレンジであり、図２及び図５からデルタシグマ変調回路における上記発振限界値、上記ＳＮ比、及び上記ダイナミックレンジの各値が得られる。
【００４５】
ところで、量子化器２０と加算器１７との間に設けられる上記遅延補償回路（並列回路）において、乗算器２１と遅延器２２とが直列に接続されたものと、乗算器２３、遅延器２４、及び遅延器２５が直列に接続されたものとが互いに並列に接続される例について説明してきたが、本発明はこれに限定されるものではなく、使用する半導体電力増幅素子のスイッチング時（ターンオン及びターンオフ時）に生じる遅延時間と、デルタシグマ変調回路内のフィードバックループ内の遅延時間とを一致させることができる構成であればよい。
【００４６】
また、本発明は、上記遅延補償回路が上記フィードバックループ内に設けられており、上記の半導体電力増幅素子のスイッチングの際に生じる遅延時間を相殺できる構成が上記デルタシグマ変調回路内に設けられた構成である。
【００４７】
更に、上記説明では、乗算器２１及び２３を設ける例について説明したが、これに限定されるものではなく、遅延補償の精度の点（振幅（レベル）が完全に相殺できない点）においては少し劣るが、上記乗算器２１及び２３が設けられていない構成（すなわち、上記遅延器２２と、上記遅延器２４及び上記遅延器２５をシリーズに接続した遅延器群とが並列接続された構成）でもよい。
【００４８】
本発明に係る第１スイッチング増幅器は、以上のように、入力信号をデルタシグマ変調し、その変調信号に基づいて定電圧をスイッチングし、そのスイッチング出力をローパスフィルタによってアナログ変換して出力することによって上記入力信号を効率よく電力増幅する、デルタシグマ変調を用いるスイッチング増幅器であって、デルタシグマ変調部分を上記入力信号を高次積分し、各積分器の出力を相互に加算して出力する積分器・加算器群と、該積分器・加算器群からの出力を量子化する量子化器と、該量子化器の量子化結果に基づいて上記定電圧をスイッチングするスイッチング回路と、該スイッチング回路のスイッチング出力を遅延器を介して上記積分器・加算器群の入力側にフィードバックするフィードバックループとを含んで構成し、上記フィードバックループ内に第１の遅延器と、第２の遅延器と第３の遅延器をシリーズに接続した遅延器群とが並列接続されている構成を有している。
【００４９】
また、本発明に係る第２スイッチング増幅器は、以上のように、入力信号をデルタシグマ変調し、その変調信号に基づいて定電圧をスイッチングし、そのスイッチング出力をローパスフィルタによってアナログ変換して出力することによって上記入力信号を効率よく電力増幅する、デルタシグマ変調を用いるスイッチング増幅器であって、デルタシグマ変調部分を上記入力信号を高次積分し、各積分器の出力を相互に加算して出力する積分器・加算器群と、該積分器・加算器群からの出力を量子化する量子化器と、該量子化器の量子化結果に基づいて上記定電圧をスイッチングするスイッチング回路と、該スイッチング回路のスイッチング出力を遅延器を介して上記積分器・加算器群の入力側にフィードバックするフィードバックループとを含んで構成し、上記フィードバックループ内に第１の遅延器と第１の乗算器と、第２及び第３の遅延器及び第２の乗算器をシリーズに接続したものとが並列接続されている構成を有している。
【００５０】
また、本発明に係る第３スイッチング増幅器は、以上のように、上記の第２スイッチング増幅器のフィードバックループ内の第１の乗算器の乗算係数と第２の乗算器の乗算係数との和が１に等しい構成を有している。
【００５１】
また、本発明に係る第４スイッチング増幅器は、以上のように、上記の第１乃至第３スイッチング増幅器の何れかに記載のスイッチング増幅器において、上記フィードバックループは、減衰器、加算器、及び遅延器で構成されている。
【００５２】
また、本発明に係る第５スイッチング増幅器は、以上のように、入力信号をデルタシグマ変調し、その変調信号に基づいて定電圧をスイッチングし、そのスイッチング出力をローパスフィルタによってアナログ変換して出力することによって上記入力信号を効率よく電力増幅する、デルタシグマ変調を用いるスイッチング増幅器であって、上記定電圧スイッチング回路のスイッチング素子特性により発生する信号遅延時間とフィードバック内の遅延時間が一致する構成を有している。
【００５３】
上記の第１乃至第５スイッチング増幅器によれば、定電圧スイッチング回路に使用される半導体電力増幅素子で発生する、ターンオン、ターンオフ時の遅延時間の影響を回避できるため、上記フィードバック制御が十分に行え、所望の周波数帯域やダイナミックレンジが得られる。
【００５４】
【発明の効果】
本発明に係る発明のスイッチング増幅器は、上記課題を解決するために、入力信号をデルタシグマ変調するデルタシグマ変調回路と、上記デルタシグマ変調回路の出力に基づいて、所定の直流電圧を電力増幅素子によりスイッチングして定電圧パルス信号を出力する定電圧スイッチング回路と、該定電圧パルス信号をアナログ信号に復調して出力する復調回路とを備えたスイッチング増幅器において、次の措置を講じたことを特徴としている。
【００５５】
すなわち、上記スイッチング増幅器は、上記デルタシグマ変調回路が、上記の電力増幅素子のスイッチングの際に生じる遅延時間を相殺する遅延補償回路を備えたことを特徴としている。
【００５６】
上記電力増幅素子においては、スイッチングの際（ターンオン及びターンオフ時）に遅延時間が生じる。このようにして生じた遅延時間のために、デルタシグマ変調回路は、アルゴリズムどおりの伝達特性を維持できなくなる。この結果、スイッチング増幅器は、所望の周波数帯域やダイナミックレンジが得られなくなってしまう。
【００５７】
そこで、上記スイッチング増幅器によれば、デルタシグマ変調回路に遅延補償回路が設けられている。これにより、電力増幅素子のスイッチングの際に生じる上記の遅延時間が遅延補償回路によって相殺されるので、デルタシグマ変調回路は、アルゴリズムどおりの伝達特性を維持できることになる。この結果、スイッチング増幅器は、所望の周波数帯域やダイナミックレンジを得ることが可能となるという効果を奏する。
【００５８】
上記のスイッチング増幅器において、上記デルタシグマ変調回路は、上記の定電圧パルス信号を負帰還するフィードバックループを備え、上記の遅延補償回路は、該フィードバックループ内に設けられ、上記電力増幅素子のスイッチングの際に遅延時間に略等しい遅延時間を生ずるものであることが好ましい。
【００５９】
この場合、上記の遅延補償回路を上記フィードバックループ内に設けることによって、上記フィードバックループ内で生じた遅延時間が該ループを介して負帰還される。これにより、電力増幅素子のスイッチングの際に生じる上記の遅延時間が、負帰還されてきたフィードバックループ内の遅延時間によって略相殺されるので、上記電力増幅素子に係る遅延時間による悪影響が回避され、デルタシグマ変調回路は、アルゴリズムどおりの伝達特性を維持することが可能となる。この結果、上記定電圧スイッチング回路からの定電圧パルス信号のデルタシグマ変調回路へのネガティブフィードバック制御が十分に行われるので、スイッチング増幅器は所望の周波数帯域やダイナミックレンジを有することが可能となるという効果を奏する。
【００６０】
上記の遅延補償回路は、第１の遅延器と、第２の遅延器と第３の遅延器をシリーズに接続した遅延器群とが並列接続されたものであることが好ましい。この場合、簡単な構成で、遅延補償回路を実現できるという効果を奏する。
【００６１】
また、上記の第１の遅延器に更に第１の乗算器が直列に接続されていると共に、上記遅延器群に更に第２の乗算器が直列に接続されていることが好ましい。この場合、第１及び第２の乗算器を設けることによって、フィードバック量の精度が向上するので、遅延補償の精度が向上するという効果を奏する。
【００６２】
更に、上記の第１の乗算器の乗算係数と上記の第２の乗算器の乗算係数との和が１であることが好ましい。この場合、遅延補償の精度が著しく向上するという効果を奏する。
【００６３】
また、上記フィードバックループは、上記デルタシグマ変調回路の出力を減衰させる減衰器と、この減衰器の出力を遅延させる遅延器と、遅延器の出力を加算して上記デルタシグマ変調回路の入力側に送る加算器とを備えることが好ましい。この場合、上記フィードバックループは簡単な構成で実現できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係るデルタシグマ変調回路の一例を示すブロック図である。
【図２】本発明のデルタシグマ変調回路のアルゴリズムでシミュレーションした場合の量子化ノイズ分布図である。
【図３】従来の典型的なデルタシグマ変調を用いるスイッチング増幅器の構成を示すブロック図である。
【図４】従来のデルタシグマ変調回路の一例を示すブロック図である。
【図５】従来のデルタシグマ変調回路のアルゴリズムでシミュレーションした場合の量子化ノイズ分布図である。
【符号の説明】
１ スイッチング増幅器
２ 入力信号源
３ デルタシグマ変調回路
９ 定電圧スイッチング回路
１０ ローパスフィルタ（復調器）
１７ 加算器
２１ 乗算器（第１の乗算器、減衰器、遅延補償回路）
２３ 乗算器（第２の乗算器、減衰器、遅延補償回路）
２２ 遅延器（第１の遅延器、遅延補償回路）
２４ 遅延器（第２の遅延器、遅延補償回路）
２５ 遅延器（第３の遅延器、遅延補償回路）
【発明の属する技術分野】
本発明は、音声信号などのアナログ信号あるいはマルチビット信号をデルタシグマ変調して１ビット変換した１ビットデジタル信号を高効率で増幅するスイッチング増幅器に関するものである。
【０００２】
【従来の技術】
デルタシグマ変調によって得られる１ビットデジタル信号は、積分器や加算器（後述する）の係数を適宜選択することによって、有効周波数帯域を広くしたり、ダイナミックレンジを広くしたりして、音源等に合わせた周波数特性を設定できるという優れた特徴を有している。このため、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｋ）、ＳＡＣＤ（Ｓｕｐｅｒ Ａｕｄｉｏ Ｃｏｍｐａｃｔ Ｄｉｓｋ）の新しい規格では、この１ビットデジタル信号が採用され、製品化されている。
【０００３】
一方、デルタシグマ変調によって得られる１ビットデジタル信号は、音声信号等の記録や機器間の伝送にあたって使用されるだけではない。この１ビットデジタル信号をそのまま半導体電力増幅素子に入力し、得られた大電圧のスイッチングパルスにローパスフィルタを通過させるだけで、電力増幅された復調アナログ信号を得ることもできる。
【０００４】
しかも、上記半導体電力増幅素子は、従前の増幅器のように、その線形域（不飽和域）が増幅に使用されるのではなくて、非線形域（飽和域）が増幅に使用されるので、デルタシグマ変調を用いるスイッチング増幅器は、極めて高効率で電力増幅を行うことができる。このような利点を生かして、製品化が始まろうとしている。
【０００５】
ここで、図３を参照しながら、デルタシグマ変調を用いた従来のスイッチング増幅器の典型例について説明する。
【０００６】
図３は、上記従来のスイッチング増幅器１の電気的構成を示すブロック図である。このスイッチング増幅器１は、図３に示すように、デルタシグマ変調回路３、定電圧スイッチング回路９、及びローパスフィルタ（ＬＰＦ）１０から構成されている。
【０００７】
上記デルタシグマ変調回路３は、加算器８、積分器・加算器群４、量子化器５、及び減衰器６とから構成されている。加算器８は、入力信号源２を介して入力される音声信号から減衰器６の出力を減算し、減算結果を積分器・加算器群４に送るようになっている。
【０００８】
上記積分器・加算器群４は、縦続接続され、入力された音声信号を順次積分していく高次の積分器（後述する図４の積分器ａ０〜ａ６参照）と、各積分器からの出力を相互に加算する加算器（後述する図４の加算器１８参照）とを備えている。
【０００９】
この積分器・加算器群４の上記加算器からの出力は、量子化器５に送られ、量子化器５から１ビットデジタル信号がデルタシグマ変調回路３の出力として上記定電圧スイッチング回路９に送られる。
【００１０】
この定電圧スイッチング回路９には、直流電圧＋ＥＯ と直流電圧−ＥＯ が供給されており、ここで、１ビットデジタル信号に基づいて、直流電圧＋ＥＯ 及び−ＥＯ のスイッチングが行われ、定電圧パルス信号として上記ローパスフィルタ１０に送られる。ローパスフィルタ１０では、上記の定電圧パルス信号がアナログ音声信号に復調されて、スピーカ１１に送られ、音声が再生される。
【００１１】
上記定電圧スイッチング回路９からの定電圧パルス信号は、上記減衰器６で減衰され、上記加算器８を介して上記積分器・加算器群４にネガティブフィードバックされる。これにより、上記量子化器５からの１ビットデジタル信号が入力された音声信号に対応したものになるようにフィードバック制御される。
【００１２】
上記構成によれば、入力信号源２からスイッチング増幅器１に音声信号が入力されると、デルタシグマ変調回路３によって１ビットデジタル信号に変換された後、定電圧スイッチング回路９に送られ、ここで、該１ビットデジタル信号に応じて変化する定電圧パルス信号が生成され、ローパスフィルタ１０を介してアナログ音声信号に復調された後、スピーカ１１によって音響化される。
【００１３】
上記構成を有するスイッチング増幅器１は、従前の増幅器のように、半導体電力増幅素子の線形域（不飽和域）を増幅に使用するのではなくて、定電圧スイッチング回路９に使用される半導体電力増幅素子を非線形域（飽和域）で使用するので、極めて高効率に電力増幅を行うことができるという優れた特徴を有している。
【００１４】
ここで、図４を参照しながら、従来のデルタシグマ変調回路３の構成例を説明する。
【００１５】
図４は、従来の７次のデルタシグマ変調回路の構成例を示すブロック図であり、同図に示すように、入力された音声信号（Ｘ）を順次積分していく縦続接続された７次の積分器ａ０〜ａ６と、これら積分器ａ０〜ａ６のそれぞれからの出力を極性を交互に変えて加算する加算器ｋ１〜ｋ７と、上記積分器ａ０〜ａ６の出力側にそれぞれ遅延器を介して設けられる乗算器ｃ１〜ｃ７（乗算器ｃ１〜ｃ７の乗算係数をそれぞれｃ１〜ｃ７とする。）と、部分負帰還ループを形成する乗算器ｂ１、ｂ２、及びｂ３（乗算器ｂ１、ｂ２、及びｂ３の乗算係数をそれぞれｂ１、ｂ２、及びｂ３とする。）と、上記乗算器ｃ１〜ｃ７の出力の加算を行う加算器１８と、この加算器１８の出力に対して、所定のクロック（図示しない）に応答して１ビットデジタル信号（Ｙ）に量子化する量子化器２０と、この量子化器２０からの１ビットデジタル信号（Ｙ）を１標本化クロック分だけ遅延させる遅延器１９と、この遅延器１９からの１ビットデジタル信号（Ｙ）をアナログに変換したものを極性を反転させて上記音声信号（Ｘ）に加算する加算器１７とを備えて構成される。
【００１６】
なお、図４中、Ｚ−１で示すブロックは遅延器を表す。また、図４中、加算器１７、ｋ２、ｋ４、及びｋ６付近に記載の「−」は極性を反転することを表し、このように極性が反転された後、対応する各加算器でそれぞれ加算される。
【００１７】
上記構成により、量子化器２０からの１ビットデジタル信号（Ｙ）が、入力信号（Ｘ）に対応したものとなるように、フィードバック制御が行われる。また、上記乗算器の各乗算係数（ａ０〜ａ６、ｂ１〜ｂ３、及びｃ１〜ｃ７）を適宜選択することによって、有効周波数帯域を広くしたり、ダイナミックレンジを広くしたりして、適宜、音源に合わせた周波数特性を設定し得る。
【００１８】
【発明が解決しようとする課題】
しかしながら、上記従来のスイッチング増幅器１においては、定電圧スイッチング回路９で使用される上記半導体電力増幅素子に、ターンオン及びターンオフ時に遅延時間が生じてしまう。このようにして生じた遅延時間のために、上記デルタシグマ変調回路は、アルゴリズムどおりの伝達特性を維持できなくなる。その結果、上記定電圧スイッチング回路９からの定電圧パルス信号の上記積分器・加算器群４へのネガティブフィードバック制御が十分に行えなくなるので、所望の周波数帯域やダイナミックレンジが得られないという問題点を有している。
【００１９】
【課題を解決するための手段】
本発明に係る発明のスイッチング増幅器は、上記課題を解決するために、入力信号をデルタシグマ変調するデルタシグマ変調回路と、上記デルタシグマ変調回路の出力に基づいて、所定の直流電圧を電力増幅素子によりスイッチングして定電圧パルス信号を出力する定電圧スイッチング回路と、上記の定電圧パルス信号をアナログ信号に復調して出力する復調回路とを備えたスイッチング増幅器において、次の措置を講じたことを特徴としている。
【００２０】
すなわち、上記スイッチング増幅器は、上記デルタシグマ変調回路が、上記の電力増幅素子のスイッチングの際に生じる遅延時間を相殺する遅延補償回路を備えたことを特徴としている。
【００２１】
上記構成によれば、入力信号はデルタシグマ変調回路においてデルタシグマ変調された後、定電圧スイッチング回路に送られ、ここで、所定の直流電圧が電力増幅素子によってスイッチングされ、定電圧パルス信号として復調回路（例えば、ローパスフィルタ）に送られる。復調回路では、定電圧パルス信号がアナログ信号に復調されて外部へ出力される。この復調されたアナログ信号は、スピーカ等に入力されると、入力信号が再生されることになる。
【００２２】
上記電力増幅素子においては、スイッチングの際（ターンオン及びターンオフ時）に遅延時間が生じる。このようにして生じた遅延時間のために、デルタシグマ変調回路は、アルゴリズムどおりの伝達特性を維持できなくなる。その結果、スイッチング増幅器においては、所望の周波数帯域やダイナミックレンジが得られなくなってしまう。
【００２３】
そこで、上記スイッチング増幅器によれば、デルタシグマ変調回路に遅延補償回路が設けられている。これにより、電力増幅素子のスイッチングの際に生じる上記の遅延時間が遅延補償回路によって相殺されるので、デルタシグマ変調回路は、アルゴリズムどおりの伝達特性を維持できることになる。その結果、スイッチング増幅器は、所望の周波数帯域やダイナミックレンジを得ることが可能となる。
【００２４】
上記のスイッチング増幅器において、上記デルタシグマ変調回路は、上記の定電圧パルス信号を負帰還するフィードバックループを備え、上記の遅延補償回路は、該フィードバックループ内に設けられ、上記電力増幅素子のスイッチングの際に遅延時間に略等しい遅延時間を生ずるものであることが好ましい。
【００２５】
上記電力増幅素子においては、スイッチングの際（ターンオン及びターンオフ時）に遅延時間が生じる。このようにして生じた遅延時間のために、デルタシグマ変調回路は、アルゴリズムどおりの伝達特性を維持できなくなる。この結果、上記定電圧スイッチング回路からの定電圧パルス信号のデルタシグマ変調回路へのネガティブフィードバック制御が十分に行えなくなり、スイッチング増幅器においては所望の周波数帯域やダイナミックレンジが得られなくなってしまう。
【００２６】
そこで、上記の遅延補償回路を上記フィードバックループ内に設けることによって、上記フィードバックループ内で生じた遅延時間が該ループを介して負帰還される。これにより、電力増幅素子のスイッチングの際に生じる上記の遅延時間が、負帰還されてきたフィードバックループ内の遅延時間によって略相殺されるので、上記電力増幅素子に係る遅延時間による悪影響が回避され、デルタシグマ変調回路は、アルゴリズムどおりの伝達特性を維持することが可能となる。その結果、上記定電圧スイッチング回路からの定電圧パルス信号のデルタシグマ変調回路へのネガティブフィードバック制御が十分に行われるので、スイッチング増幅器は所望の周波数帯域やダイナミックレンジを有することが可能となる。
【００２７】
上記の遅延補償回路は、第１の遅延器と、第２の遅延器と第３の遅延器をシリーズに接続した遅延器群とが並列接続されたものであることが好ましい。この場合、簡単な構成で、遅延補償回路を実現できる。
【００２８】
また、上記の第１の遅延器に更に第１の乗算器が直列に接続されていると共に、上記遅延器群に更に第２の乗算器が直列に接続されていることが好ましい。この場合、第１及び第２の乗算器を設けることによって、位相だけではなくて振幅（レベル）も正確に設定でき、これによりフィードバック量の精度が向上するので、遅延補償の精度が向上する。
【００２９】
更に、上記の第１の乗算器の乗算係数と上記の第２の乗算器の乗算係数との和が１であることが好ましい。この場合、遅延補償の精度が著しく向上する。
【００３０】
また、上記フィードバックループは、上記デルタシグマ変調回路の出力を減衰させる減衰器と、この減衰器の出力を遅延させる遅延器と、遅延器の出力を加算して上記デルタシグマ変調回路の入力側に送る加算器とを備えることが好ましい。このように、上記フィードバックループは簡単な構成で実現できる。
【００３１】
【発明の実施の形態】
本発明の実施の一形態について図１及び図２に基づいて説明すれば、以下のとおりである。なお、前述の従来のスイッチング増幅器１と同じ機能を有する部材には同じ参照番号を付記し、詳細な説明は省略する。
【００３２】
本実施の形態に係るスイッチング増幅器は、デルタシグマ変調回路が次の点において図４で示した従来のデルタシグマ変調回路と異なっている。すなわち、図４の従来のデルタシグマ変調回路においては、量子化器２０からの１ビットデジタル信号（Ｙ）が遅延器１９を介して加算器１７に入力される構成であった。
【００３３】
これに対して、本実施の形態に係るスイッチング増幅器においては、図１に示すように、乗算器２１（減衰器）と遅延器２２とが直列に接続されたものと、乗算器２３（減衰器）、遅延器２４、及び遅延器２５が直列に接続されたものとが互いに並列に接続されたものが、上記量子化器２０から上記加算器１７へのフィードバックループ内に設けられた構成を有している。この量子化器２０からの１ビットデジタル信号（Ｙ）は、遅延補償されて加算器１７に入力されるようになっている。
【００３４】
上記乗算器２１は、量子化器２０からの１ビットデジタル信号（Ｙ）に対して乗算係数のｄ１を乗算して上記遅延器２２に送るものである。上記遅延器２２では、乗算係数ｄ１が乗算された１ビットデジタル信号（Ｙ）が１標本化クロック分だけ遅延されて加算器２６に送られる。
【００３５】
上記乗算器２３は、量子化器２０からの１ビットデジタル信号（Ｙ）に対して乗算係数の（１−ｄ１）を乗算して上記遅延器２４に送るものである。上記遅延器２４では、乗算係数ｄ１が乗算された１ビットデジタル信号（Ｙ）が１標本化クロック分だけ遅延された後、上記遅延器２５に送られ、ここで更に１標本化クロック分だけ遅延されて加算器２６に送られる。つまり、上記遅延器２４及び２５では、上記乗算器２３の出力が、合計２標本化クロック分だけ遅延される。
【００３６】
上記乗算器２１及び２３では、各乗算係数に基づいて、量子化器２０からの１ビットデジタル信号（Ｙ）の振幅が、上記遅延による影響を相殺できるように調整される。つまり、遅延による影響を受けた１ビットデジタル信号（Ｙ）の位相、及び振幅の双方が相殺されることになる。このように、位相、及び振幅の双方を高精度に相殺するためには、上記乗算器２１の乗算係数と上記乗算器２３の乗算係数との和が１であることが好ましい。
【００３７】
上記加算器２６では、上記のようにして１標本化クロック分だけ遅延された１ビットデジタル信号（Ｙ）と、上記のようにして２標本化クロック分だけ遅延された１ビットデジタル信号（Ｙ）とに対して加算が行われ、その加算結果は極性が反転されて上記加算器１７に送られ、ここで、上記音声信号（Ｘ）に加算される。
【００３８】
本実施の形態において上記構成を採用したのは、次の理由に基づいている。すなわち、スイッチング増幅器１において、定電圧スイッチング回路９で使用される上記半導体電力増幅素子に、スイッチング時（ターンオン及びターンオフ時）に遅延時間が生じ、このようにして生じた遅延時間は前記遅延器１９の遅延だけでは補償できず、このために、デルタシグマ変調回路がアルゴリズムどおりの伝達特性を維持できなくなる。上記構成の採用は、このような不具合を克服するためである。
【００３９】
上記乗算器２１の乗算係数をｄ１とすると、上記乗算器２３の乗算係数は（１−ｄ１）となるように設定されている。例えば、使用する半導体電力増幅素子の遅延時間が約１００ｎｓｅｃである場合、上記乗算器２１の乗算係数をｄ１を０．４４とし、乗算係数ａ０＝１／１０、乗算係数ａ１＝１／３、乗算係数ａ２＝３／１０、乗算係数ａ３＝１／１５、乗算係数ａ４＝１／２０、乗算係数ａ５＝１／３０、乗算係数ａ６＝１／７７、乗算係数ｂ１＝１／８０、乗算係数ｂ２＝１／１２５、乗算係数ｂ３＝１／１２５、乗算係数ｃ１＝５、乗算係数ｃ２＝２．５、乗算係数ｃ３＝２、乗算係数ｃ４＝２、乗算係数ｃ５＝１．２５、乗算係数ｃ６＝１、及び乗算係数ｃ７＝１にそれぞれ設定することによって、デルタシグマ変調回路内のフィードバックループ内の遅延時間を約１００ｎｓｅｃにできる。
【００４０】
つまり、使用する半導体電力増幅素子のターンオン及びターンオフ時に生じる遅延時間と、デルタシグマ変調回路内のフィードバックループ（負帰還ループ）内の遅延時間とを一致させることによって、半導体電力増幅素子で生じる遅延時間が相殺され、スイッチング増幅器がアルゴリズムどおりの伝達特性を維持することができる。
【００４１】
ここで、図１に示したデルタシグマ変調回路の量子化ノイズ分布を図２に示す。また、比較のために、図４に示した従来のデルタシグマ変調回路の量子化ノイズ分布を図５に示す。図２及び図５から、図１のデルタシグマ変調回路の方が、図４の従来のデルタシグマ変調回路よりも量子化ノイズが抑制されていることがわかる。
【００４２】
デルタシグマ変調回路内のフィードバックループ内のフィードバック信号が１である場合に対する最大入力信号レベルを発振限界値としたとき、従来のデルタシグマ変調回路の発振限界値は０．７１であるのに対し、本実施の形態に係るデルタシグマ変調回路の発振限界値は０．７４であった。これは、所望の電力増幅効率が得られたことを意味する。
【００４３】
また、オーディオ性能は、従来のデルタシグマ変調回路におけるＳＮ比が１０８ｄＢ、ダイナミックレンジが１１０ｄＢであるのに対し、本実施の形態に係るデルタシグマ変調回路におけるＳＮ比は１１７ｄＢ、ダイナミックレンジが１２０ｄＢであったことがわかる。これは、所望のオーディオ性能が得られたことを意味する。
【００４４】
なお、図２及び図５は、ＦＦＴ周波数分析結果を示しており、これらの図に示されるノイズ分布の２乗平均値と最大入力信号強度の比をとったものがＳ／Ｎである。このＳ／Ｎに聴感補正（Ａカーブ）を掛けたものがダイナミックレンジであり、図２及び図５からデルタシグマ変調回路における上記発振限界値、上記ＳＮ比、及び上記ダイナミックレンジの各値が得られる。
【００４５】
ところで、量子化器２０と加算器１７との間に設けられる上記遅延補償回路（並列回路）において、乗算器２１と遅延器２２とが直列に接続されたものと、乗算器２３、遅延器２４、及び遅延器２５が直列に接続されたものとが互いに並列に接続される例について説明してきたが、本発明はこれに限定されるものではなく、使用する半導体電力増幅素子のスイッチング時（ターンオン及びターンオフ時）に生じる遅延時間と、デルタシグマ変調回路内のフィードバックループ内の遅延時間とを一致させることができる構成であればよい。
【００４６】
また、本発明は、上記遅延補償回路が上記フィードバックループ内に設けられており、上記の半導体電力増幅素子のスイッチングの際に生じる遅延時間を相殺できる構成が上記デルタシグマ変調回路内に設けられた構成である。
【００４７】
更に、上記説明では、乗算器２１及び２３を設ける例について説明したが、これに限定されるものではなく、遅延補償の精度の点（振幅（レベル）が完全に相殺できない点）においては少し劣るが、上記乗算器２１及び２３が設けられていない構成（すなわち、上記遅延器２２と、上記遅延器２４及び上記遅延器２５をシリーズに接続した遅延器群とが並列接続された構成）でもよい。
【００４８】
本発明に係る第１スイッチング増幅器は、以上のように、入力信号をデルタシグマ変調し、その変調信号に基づいて定電圧をスイッチングし、そのスイッチング出力をローパスフィルタによってアナログ変換して出力することによって上記入力信号を効率よく電力増幅する、デルタシグマ変調を用いるスイッチング増幅器であって、デルタシグマ変調部分を上記入力信号を高次積分し、各積分器の出力を相互に加算して出力する積分器・加算器群と、該積分器・加算器群からの出力を量子化する量子化器と、該量子化器の量子化結果に基づいて上記定電圧をスイッチングするスイッチング回路と、該スイッチング回路のスイッチング出力を遅延器を介して上記積分器・加算器群の入力側にフィードバックするフィードバックループとを含んで構成し、上記フィードバックループ内に第１の遅延器と、第２の遅延器と第３の遅延器をシリーズに接続した遅延器群とが並列接続されている構成を有している。
【００４９】
また、本発明に係る第２スイッチング増幅器は、以上のように、入力信号をデルタシグマ変調し、その変調信号に基づいて定電圧をスイッチングし、そのスイッチング出力をローパスフィルタによってアナログ変換して出力することによって上記入力信号を効率よく電力増幅する、デルタシグマ変調を用いるスイッチング増幅器であって、デルタシグマ変調部分を上記入力信号を高次積分し、各積分器の出力を相互に加算して出力する積分器・加算器群と、該積分器・加算器群からの出力を量子化する量子化器と、該量子化器の量子化結果に基づいて上記定電圧をスイッチングするスイッチング回路と、該スイッチング回路のスイッチング出力を遅延器を介して上記積分器・加算器群の入力側にフィードバックするフィードバックループとを含んで構成し、上記フィードバックループ内に第１の遅延器と第１の乗算器と、第２及び第３の遅延器及び第２の乗算器をシリーズに接続したものとが並列接続されている構成を有している。
【００５０】
また、本発明に係る第３スイッチング増幅器は、以上のように、上記の第２スイッチング増幅器のフィードバックループ内の第１の乗算器の乗算係数と第２の乗算器の乗算係数との和が１に等しい構成を有している。
【００５１】
また、本発明に係る第４スイッチング増幅器は、以上のように、上記の第１乃至第３スイッチング増幅器の何れかに記載のスイッチング増幅器において、上記フィードバックループは、減衰器、加算器、及び遅延器で構成されている。
【００５２】
また、本発明に係る第５スイッチング増幅器は、以上のように、入力信号をデルタシグマ変調し、その変調信号に基づいて定電圧をスイッチングし、そのスイッチング出力をローパスフィルタによってアナログ変換して出力することによって上記入力信号を効率よく電力増幅する、デルタシグマ変調を用いるスイッチング増幅器であって、上記定電圧スイッチング回路のスイッチング素子特性により発生する信号遅延時間とフィードバック内の遅延時間が一致する構成を有している。
【００５３】
上記の第１乃至第５スイッチング増幅器によれば、定電圧スイッチング回路に使用される半導体電力増幅素子で発生する、ターンオン、ターンオフ時の遅延時間の影響を回避できるため、上記フィードバック制御が十分に行え、所望の周波数帯域やダイナミックレンジが得られる。
【００５４】
【発明の効果】
本発明に係る発明のスイッチング増幅器は、上記課題を解決するために、入力信号をデルタシグマ変調するデルタシグマ変調回路と、上記デルタシグマ変調回路の出力に基づいて、所定の直流電圧を電力増幅素子によりスイッチングして定電圧パルス信号を出力する定電圧スイッチング回路と、該定電圧パルス信号をアナログ信号に復調して出力する復調回路とを備えたスイッチング増幅器において、次の措置を講じたことを特徴としている。
【００５５】
すなわち、上記スイッチング増幅器は、上記デルタシグマ変調回路が、上記の電力増幅素子のスイッチングの際に生じる遅延時間を相殺する遅延補償回路を備えたことを特徴としている。
【００５６】
上記電力増幅素子においては、スイッチングの際（ターンオン及びターンオフ時）に遅延時間が生じる。このようにして生じた遅延時間のために、デルタシグマ変調回路は、アルゴリズムどおりの伝達特性を維持できなくなる。この結果、スイッチング増幅器は、所望の周波数帯域やダイナミックレンジが得られなくなってしまう。
【００５７】
そこで、上記スイッチング増幅器によれば、デルタシグマ変調回路に遅延補償回路が設けられている。これにより、電力増幅素子のスイッチングの際に生じる上記の遅延時間が遅延補償回路によって相殺されるので、デルタシグマ変調回路は、アルゴリズムどおりの伝達特性を維持できることになる。この結果、スイッチング増幅器は、所望の周波数帯域やダイナミックレンジを得ることが可能となるという効果を奏する。
【００５８】
上記のスイッチング増幅器において、上記デルタシグマ変調回路は、上記の定電圧パルス信号を負帰還するフィードバックループを備え、上記の遅延補償回路は、該フィードバックループ内に設けられ、上記電力増幅素子のスイッチングの際に遅延時間に略等しい遅延時間を生ずるものであることが好ましい。
【００５９】
この場合、上記の遅延補償回路を上記フィードバックループ内に設けることによって、上記フィードバックループ内で生じた遅延時間が該ループを介して負帰還される。これにより、電力増幅素子のスイッチングの際に生じる上記の遅延時間が、負帰還されてきたフィードバックループ内の遅延時間によって略相殺されるので、上記電力増幅素子に係る遅延時間による悪影響が回避され、デルタシグマ変調回路は、アルゴリズムどおりの伝達特性を維持することが可能となる。この結果、上記定電圧スイッチング回路からの定電圧パルス信号のデルタシグマ変調回路へのネガティブフィードバック制御が十分に行われるので、スイッチング増幅器は所望の周波数帯域やダイナミックレンジを有することが可能となるという効果を奏する。
【００６０】
上記の遅延補償回路は、第１の遅延器と、第２の遅延器と第３の遅延器をシリーズに接続した遅延器群とが並列接続されたものであることが好ましい。この場合、簡単な構成で、遅延補償回路を実現できるという効果を奏する。
【００６１】
また、上記の第１の遅延器に更に第１の乗算器が直列に接続されていると共に、上記遅延器群に更に第２の乗算器が直列に接続されていることが好ましい。この場合、第１及び第２の乗算器を設けることによって、フィードバック量の精度が向上するので、遅延補償の精度が向上するという効果を奏する。
【００６２】
更に、上記の第１の乗算器の乗算係数と上記の第２の乗算器の乗算係数との和が１であることが好ましい。この場合、遅延補償の精度が著しく向上するという効果を奏する。
【００６３】
また、上記フィードバックループは、上記デルタシグマ変調回路の出力を減衰させる減衰器と、この減衰器の出力を遅延させる遅延器と、遅延器の出力を加算して上記デルタシグマ変調回路の入力側に送る加算器とを備えることが好ましい。この場合、上記フィードバックループは簡単な構成で実現できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係るデルタシグマ変調回路の一例を示すブロック図である。
【図２】本発明のデルタシグマ変調回路のアルゴリズムでシミュレーションした場合の量子化ノイズ分布図である。
【図３】従来の典型的なデルタシグマ変調を用いるスイッチング増幅器の構成を示すブロック図である。
【図４】従来のデルタシグマ変調回路の一例を示すブロック図である。
【図５】従来のデルタシグマ変調回路のアルゴリズムでシミュレーションした場合の量子化ノイズ分布図である。
【符号の説明】
１ スイッチング増幅器
２ 入力信号源
３ デルタシグマ変調回路
９ 定電圧スイッチング回路
１０ ローパスフィルタ（復調器）
１７ 加算器
２１ 乗算器（第１の乗算器、減衰器、遅延補償回路）
２３ 乗算器（第２の乗算器、減衰器、遅延補償回路）
２２ 遅延器（第１の遅延器、遅延補償回路）
２４ 遅延器（第２の遅延器、遅延補償回路）
２５ 遅延器（第３の遅延器、遅延補償回路）
Claims (5)
- 入力信号をデルタシグマ変調するデルタシグマ変調回路と、
上記デルタシグマ変調回路の出力に基づいて、所定の直流電圧を電力増幅素子によりスイッチングして定電圧パルス信号を出力する定電圧スイッチング回路と、
上記の定電圧パルス信号をアナログ信号に復調して出力する復調回路とを備えたスイッチング増幅器において、
上記デルタシグマ変調回路は、上記の電力増幅素子のスイッチングの際に生じる遅延時間を相殺する遅延補償回路を備え、
上記デルタシグマ変調回路は、上記の定電圧パルス信号を負帰還するフィードバックループを備え、上記の遅延補償回路は、該フィードバックループ内に設けられ、上記電力増幅素子のスイッチングの際に遅延時間に略等しい遅延時間を生ずるものであることを特徴とするスイッチング増幅器。 - 上記の遅延補償回路は、第１の遅延器と、第２の遅延器と第３の遅延器をシリーズに接続した遅延器群とが並列接続されたものであることを特徴とする請求項１に記載のスイッチング増幅器。
- 上記の遅延補償回路は、上記の第１の遅延器に更に第１の乗算器が直列に接続されていると共に、上記遅延器群に更に第２の乗算器が直列に接続されていることを特徴とする請求項２に記載のスイッチング増幅器。
- 上記の第１の乗算器の乗算係数と上記の第２の乗算器の乗算係数との和が１であることを特徴とする請求項３に記載のスイッチング増幅器。
- 上記フィードバックループは、上記デルタシグマ変調回路の出力を減衰させる減衰器と、この減衰器の出力を遅延させる遅延器と、遅延器の出力を加算して上記デルタシグマ変調回路の入力側に送る加算器とを備えたことを特徴とする請求項１に記載のスイッチング増幅器。
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-
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