JP3842049B2 - スイッチング増幅回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、オーディオ信号を電力増幅するものであり、特に、デルタシグマ変調によって得られる量子化信号をスイッチング制御信号としてパルス増幅するスイッチング増幅回路に関するものである。
【0002】
【従来の技術】
デルタシグマ変調(ΔΣ変調)によって得られる1ビット信号は、積分器の係数値を適宜設定することによって、有効周波数帯域を広くしたり、またはダイナミックレンジを広くしたりすることができ、これにより、音源等に応じた周波数を設定できるという優れた特徴を有している。このため、CD(コンパクトディスク)やDVD(デジタルビデオディスク)の新しい規格では、この1ビット信号が採用され、製品化が行われようとしている。
【0003】
一方、上記デルタシグマ変調によって得られる1ビット信号は、音響信号の記録や、機器間の伝送にあたって使用されるだけではない。従来のPWM(パルス幅変調)方式のスイッチング増幅回路よりも高品位なオーディオ増幅器として、高速標本化1ビット方式によるスイッチング増幅回路は、オーディオ分野に適応することが可能である。
【0004】
上記のスイッチング増幅回路は、半導体電力増幅素子(スイッチング素子)を備えており、上記1ビット信号をそのまま半導体電力増幅素子に入力してスイッチングし、得られた大電圧のスイッチングパルスをLPF(ローパスフィルタ)によって高周波成分を除去するだけで、電力増幅された復調アナログ音響信号を得ることができる。
【0005】
しかも、上記半導体電力増幅素子は、従来の増幅器のように、その線形域(不飽和域)で使用されるのではなく、非線形域(飽和域)で使用されるので、このようなデルタシグマ変調を用いた高速標本化1ビット方式によるスイッチング増幅回路は、極めて高効率に電力増幅を行えるという利点を有している。
【0006】
以上のように、高速標本化1ビット方式による上記スイッチング増幅回路は、オーディオ分野に適応することが可能であるが、このためには、アナログ出力部からアナログ入力部に対して負帰還をかけることによって、スイッチング増幅回路自身の歪率やS/Nの改善を図ることが必要とされる。
【0007】
ここで、典型的な従来技術のデルタシグマ変調を応用したスイッチング増幅回路について、図7を参照しながら以下に説明する。
【0008】
図7に示したスイッチング増幅回路は、積分器群11と加算器12・18、量子化器13、パルス増幅回路14、ローパスフィルタ15、及び減衰器16から構成されている。
【0009】
デルタシグマ変調回路19は、上記積分器群11、上記加算器12・18、及び上記量子化器13から構成されている。上記デルタシグマ変調回路19の具体的な構成例を図8に示す。
【0010】
上記デルタシグマ変調回路19は、アナログ入力信号を1ビット信号に変換するものであり、例えば、図8に示すように、上記アナログ信号を順次積分してゆくためのカスケード接続された7次の積分器H1〜H7を有している。各積分器H1〜H6の出力は、乗算器A1〜A6においてそれぞれ所定の係数値が乗算された後、次段の積分器H2〜H7に入力される。
【0011】
また、上記の積分器H2及びH3に関連して、乗算器A11及び加算器K3からなり、積分器H3の出力が遅延器D1にて遅延され、所定の係数値が乗算された後、上記の積分器H2への入力から減算する負帰還ループFB1が形成されている。同様に、積分器H5の出力側から積分器H4の入力側にかけて、遅延器D2、乗算器A12、及び加算器K4からなる負帰還ループFB2が、積分器H7の出力側から積分器H6の入力側にかけて、遅延器D3、乗算器A13、及び加算器K5からなる負帰還ループFB3がそれぞれ形成されている。
【0012】
そして、積分器H1〜H7の全ての出力は、加算器12で相互に加減算され、上記の量子化器13で「−1」又は「+1」の1ビット信号に量子化された後、スイッチング制御信号として、図7のパルス増幅回路14に送られる。
【0013】
上記のパルス増幅回路14では、FET等のスイッチング素子を用いてスイッチング制御信号を電力増幅し(+Vと−Vとの間でスイッチングを行い電力増幅し)、ローパスフィルタ15で不要な信号成分を除去した後、出力端子を介して外部へ出力される。
【0014】
また、図7に示すように、上記パルス増幅回路14の出力は、上記の減衰器16を介して上記の加算器18に負帰還される(帰還ループを形成する)ようになっており、電力増幅された1ビット信号は減衰器16によって減衰された後、第1段目の積分器H1の入力側に帰還され、加算器18によって上記アナログ入力信号から減算される。
【0015】
【発明が解決しようとする課題】
しかしながら、上記従来のスイッチング増幅回路では、以下のような問題点を有している。
【0016】
すなわち、上記従来のスイッチング増幅回路では、スイッチング素子から発生する遅延、例えばスイッチング素子がFETの場合、FETのゲート入力容量に起因して発生する入力−出力間の遅延から、帰還ループによって負帰還されるフィードバック信号に遅延が発生する。
【0017】
すなわち、スイッチング素子の遅延時間が帰還ループに影響を与えるということになり、デルタシグマ変調回路19内の乗算器A1〜A6、及び乗算器A11〜A13の各係数値を設計する際には、スイッチング素子の遅延時間を含む帰還ループを想定して係数値を決める必要がある。
【0018】
その結果、乗算器A1〜A6、及び乗算器A11〜A13の各係数値がそれぞれC1〜C6、及びC11〜C13に設計されていた場合、この設計値に係る帰還ループ遅延時間にしか対応できない。したがって、従来のスイッチング増幅回路によれば、乗算器A1〜A6、及び乗算器A11〜A13の各係数値は、帰還ループ遅延時間が100ns、帰還ループ遅延時間が200ns、又は帰還ループ遅延時間が300nsの何れか一つの場合に限定されてしまう。例えば、帰還ループ遅延時間が100nsを想定して乗算器A1〜A6、及び乗算器A11〜A13の各係数値が設計されている場合、帰還ループ遅延時間が300nsのケースに対しては、設計どおりの所望動作は保証されなくなる。
【0019】
したがって、従来のスイッチング増幅回路において、設計時に想定していなかった帰還ループ遅延時間を有するスイッチング素子を使用すると、想定していた帰還ループ遅延時間とは異なるので、デルタシグマ変調回路19のアルゴリズムが設計どおりに動作しなくなる。その結果、発振限界値やS/Nといった性能が設計どおりに得られないことになる。それゆえ、設計変更や性能改善等で帰還ル
ープ遅延時間の異なるスイッチング素子に変更しなければならない場合、スイッチング素子の変更だけではなくて、デルタシグマ変調回路19の変更も必要であった。
【0020】
【課題を解決するための手段】
本発明に係るスイッチング増幅回路は、上記課題を解決するために、複数の乗算器を有し入力信号をデルタシグマ変調して量子化信号を出力するデルタシグマ変調回路と、上記量子化信号に基づいてスイッチング素子をスイッチングして該量子化信号をパルス増幅するパルス増幅回路とを備え、上記パルス増幅回路の出力を上記デルタシグマ変調回路に負帰還すると共に、上記パルス増幅回路の出力をフィルタを介して復調するスイッチング増幅回路において、以下の措置を講じたことを特徴としている。
【0021】
すなわち、上記スイッチング増幅回路は、上記スイッチング素子の遅延時間を検出する遅延時間検出回路と、検出された上記遅延時間に基づいて上記各乗算器の係数値を切り替える乗算器係数切替回路とを備えていることを特徴としている。
【0022】
上記の発明によれば、デルタシグマ変調回路は、入力信号をデルタシグマ変調し、量子化信号をパルス増幅回路に出力する。パルス増幅回路では、量子化信号に基づいて、スイッチング素子がスイッチングされて、上記量子化信号がパルス増幅される。パルス増幅回路の出力は、フィルタを介して復調され、外部へアナログ信号として出力される。
【0023】
上記パルス増幅回路の出力は、上記デルタシグマ変調回路に負帰還される。この際、パルス増幅回路内のスイッチング素子において遅延が発生する。この遅延の発生に伴って、上記デルタシグマ変調回路に負帰還されるときに、負帰還信号に遅延が発生する。
【0024】
すなわち、スイッチング素子の遅延時間が帰還ループに影響を与えるということになり、デルタシグマ変調回路内の複数の乗算器の各係数値を設計する際には、スイッチング素子の遅延時間を含む帰還ループを想定して、各乗算器の係数値が決定(固定)されることが必要となる。
【0025】
この場合、当然のことながら、スイッチング増幅回路は、この固定の遅延時間にしか対応できない。したがって、これとは異なる遅延時間が生じた場合(これは、設計の際に想定した以外のスイッチング素子を使用する場合に対応する。)、想定していた帰還ループ遅延時間とは異なるので、デルタシグマ変調回路のアルゴリズムが設計どおりに動作しないことになり、発振限界値やS/Nといった性能が設計どおりに得られないことになる。そのため、設計変更や性能改善等の理由で帰還ループ遅延時間の異なるスイッチング素子に変更しなければならない場合、スイッチング素子の変更だけではなくて、デルタシグマ変調回路そのものの変更も必要となるという不具合を招来する。
【0026】
そこで、上記発明によれば、上記不具合を克服するために、上記スイッチング増幅回路は、乗算器係数切替回路を備え、上記遅延時間検出回路により検出された上記遅延時間に基づいて、上記各乗算器の係数値を切り替えている。つまり、遅延時間を特定の一つのものに固定しないで複数のものから選択できるようにしている。したがって、設計後に設計変更や性能改善等で帰還ループ遅延時間の異なるスイッチング素子に変更しなければならない場合にも、所望の性能を維持した状態で適切に対応でき、しかも、この際、デルタシグマ変調回路そのものの変更を不要とすることが可能となる。
【0027】
上記のスイッチング増幅回路は、検出された上記遅延時間に基づいて切替信号を出力する切替回路を備え、上記乗算器係数切替回路は、上記切替信号に基づいて上記各乗算器の係数値を複数のものから一つを選択する構成とすることが望ましい。
【0028】
この場合、上記スイッチング素子の遅延時間が遅延時間検出回路によって検出される。このように検出された遅延時間に基づいて、切替回路は切替信号を出力する。この切替信号を受けると、上記乗算器係数切替回路は、上記切替信号に基づいて、上記各乗算器の係数値を複数のものから一つを選択するようになっている。このように、自動的に各遅延時間に最適な各乗算器の係数値の選択が可能となる。
【0029】
上記遅延時間検出回路は、上記量子化信号よりも十分周期の短いパルスを生成するパルス発生回路と、上記量子化信号を入力すると上記パルスのカウントを開始すると共に上記パルス増幅回路の出力信号を入力すると上記パルスのカウントを停止するパルスカウント回路とを備え、上記切替回路は上記パルスカウント回路のパルスのカウント数に基づいて上記切替信号を乗算器係数切替回路に出力することが好ましい。
【0030】
この場合、上記量子化信号よりも十分周期の短いパルスがパルス発生回路によって生成される。このパルスは、パルスカウント回路に入力される。このパルスカウント回路には、上記量子化信号および上記パルス増幅回路の出力信号も入力される。上記パルスカウント回路は、上記量子化信号を受けると、パルス発生回路からの上記パルスのカウントを開始する一方、上記パルス増幅回路の出力信号を受けると上記パルスのカウントを停止する。このようにして、パルス発生回路によって、量子化信号を受けてからパルス増幅回路の出力信号を受けるまでの間にカウントされたパルス数に基づいて、上記切替回路は、上記切替信号を上記乗算器係数切替回路に出力する。このように、上記各乗算器の係数値の切り替えを簡単な構成で高精度に行える。
【0031】
【発明の実施の形態】
本発明の実施の一形態について図1〜図6に基づいて説明すれば、以下のとおりである。
【0032】
本発明のスイッチング増幅回路は、図1に示すように、積分器群31と加算器32・38、量子化器33、パルス増幅回路34、ローパスフィルタ35、及び減衰器36から構成されている。
【0033】
デルタシグマ変調回路39は、上記積分器群31、上記加算器32・38、及び上記量子化器33から構成されている。上記デルタシグマ変調回路39の具体的な構成例を図2に示す。
【0034】
上記デルタシグマ変調回路39は、アナログ入力信号を1ビット信号に変換するものであり、例えば、図2に示すように、上記アナログ信号を順次積分してゆくためのカスケード接続された7次の積分器h1〜h7を有している。各積分器h1〜h6の出力は、乗算器a1〜a6においてそれぞれ所定の係数値が乗算された後、次段の積分器h2〜h7にそれぞれ入力される。積分器h1の出力は加算器k6を介して乗算器a1に入力される。
【0035】
また、上記の積分器h2及びh3に関連して、乗算器a11及び加算器k3からなり、積分器h3の出力が遅延器d1にて遅延され、所定の係数値が乗算された後、上記の積分器h2への入力から減算する負帰還ループfb1が形成されている。同様に、積分器h5の出力側から積分器h4の入力側にかけて、遅延器d2、乗算器a12、及び加算器k4からなる負帰還ループfb2が形成されている。又、積分器h7の出力側から積分器h6の入力側にかけて、遅延器d3、乗算器a13、及び加算器k5からなる負帰還ループfb3が形成されている。
【0036】
そして、積分器h1〜h7の各出力は、加算器32で相互に加減算され、上記の量子化器33で「−1」又は「+1」の1ビット信号に量子化された後、スイッチング制御信号として、図1のパルス増幅回路34に送られる。
【0037】
上記のパルス増幅回路34では、FET等のスイッチング素子(図示しない)を用いてスイッチング制御信号を電力増幅し(+Vと−Vとの間でスイッチングを行い電力増幅し)、ローパスフィルタ35で不要な信号成分が除去された後、出力端子を介して外部へ出力される。
【0038】
また、図1に示すように、上記パルス増幅回路34の出力は、上記の減衰器36を介して上記の加算器38に負帰還される(帰還ループ37が形成される。)ようになっており、電力増幅された1ビット信号は減衰器36によって減衰された後、第1段目の積分器h1の入力側に帰還され、加算器38によって上記アナログ入力信号から減算された後、上記積分器h1に入力される。
【0039】
本発明のスイッチング増幅回路においては、上記の乗算器a1〜a6、及び乗算器a11〜a13の各係数値が、乗算器係数切替回路30からの切替信号ks(説明の便宜上、乗算器a1〜a6、及び乗算器a11〜a13に対する切替信号ks1〜ks6、及びks11〜ks13を包括してksと称す。)に基づいて切り替えられるようになっている。例えば、乗算器係数切替回路30からの切替信号ks1に基づいて、乗算器a1において、係数値を3段階に切り替えることができる場合の構成例を図3に示す。
【0040】
この場合、乗算器a1は、図3に示すように、上記加算器k6の出力がスイッチSW1を介して、抵抗R1−1、抵抗R1−2、及び抵抗R1−3のうちの何れか一つの一端に接続され、他端は互いに接続されて差動増幅器Dif1の反転入力端子に接続されている。この反転入力端子と差動増幅器Dif1の出力とはコンデンサc1を介して接続されており、差動増幅器Dif1の出力は上記加算器k3に接続されている。なお、差動増幅器Dif1の非反転入力端子はグランドに接続されている。
【0041】
上記構成において、乗算器係数切替回路30からの切替信号ks1を受けると、スイッチSW1は、その接続先を上記3つの抵抗のうちの一つに選択する。これにより、乗算器a1の係数値は3段階に可変できることになる。
【0042】
なお、説明の便宜上、乗算器a1を例示して説明したが、上記乗算器a2〜a6、及び上記乗算器a11〜a13についても、SW2〜SW6、及びSW11〜SW13(いずれも図示しない)の接続先が図2の接続関係に基づいて変わるだけであり、乗算器自体の動作は乗算器a1と同じであるので、ここでは説明を省略する。また、上記スイッチSW1〜SW6、及びSW11〜SW13は、説明の便宜上、包括してスイッチSWと称す。
【0043】
なお、図4に示すように、乗算器g1と積分器f1とが直列に接続されている場合(例えば、図2においては、乗算器a2と積分器h3との直列接続、乗算器a4と積分器h5との直列接続、及び乗算器a6と積分器h7との直列接続に対応する。)、図5に示すような構成で回路を実現できる。図5は、抵抗R、コンデンサC、及び差動増幅器Difからなっており、この場合の乗算器の係数値は、fsをサンプリング周波数とすると、1/(fs×C×R)で表される。
【0044】
ここで、フィードバック信号の遅延時間によって積分器群31に入力される信号は変化し、その結果、量子化器33の出力も変化すること、及びスイッチング素子の遅延時間と各乗算器の係数値の関係について説明する。
【0045】
図1及び図2から明らかなように、帰還ループ37により負帰還されてくるフィードバック信号が入力信号から加算器38において減算された後、上記積分器群31に入力される。上記積分器群31内の乗算器の係数値は同じだが、フィードバック信号の遅延時間が異なる系αと系βの動作を考えると、系αも系βも共に入力信号は同一であるが、負帰還信号は系αと系βとでは異なる。その結果、上記積分器群31に入力される信号の値は系αと系βでは異なるものとなる。したがって、上記量子化器33に入力される信号も系αと系βとで異なるため、系αと系βでは互いに異なる出力信号となる。
【0046】
通常、乗算器の係数値は、使用するスイッチング素子の遅延値に応じてフィードバック信号の遅延時間を想定し、係数値の絞り込みを行って出力信号の調整を行う。設計した乗算器の係数値で設計どおりの出力信号を得るためには、設計時に想定したフィードバック信号の遅延時間で動作することが必要となる。設計時に想定していないフィードバック信号の遅延時間で動作すると、上述の理由により、出力信号が設計時とは異なってしまうため、発振限界値やS/Nといった性能が設計どおりに得られないことになってしまう。
【0047】
上記スイッチング素子の遅延時間は、遅延時間検出回路40によって検出される。上記の乗算器係数切替回路30は、この遅延時間検出回路40によって検出された遅延時間に基づいて、予め設定された各乗算器の係数値に切り替えるように上記切替信号ksを生成して各乗算器に出力するようになっている。
【0048】
例えば、帰還ループ遅延時間が、100nsの場合、200nsの場合、及び300nsの場合の乗算器の係数値をそれぞれ設計しておき、上記遅延時間検出回路40によって、約100nsの遅延時間が検出されたときには上記の乗算器係数切替回路30は100nsの場合の係数値に切り替える切替信号を、200nsの遅延時間が検出されたときには上記の乗算器係数切替回路30は200n
sの場合の係数値に切り替える切替信号を、300nsの遅延時間が検出されたときには上記の乗算器係数切替回路30は300nsの場合の係数値に切り替える切替信号をそれぞれ生成して出力するようになっている。
【0049】
ここで、図6を参照しながら、上記遅延時間検出回路40の具体例について、以下に詳細に説明する。
【0050】
上記遅延時間検出回路40は、例えば図6に示すように、パルス発生器41とパルスカウント器42とから主として構成されている。上記パルス発生器41は、上記パルス増幅回路34内のスイッチング素子への入力信号(つまり、デルタシグマ変調回路19内の量子化器33の出力である1ビット信号(量子化信号))に対して十分周期の短いパルスを生成し、このパルスを上記パルスカウント器42に送る。上記遅延時間検出回路40は、上記スイッチング素子の入力と出力をモニタし、該スイッチング素子の入力−出力間の遅延時間を検出する。
【0051】
上記パルスカウント器42には、スイッチング素子への入力信号(つまり、上記1ビット信号)が入力されると共に、上記スイッチング素子の出力信号(つまり、上記パルス増幅回路34の出力信号)が入力される。上記パルスカウント器42は、上記1ビット信号が入力されるタイミングで、上記パルス発生器41から送られてくるパルスのカウントを開始し、上記パルス増幅回路34の出力信号が入力されるタイミングでパルスのカウントを停止する。これにより、カウントしたパルス数に基づいて、スイッチング素子の遅延時間が判別できる。
【0052】
より具体的には、例えば、上記カウントしたパルス数がどの範囲内にあるかに応じて、上記パルスカウント器42は、上記切替信号ksを生成すればよい。このように、上記パルスカウント器42は、カウントしたパルス数(つまり、遅延時間)に応じて変化する信号を上記切替信号ksとして上記各乗算器内のスイッチSWに出力する。
【0053】
上記パルスカウント器42は、例えば、イネーブル入力端子付のバイナリカウンタで実現できる。この場合、クロック入力端子に上記パルス発生器41のパルスを入力し、イネーブル入力端子に上記1ビット信号を入力し、リセット入力端子に上記パルス増幅回路34の出力信号を入力すればよい。
【0054】
この場合、上記乗算器係数切替回路30は、例えば、上記パルスカウント器42からの出力をデコードするデコーダで構成することができ、デコード結果を上記切替信号ksとして上記スイッチSWに出力することになる。スイッチSW自体がデコード機能を備えたものでもよい。この場合、スイッチSWは、上記乗算器係数切替回路30の機能を兼ね備えることになり、構成が簡素化する。
【0055】
ここで、図3で示す乗算器a1の場合(係数値を3段階に切り替える場合)についての動作を説明する。なお、本発明は、係数値を3段階に切り替える場合に限定されるものではなく、係数値を複数段階に切り替える場合にも適用できる。
また、その他の乗算器a2〜a6、及び乗算器a11〜a13についても、同じように動作するので、詳細な説明を省略する。
【0056】
図3で示す乗算器a1において、抵抗R1−1、抵抗R1−2、及び抵抗R1−3は、遅延時間が100ns、200ns、及び300nsにそれぞれ対応しているとする。なお、これらの遅延時間は説明の便宜上挙示したまでであり、本発明はこれらの遅延時間に限定されるものではない。
【0057】
この場合、例えば、上記パルス発生器41が出力する100個のパルスが100nsに相当すると仮定すると共に、150個未満のパルスが上記パルスカウント器42によってカウントされた場合(遅延時間が150ns未満)には100ns用の係数値を選択する切替信号ks1を上記スイッチSW1に出力し、15
0個以上250個未満のパルスが上記パルスカウント器42によってカウントされた場合(遅延時間が150ns以上250ns未満)には200ns用の係数値を選択する切替信号ks1を上記スイッチSW1に出力し、250個以上(遅延時間が250ns以上)のパルスが上記パルスカウント器42によってカウントされた場合には300ns用の係数値を選択する切替信号ks1を上記スイッチSW1に出力すると仮定する。
【0058】
この場合、上記パルスカウント器42は、カウントしたパルス数(つまり、遅延時間)に応じて変化する信号を上記切替信号ks1として上記スイッチSW1に出力し、このスイッチSW1は、上記切替信号ks1に応じて、乗算器a1の係数値を3段階に切り替えることができる。
【0059】
例えば、150個未満のパルスが上記パルスカウント器42によってカウントされた場合(遅延時間が150ns未満)には、上記抵抗R1−1が上記スイッチSWによって選択される。150個以上250個未満のパルスが上記パルスカウント器42によってカウントされた場合(遅延時間が150ns以上250ns未満)には、上記抵抗R1−2が上記スイッチSWによって選択される。また、250個以上(遅延時間が250ns以上)のパルスが上記パルスカウント器
42によってカウントされた場合には、上記抵抗R1−3が上記スイッチSWによって選択される。なお、本発明はこのような選択に限定されるものではなく、適用されるケース毎に適切な選択を行える構成であればよい。
【0060】
以上は、遅延時間検出回路40を使用して、乗算器の係数値を最適に選択する例について説明したが、本発明はこれに限定されるものではなく、例えば、遅延時間検出回路40を設ける代わりに、ディップスイッチ等を介して、マニュアルで選択すべき係数値を外部から指示する構成でもよい。この場合、構成を簡素化できる。
【0061】
本発明のスイッチング増幅回路は、以上のように、デルタシグマ変調信号をスイッチング制御信号とし、これに基づいて定電圧印加をスイッチングすることによりパルス増幅したスイッチング信号を生成するスイッチング増幅回路であって、使用するスイッチング素子の遅延時間に応じて乗算器係数の切り替えを指示する乗算器係数切替手段を設けている。
【0062】
上記スイッチング増幅回路によれば、乗算器係数切替手段によって、スイッチング素子で発生する遅延時間に応じて最適な係数値が各乗算器ごとに選択されるので、遅延時間の異なる複数のスイッチング素子の使用が可能となる。
【0063】
スイッチング素子の遅延時間に応じて、デルタシグマ変調部の各乗算器の係数値を切り替える手段を設けることによって、複数の遅延時間の異なるスイッチング素子に、発振限界値やS/Nといった性能を維持したまま対応することができる。したがって、設計変更や性能改善等で遅延時間の異なるスイッチング素子に変更しなければならない場合においても、デルタシグマ変調部はそのままでスイッチング素子のみの変更でよく、コストの削減等を図ることが可能となる。
【0064】
上記スイッチング増幅回路において、スイッチング素子の遅延時間を検出する遅延時間検出手段を設けていることが好ましい。この場合、係数値の最適な選択は、遅延時間検出手段及び乗算係数切替手段が連動して自動的に行われる。
【0065】
上記スイッチング素子で発生する遅延時間に応じて遅延時間に最適な乗算器係数に切り替える係数切り替えの指示を外部から、例えばディップスイッチなどを介して行うことによって、遅延時間検出手段と乗算器係数切替手段を連動させることが省略でき、回路の簡素化を図ることができる。
【0066】
【発明の効果】
本発明に係るスイッチング増幅回路は、以上のように、複数の乗算器を有し入力信号をデルタシグマ変調して量子化信号を出力するデルタシグマ変調回路と、上記量子化信号に基づいてスイッチング素子をスイッチングして該量子化信号をパルス増幅するパルス増幅回路とを備え、上記パルス増幅回路の出力を上記デルタシグマ変調回路に負帰還すると共に、上記パルス増幅回路の出力をフィルタを介して復調するスイッチング増幅回路において、上記スイッチング増幅回路は、上記スイッチング素子の遅延時間を検出する遅延時間検出回路と、検出された上記遅延時間に基づいて上記各乗算器の係数値を切り替える乗算器係数切替回路とを備えていることを特徴としている。
【0067】
上記の発明によれば、デルタシグマ変調回路は、入力信号をデルタシグマ変調し、量子化信号をパルス増幅回路に出力する。パルス増幅回路では、量子化信号に基づいて、スイッチング素子がスイッチングされて、上記量子化信号がパルス増幅される。パルス増幅回路の出力は、フィルタを介して復調され、外部へアナログ信号として出力される。
【0068】
上記パルス増幅回路の出力は、上記デルタシグマ変調回路に負帰還される。この際、パルス増幅回路内のスイッチング素子において遅延が発生する。この遅延の発生に伴って、上記デルタシグマ変調回路に負帰還されるときに、負帰還信号に遅延が発生する。 すなわち、スイッチング素子の遅延時間が帰還ループに影響を与えるということになり、デルタシグマ変調回路内の複数の乗算器の各係数値を設計する際には、スイッチング素子の遅延時間を含む帰還ループを想定して、各乗算器の係数値が決定(固定)されることが必要となる。
【0069】
この場合、当然のことながら、スイッチング増幅回路は、この固定の遅延時間にしか対応できない。したがって、これとは異なる遅延時間が生じた場合(これは、設計の際に想定した以外のスイッチング素子を使用する場合に対応する。)、想定していた帰還ループ遅延時間とは異なるので、デルタシグマ変調回路のアルゴリズムが設計どおりに動作しないことになり、発振限界値やS/Nといった性能が設計どおりに得られないことになる。
【0070】
そこで、上記発明によれば、上記デルタシグマ変調回路が、上記スイッチング素子の遅延時間に応じて上記各乗算器の係数値を切り替えている。つまり、遅延時間を特定の一つのものに固定しないで複数のものから選択できるようにしている。したがって、設計後に設計変更や性能改善等で帰還ループ遅延時間の異なるスイッチング素子に変更しなければならない場合にも、所望の性能を維持した状態で適切に対応でき、しかも、この際、デルタシグマ変調回路そのものの変更を不要とすることが可能となるという効果を併せて奏する。
【0071】
上記のスイッチング増幅回路は、検出された上記遅延時間に基づいて切替信号を出力する切替回路を備え、上記乗算器係数切替回路は、上記切替信号に基づいて上記各乗算器の係数値を複数のものから一つを選択する構成とすることが望ましい。
【0072】
この場合、上記スイッチング素子の遅延時間が遅延時間検出回路によって検出される。このように検出された遅延時間に基づいて、切替回路は切替信号を出力する。この切替信号を受けると、上記乗算器係数切替回路は、上記切替信号に基づいて、上記各乗算器の係数値を複数のものから一つを選択するようになっている。このように、自動的に各遅延時間に最適な各乗算器の係数値の選択が可能となるという効果を併せて奏する。
【0073】
上記遅延時間検出回路は、上記量子化信号よりも十分周期の短いパルスを生成するパルス発生回路と、上記量子化信号を入力すると上記パルスのカウントを開始すると共に上記パルス増幅回路の出力信号を入力すると上記パルスのカウントを停止するパルスカウント回路とを備え、上記切替回路は上記パルスカウント回路のパルスのカウント数に基づいて上記切替信号を乗算器係数切替回路に出力することが好ましい。
【0074】
この場合、上記量子化信号よりも十分周期の短いパルスがパルス発生回路によって生成される。このパルスは、パルスカウント回路に入力される。このパルスカウント回路には、上記量子化信号および上記パルス増幅回路の出力信号も入力される。上記パルスカウント回路は、上記量子化信号を受けると、パルス発生回路からの上記パルスのカウントを開始する一方、上記パルス増幅回路の出力信号を受けると上記パルスのカウントを停止する。このようにして、パルス発生回路によって、量子化信号を受けてからパルス増幅回路の出力信号を受けるまでの間にカウントされたカウントパルス数に基づいて上記切替回路は、上記切替信号を上記乗算器係数切替回路に出力する。このように、上記各乗算器の係数値の切り替えを簡単な構成で高精度に行えるという効果を併せて奏する。
【図面の簡単な説明】
【図1】 本発明のスイッチング増幅回路の構成例を示すブロック図である。
【図2】 図1のデルタシグマ変調回路の具体的な構成例を示す回路図である。
【図3】 上記スイッチング増幅回路の乗算器の係数値を切り替えるための構成例を示す回路図である。
【図4】 デルタシグマ変調回路において乗算器と積分器とが直列接続されている箇所を示す回路図である。
【図5】 図4の構成例を示す回路図である。
【図6】 上記スイッチング増幅回路内の遅延時間検出回路の構成例を示すブロック図である。
【図7】 従来の典型的なデルタシグマ変調回路を備えたスイッチング増幅回路例を示すブロック図である。
【図8】 図7のデルタシグマ変調回路の具体的な構成例を示す回路図である。
【符号の説明】
30 乗算器係数切替回路
31 積分器群
32 加算器
33 量子化器
34 パルス増幅回路
35 ローパスフィルタ
36 減衰器
39 デルタシグマ変調回路
40 遅延時間検出回路
Claims (3)
- 複数の乗算器を有し入力信号をデルタシグマ変調して量子化信号を出力するデルタシグマ変調回路と、上記量子化信号に基づいてスイッチング素子をスイッチングして該量子化信号をパルス増幅するパルス増幅回路とを備え、上記パルス増幅回路の出力を上記デルタシグマ変調回路に負帰還すると共に、上記パルス増幅回路の出力をフィルタを介して復調するスイッチング増幅回路において、
上記スイッチング素子の遅延時間を検出する遅延時間検出回路と、
検出された上記遅延時間に基づいて上記各乗算器の係数値を切り替える乗算器係数切替回路とを備えていることを特徴とするスイッチング増幅回路。 - 検出された上記遅延時間に基づいて切替信号を出力する切替回路を備え、
上記乗算器係数切替回路は、上記切替信号に基づいて上記各乗算器の係数値を複数のものから一つを選択することを特徴とする請求項1に記載のスイッチング増幅回路。 - 上記遅延時間検出回路は、
上記量子化信号よりも十分周期の短いパルスを生成するパルス発生回路と、
上記量子化信号を入力すると上記パルスのカウントを開始すると共に上記パルス増幅回路の出力信号を入力すると上記パルスのカウントを停止するパルスカウント回路とを備え、
上記切替回路は、上記パルスカウント回路のパルスのカウント数に基づいて上記切替信号を乗算器係数切替回路に出力することを特徴とする請求項2に記載のスイッチング増幅回路。
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