JPH0797749B2 - アナログ・デイジタル変換器のデルタ・シグマ変調回路 - Google Patents
アナログ・デイジタル変換器のデルタ・シグマ変調回路Info
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- JPH0797749B2 JPH0797749B2 JP61112127A JP11212786A JPH0797749B2 JP H0797749 B2 JPH0797749 B2 JP H0797749B2 JP 61112127 A JP61112127 A JP 61112127A JP 11212786 A JP11212786 A JP 11212786A JP H0797749 B2 JPH0797749 B2 JP H0797749B2
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- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/42—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in parallel loops
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル通信機器において音声帯域等のア
ナログ信号をディジタル信号に変換するためにそのアナ
ログ信号を量子化するアナログ・ディジタル変換器のデ
ルタ・シグマ変調回路に関するものである。
ナログ信号をディジタル信号に変換するためにそのアナ
ログ信号を量子化するアナログ・ディジタル変換器のデ
ルタ・シグマ変調回路に関するものである。
（従来の技術） 従来、このような分野の技術としては、電子通信学会技
術研究報告CS83−198、83［307］（1984−３−23）P.93
−100に記載されるものがあった。以下、その構成を図
を用いて説明する。
術研究報告CS83−198、83［307］（1984−３−23）P.93
−100に記載されるものがあった。以下、その構成を図
を用いて説明する。
第２図は従来のアナログ・ディジタル変換器（以下、A/
D変換器という）の一構成例を示すブロック図である。
D変換器という）の一構成例を示すブロック図である。
このA/D変換器は、オーバサンプル手法を用いたデルタ
・シグマ（以下、Δ−Σという）変調形A/D変換器であ
り、アナログ入力信号ISを入力するアナログ・プレフィ
ルタ１、オーバサンプル用サンプラ２、Δ−Σ変調回路
３、ディジタル低域フィルタ４、及びディジタル出力信
号OSを出力するデシメータ用サンプラ５で構成されてい
る。
・シグマ（以下、Δ−Σという）変調形A/D変換器であ
り、アナログ入力信号ISを入力するアナログ・プレフィ
ルタ１、オーバサンプル用サンプラ２、Δ−Σ変調回路
３、ディジタル低域フィルタ４、及びディジタル出力信
号OSを出力するデシメータ用サンプラ５で構成されてい
る。
A/D変換器のアナログ入力信号ISはアナログ・プレフィ
ルタ１を通してサンプラ２により高速サンプリングされ
て、そのサンプルされた信号がΔ−Σ変調回路３に与え
られる。Δ−Σ変調回路３はサンプルされた信号を量子
化してディジタル信号に変換して出力する。このディジ
タル信号はディジタル低域フィルタ４及びサンプラ５を
通してA/D変換器のディジタル出力信号OSとして送出さ
れる。
ルタ１を通してサンプラ２により高速サンプリングされ
て、そのサンプルされた信号がΔ−Σ変調回路３に与え
られる。Δ−Σ変調回路３はサンプルされた信号を量子
化してディジタル信号に変換して出力する。このディジ
タル信号はディジタル低域フィルタ４及びサンプラ５を
通してA/D変換器のディジタル出力信号OSとして送出さ
れる。
上記文献に示されているように、Δ−Σ変調回路３の積
分特性フィルタは単一積分形と２重積分形があるが、デ
ィジタル通信用の音声帯域において量子化精度14ビット
相当の性能を満足させるためには２重積分形のものが必
要となる。
分特性フィルタは単一積分形と２重積分形があるが、デ
ィジタル通信用の音声帯域において量子化精度14ビット
相当の性能を満足させるためには２重積分形のものが必
要となる。
第３図は従来の２重積分形Δ−Σ変調回路の等価回路図
である。
である。
この回路では、第２図のサンプラ２から得られたアナロ
グ入力信号IS1と帰還信号FSの差分をとる第１の加算器3
0、第１の加算器30の出力を積分して第１の積分信号を
出力する第１の積分器31、第１の積分信号と帰還信号FS
の差分をとる第２の加算器32、第２の加算器32の出力を
積分して第２の積分信号を出力する第２の積分器33、及
び第２の積分信号を量子化してディジタル出力信号OS1
を送出する量子化器34が、入出力間に接続されている。
さらにその入出力間には、帰還ループ用の遅延器35が接
続され、その遅延器35により、出力信号OS1から帰還信
号FSが生成される。
グ入力信号IS1と帰還信号FSの差分をとる第１の加算器3
0、第１の加算器30の出力を積分して第１の積分信号を
出力する第１の積分器31、第１の積分信号と帰還信号FS
の差分をとる第２の加算器32、第２の加算器32の出力を
積分して第２の積分信号を出力する第２の積分器33、及
び第２の積分信号を量子化してディジタル出力信号OS1
を送出する量子化器34が、入出力間に接続されている。
さらにその入出力間には、帰還ループ用の遅延器35が接
続され、その遅延器35により、出力信号OS1から帰還信
号FSが生成される。
第３図における２重積分形Δ−Σ変調回路の伝達特性
は、Ｚ変換表示により表現して、入力信号IS1をＸ
（Ｚ）、出力信号OS1をＹ（Ｚ）、量子化器34で発生す
る量子化雑音をＱ（Ｚ）とすると、 Ｙ（Ｚ）＝Ｘ（Ｚ）＋（１−Z-1）２・Ｑ（Ｚ） …
（１） となる。ここで、Z-1は単位遅延素子を意味する。この
（１）式より、出力信号Ｙ（Ｚ）の信号成分は入力信号
Ｘ（Ｚ）と一致し、信号帯域内でフラットな特性が得ら
れる。ここで、出力信号Ｙ（Ｚ）の帯域外の雑音成分は
周波数の増加に伴ない急速に増加しているが、第２図に
示したように後段に接続されるディジタル低域フィルタ
４により雑音除去すれば、最終的に得られるディジタル
出力信号OSはアナログ入力信号ISを量子化した信号とな
る。
は、Ｚ変換表示により表現して、入力信号IS1をＸ
（Ｚ）、出力信号OS1をＹ（Ｚ）、量子化器34で発生す
る量子化雑音をＱ（Ｚ）とすると、 Ｙ（Ｚ）＝Ｘ（Ｚ）＋（１−Z-1）２・Ｑ（Ｚ） …
（１） となる。ここで、Z-1は単位遅延素子を意味する。この
（１）式より、出力信号Ｙ（Ｚ）の信号成分は入力信号
Ｘ（Ｚ）と一致し、信号帯域内でフラットな特性が得ら
れる。ここで、出力信号Ｙ（Ｚ）の帯域外の雑音成分は
周波数の増加に伴ない急速に増加しているが、第２図に
示したように後段に接続されるディジタル低域フィルタ
４により雑音除去すれば、最終的に得られるディジタル
出力信号OSはアナログ入力信号ISを量子化した信号とな
る。
ここで、入力信号IS1の信号レベル範囲を|IS1|≦１とす
ると、入力信号IS1と量子化器34からの帰還信号FSにつ
いての過負荷レベルは、共に±１である。すなわち、入
力信号IS1の信号電圧振幅が最大1Vのとき、出力信号OS1
が遅延された帰還信号FSの信号電圧は1Vである。
ると、入力信号IS1と量子化器34からの帰還信号FSにつ
いての過負荷レベルは、共に±１である。すなわち、入
力信号IS1の信号電圧振幅が最大1Vのとき、出力信号OS1
が遅延された帰還信号FSの信号電圧は1Vである。
いま、量子化器34がその入力である第２の積分信号電圧
の正と負を判定してそれぞれ＋1Vと−1Vの２値電圧から
なる出力信号OS1を出力する場合、１ビット量子化を意
味している。したがって、この２重積分形Δ−Σ変調回
路は、入力信号IS1と帰還信号FSとの差分を第１の積分
器31で積分し、その第１の積分信号と帰還信号FSとの差
分を第２の積分器33で積分し、さらにその第２の積分信
号の極性を量子化器34で判定して、量子化された２値の
出力信号OS1を得るものである。
の正と負を判定してそれぞれ＋1Vと−1Vの２値電圧から
なる出力信号OS1を出力する場合、１ビット量子化を意
味している。したがって、この２重積分形Δ−Σ変調回
路は、入力信号IS1と帰還信号FSとの差分を第１の積分
器31で積分し、その第１の積分信号と帰還信号FSとの差
分を第２の積分器33で積分し、さらにその第２の積分信
号の極性を量子化器34で判定して、量子化された２値の
出力信号OS1を得るものである。
（発明が解決しようとする問題点） しかしながら、上記構成の２重積分形Δ−Σ変調回路で
は、第１の積分器31の積分電圧は入力信号IS1の１〜２
倍、第２の積分器33の積分電圧には２〜４倍程度必要と
される。そのため、相対的に入力信号IS1の電圧を減少
させる必要があるが、それにより内部雑音の影響を受け
やすくなり、回路全体の信号対雑音比（以下、S/Nとい
う）特性が劣化するという問題点があった。
は、第１の積分器31の積分電圧は入力信号IS1の１〜２
倍、第２の積分器33の積分電圧には２〜４倍程度必要と
される。そのため、相対的に入力信号IS1の電圧を減少
させる必要があるが、それにより内部雑音の影響を受け
やすくなり、回路全体の信号対雑音比（以下、S/Nとい
う）特性が劣化するという問題点があった。
本発明は、前記従来技術が持っていた問題点として、良
好なS/N特性が得られない点について解決したA/D変換器
のΔ−Σ変調回路を提供するものである。
好なS/N特性が得られない点について解決したA/D変換器
のΔ−Σ変調回路を提供するものである。
（問題点を解決するための手段） 本発明は、前記問題点を解決するために、アナログ入力
信号とディジタル出力信号から生成された帰還信号との
差分を積分して第１の積分信号を出力する第１の積分器
と、前記第１の積分信号の前記帰還信号との差分を積分
して第２の積分信号を出力する第２の積分器と、前記第
２の積分信号の極性を判定して２値の量子化された量子
化信号を前記ディジタル出力信号として出力する量子化
器と、前記ディジタル出力信号を入力して前記帰還信号
を出力する帰還用の遅延器とを、備えたA/D変換器のΔ
−Σ変調回路において、次のような回路を設けている。
信号とディジタル出力信号から生成された帰還信号との
差分を積分して第１の積分信号を出力する第１の積分器
と、前記第１の積分信号の前記帰還信号との差分を積分
して第２の積分信号を出力する第２の積分器と、前記第
２の積分信号の極性を判定して２値の量子化された量子
化信号を前記ディジタル出力信号として出力する量子化
器と、前記ディジタル出力信号を入力して前記帰還信号
を出力する帰還用の遅延器とを、備えたA/D変換器のΔ
−Σ変調回路において、次のような回路を設けている。
すなわち、本発明では、前記第１の積分信号を遅延させ
る遅延器と、前記第１の積分信号の極性を判定して２値
の量子化された補正用の量子化信号を出力する補正用の
量子化器と、前記量子化信号と前記補正用の量子化信号
とを加算器で加算し、所定の利得を有する補正用の増幅
器で該加算器の加算結果を増幅して３値の量子化信号を
生成し、その３値の量子化信号を前記ディジタル出力信
号として出力する加算・補正回路とを、設けている。
る遅延器と、前記第１の積分信号の極性を判定して２値
の量子化された補正用の量子化信号を出力する補正用の
量子化器と、前記量子化信号と前記補正用の量子化信号
とを加算器で加算し、所定の利得を有する補正用の増幅
器で該加算器の加算結果を増幅して３値の量子化信号を
生成し、その３値の量子化信号を前記ディジタル出力信
号として出力する加算・補正回路とを、設けている。
（作用） 本発明によれば、以上のようにΔ−Σ変調回路を構成し
たので、補正用の量子化器は第１の積分信号の極性を判
定して２値の補正用の量子化信号を出力する働きをし、
第１の積分信号遅延用の遅延器は第１の積分信号を遅延
させて第２の積分器側に与える働きをする。さらに、加
算器及び補正用の増幅器を有する加算・補正回路は、量
子化信号と補正用の量子化信号とを加算、補正して３値
の量子化信号を出力する働きをする。これにより、第１
と第２の積分信号の積分信号電圧すなわち内部動作電圧
を、アナログ入力信号電圧に対して、例えば同一レベル
値に抑圧可能となる。従って前記問題点を除去できるの
である。
たので、補正用の量子化器は第１の積分信号の極性を判
定して２値の補正用の量子化信号を出力する働きをし、
第１の積分信号遅延用の遅延器は第１の積分信号を遅延
させて第２の積分器側に与える働きをする。さらに、加
算器及び補正用の増幅器を有する加算・補正回路は、量
子化信号と補正用の量子化信号とを加算、補正して３値
の量子化信号を出力する働きをする。これにより、第１
と第２の積分信号の積分信号電圧すなわち内部動作電圧
を、アナログ入力信号電圧に対して、例えば同一レベル
値に抑圧可能となる。従って前記問題点を除去できるの
である。
（実施例） 第１図は本発明の実施例を示す２重積分形Δ−Σ変調回
路のＺ変換表示された等価回路図である。
路のＺ変換表示された等価回路図である。
このΔ−Σ変調回路は、第２図における従来のΔ−Σ変
調回路A/D変換器に設けられるものであり、第１の加算
器40、第１の積分器41、第１の遅延器42、第２の加算器
43、第２の積分器44、第１の量子化器45、第２の量子化
器46、第３の加算器47、及び補正用の増幅器48が入力か
ら出力へ向けて接続され、さらにその入出力間に出力か
ら入力へ向けて帰還用の第２の遅延器49が接続された構
成である。
調回路A/D変換器に設けられるものであり、第１の加算
器40、第１の積分器41、第１の遅延器42、第２の加算器
43、第２の積分器44、第１の量子化器45、第２の量子化
器46、第３の加算器47、及び補正用の増幅器48が入力か
ら出力へ向けて接続され、さらにその入出力間に出力か
ら入力へ向けて帰還用の第２の遅延器49が接続された構
成である。
ここで、第１の加算器40はこの回路のアナログ入力信号
IS1と帰還用の第２の遅延器49から出力される帰還信号F
Sとの差分をとり、その差分信号を第１の積分器41に与
える。第１の積分器41から出力された第１の積分信号は
第１の遅延器42に入力すると同時に、第１の量子化器45
にも入力する。第１の量子化器45に入力した第１の積分
信号は、その極性を判定されて量子化された２値の量子
化信号OS11となり、第３の加算器47に入力する。一方、
前記第１の遅延器42に入力した第１の積分信号は遅延出
力された後、前記第２の遅延器49からの帰還信号FSと共
に、第２の加算器43に入力する。この２つの信号は第２
の加算器43によって差分された信号となり、第２の積分
器44を経て第２の積分信号となる。この第２の積分信号
は第２の量子化器46に入力し、その極性を判定されて量
子化された２値の量子化信号OS12となり、第３の加算器
47に入力する。
IS1と帰還用の第２の遅延器49から出力される帰還信号F
Sとの差分をとり、その差分信号を第１の積分器41に与
える。第１の積分器41から出力された第１の積分信号は
第１の遅延器42に入力すると同時に、第１の量子化器45
にも入力する。第１の量子化器45に入力した第１の積分
信号は、その極性を判定されて量子化された２値の量子
化信号OS11となり、第３の加算器47に入力する。一方、
前記第１の遅延器42に入力した第１の積分信号は遅延出
力された後、前記第２の遅延器49からの帰還信号FSと共
に、第２の加算器43に入力する。この２つの信号は第２
の加算器43によって差分された信号となり、第２の積分
器44を経て第２の積分信号となる。この第２の積分信号
は第２の量子化器46に入力し、その極性を判定されて量
子化された２値の量子化信号OS12となり、第３の加算器
47に入力する。
さらに、第３の加算器47は、前記第１の量子化器45の２
値出力量子化信号OS11と前記第２の量子化器46の２値出
力量子化信号OS12との加算出力を出力する。この加算出
力は、補正用の増幅器48を通して３値のディジタル出力
信号OS1となる。この出力信号OS1は帰還用の第２の遅延
器49に入力されて帰還信号FSを生成し、それが前記第１
及び第２の加算器40,43にそれぞれ与えられる。なお、
加算器47及び増幅器48は加算・補正回路を構成してい
る。
値出力量子化信号OS11と前記第２の量子化器46の２値出
力量子化信号OS12との加算出力を出力する。この加算出
力は、補正用の増幅器48を通して３値のディジタル出力
信号OS1となる。この出力信号OS1は帰還用の第２の遅延
器49に入力されて帰還信号FSを生成し、それが前記第１
及び第２の加算器40,43にそれぞれ与えられる。なお、
加算器47及び増幅器48は加算・補正回路を構成してい
る。
この実施例の特徴は、従来の第３図の回路と比べて第１
の遅延器42、第１の量子化器45、第３の加算器47、及び
補正用の増幅器48を追加した回路構成となっていること
である。
の遅延器42、第１の量子化器45、第３の加算器47、及び
補正用の増幅器48を追加した回路構成となっていること
である。
以上の回路構成において、このΔ−Σ変調回路の伝達特
性は、Ｚ変換表示を用いて、入力信号IS1をＸ（Ｚ）、
出力信号OS1をＹ（Ｚ）、第１の量子化器45の出力信号O
S11,量子化雑音をそれぞれY1（Ｚ），Q1（Ｚ）、第２の
量子化器46の出力信号OS12,量子化雑音をそれぞれY
2（Ｚ），Q2（Ｚ）とし、補正用の増幅器48の利得Ｇを
Ｇ＝0.5として、 Ｙ（Ｚ）＝Ｇ・｛Y1（Ｚ）＋Y2（Ｚ）｝ …（２） Ｑ（Ｚ）＝Q1（Ｚ）＋Q2（Ｚ） …（３） とすれば、 Ｙ（Ｚ）＝Ｆ（Ｚ）・｛Ｘ（Ｚ）＋（１−Z-1）２・Ｑ
（Ｚ）｝ …（４） となる。
性は、Ｚ変換表示を用いて、入力信号IS1をＸ（Ｚ）、
出力信号OS1をＹ（Ｚ）、第１の量子化器45の出力信号O
S11,量子化雑音をそれぞれY1（Ｚ），Q1（Ｚ）、第２の
量子化器46の出力信号OS12,量子化雑音をそれぞれY
2（Ｚ），Q2（Ｚ）とし、補正用の増幅器48の利得Ｇを
Ｇ＝0.5として、 Ｙ（Ｚ）＝Ｇ・｛Y1（Ｚ）＋Y2（Ｚ）｝ …（２） Ｑ（Ｚ）＝Q1（Ｚ）＋Q2（Ｚ） …（３） とすれば、 Ｙ（Ｚ）＝Ｆ（Ｚ）・｛Ｘ（Ｚ）＋（１−Z-1）２・Ｑ
（Ｚ）｝ …（４） となる。
ここで、従来の２重積分形Δ−Σ変調回路の伝達特性で
ある（１）式と比較を行なう。（４），（５）式によれ
ば入力信号IS1のＸ（Ｚ）が量子化された出力信号OS1の
Ｙ（Ｚ）に変換されるとき、Ｘ（Ｚ）の係数に相当する
伝達関数はＦ（Ｚ）であり、Ｘ（Ｚ）にＦ（Ｚ）で示さ
れるフィルタ特性が乗じられたものがＹ（Ｚ）になるこ
とを示している。前記（１）式で示した従来の伝達特性
ではＹ（Ｚ）の信号成分はＸ（Ｚ）と一致しているが、
（４）式に示した本実施例の伝達特性では一致していな
い。しかし、（５）式に示した伝達特性が所要の信号帯
域内でフラットな特性に近似していれば、Ｙ（Ｚ）の帯
域内信号成分はＸ（Ｚ）に近似され、Ｙ（Ｚ）の帯域外
雑音成分を第２図で示したように後段のディジタル低域
フィルタ４で除去してA/D変換された信号が得られる。
ある（１）式と比較を行なう。（４），（５）式によれ
ば入力信号IS1のＸ（Ｚ）が量子化された出力信号OS1の
Ｙ（Ｚ）に変換されるとき、Ｘ（Ｚ）の係数に相当する
伝達関数はＦ（Ｚ）であり、Ｘ（Ｚ）にＦ（Ｚ）で示さ
れるフィルタ特性が乗じられたものがＹ（Ｚ）になるこ
とを示している。前記（１）式で示した従来の伝達特性
ではＹ（Ｚ）の信号成分はＸ（Ｚ）と一致しているが、
（４）式に示した本実施例の伝達特性では一致していな
い。しかし、（５）式に示した伝達特性が所要の信号帯
域内でフラットな特性に近似していれば、Ｙ（Ｚ）の帯
域内信号成分はＸ（Ｚ）に近似され、Ｙ（Ｚ）の帯域外
雑音成分を第２図で示したように後段のディジタル低域
フィルタ４で除去してA/D変換された信号が得られる。
第１図では、第１の積分器41と第２の積分器44はいずれ
も完全積分を表わし、第１の量子化器45と第２の量子化
器46は１ビット量子化すなわち２値出力を表わす。入力
信号IS1と出力信号OS1からの帰還信号FSの過負荷レベル
は共に±１であるから、第１の量子化信号OS11と第２の
量子化信号OS12の２値出力を（＋1,−１）とすれば、こ
れらを加算し補正した出力信号OS1は３値出力の（＋1,
0,−１）が得られる。
も完全積分を表わし、第１の量子化器45と第２の量子化
器46は１ビット量子化すなわち２値出力を表わす。入力
信号IS1と出力信号OS1からの帰還信号FSの過負荷レベル
は共に±１であるから、第１の量子化信号OS11と第２の
量子化信号OS12の２値出力を（＋1,−１）とすれば、こ
れらを加算し補正した出力信号OS1は３値出力の（＋1,
0,−１）が得られる。
Δ−Σ変調回路においては、積分器による積分信号電圧
すなわち内部動作電圧は大きく増減する傾向にある。い
ま、実際的な回路設計条件を考えると、回路の内部動作
電圧は入力信号電圧の２倍程度とする必要がある。従来
の２重積分形Δ−Σ変調回路の内部動作電圧で最大とな
る箇所は、第３図における第２の積分器33の第２の積分
出力である。
すなわち内部動作電圧は大きく増減する傾向にある。い
ま、実際的な回路設計条件を考えると、回路の内部動作
電圧は入力信号電圧の２倍程度とする必要がある。従来
の２重積分形Δ−Σ変調回路の内部動作電圧で最大とな
る箇所は、第３図における第２の積分器33の第２の積分
出力である。
そこで、本実施例の回路と従来の回路とを比較するため
に、計算機シミュレーションによる本実施例と従来の回
路の第２の積分信号電圧と入力レベルの関係を第４図に
示す。第４図では、オーバサンプル周波数fsが1.024M
Hz、正弦波の入力信号で周波数fiが1020Hz、入力レベル
が1Vのとき0dBとする条件下において、本実施例の特性
が実線曲線Ａ−１で、従来の特性が破線曲線Ｂ−１でそ
れぞれ示されている。なお、一点鎖線の直線Ｃ−１は2V
ラインである。
に、計算機シミュレーションによる本実施例と従来の回
路の第２の積分信号電圧と入力レベルの関係を第４図に
示す。第４図では、オーバサンプル周波数fsが1.024M
Hz、正弦波の入力信号で周波数fiが1020Hz、入力レベル
が1Vのとき0dBとする条件下において、本実施例の特性
が実線曲線Ａ−１で、従来の特性が破線曲線Ｂ−１でそ
れぞれ示されている。なお、一点鎖線の直線Ｃ−１は2V
ラインである。
従来の回路では、破線曲線Ｂ−１で示すように第２の積
分信号電圧は入力レベル−70〜−10dBにおいて2.0〜3.1
Vと増加している。このことは、入力レベル−70〜−10d
Bの範囲において第２の積分信号電圧が入力信号IS1電圧
の３倍程度となることであり、相対的に入力信号IS1の
電圧を内部動作電圧の1/3倍程度に制限することにな
る。したがって、実際的な回路では内部雑音の影響によ
り、S/N特性を劣化させる要因となる。
分信号電圧は入力レベル−70〜−10dBにおいて2.0〜3.1
Vと増加している。このことは、入力レベル−70〜−10d
Bの範囲において第２の積分信号電圧が入力信号IS1電圧
の３倍程度となることであり、相対的に入力信号IS1の
電圧を内部動作電圧の1/3倍程度に制限することにな
る。したがって、実際的な回路では内部雑音の影響によ
り、S/N特性を劣化させる要因となる。
これを解決するために、本実施例の回路では、第１図に
おける第１の量子化器45と第２の量子化器46との出力を
加算、補正して、３値の出力信号OS1による帰還信号FS
を生成することにより、内部動作電圧が入力信号IS1の
電圧の１倍程度となるように設定する。そこで、計算機
シミュレーションの結果、第４図の実線曲線Ａ−１で示
すように、第２の積分信号電圧は入力レベル−70〜−10
dBにおいて、1.0〜1.2Vとなり、内部動作電圧が入力信
号IS1の電圧の１倍程度に抑圧されたことになる。
おける第１の量子化器45と第２の量子化器46との出力を
加算、補正して、３値の出力信号OS1による帰還信号FS
を生成することにより、内部動作電圧が入力信号IS1の
電圧の１倍程度となるように設定する。そこで、計算機
シミュレーションの結果、第４図の実線曲線Ａ−１で示
すように、第２の積分信号電圧は入力レベル−70〜−10
dBにおいて、1.0〜1.2Vとなり、内部動作電圧が入力信
号IS1の電圧の１倍程度に抑圧されたことになる。
次に、Δ−Σ変調回路の実際的な回路設計条件で内部動
作電圧を入力信号IS1の電圧の２倍以下に制限した場合
を考える。すなわち、第３図の従来のΔ−Σ変調回路と
第１図の本発明のΔ−Σ変調回路において、内部動作電
圧が増加する第１の積分器31,41及び第２の積分器33,44
の出力側に、この内部動作電圧を入力信号IS1電圧の例
えば２倍以下に制限する電圧制限回路をそれぞれ付加し
た条件で、Δ−Σ変調形A/D変換器のS/N特性と入力レベ
ルの関係について、計算機シミュレーションした結果を
第５図に示す。
作電圧を入力信号IS1の電圧の２倍以下に制限した場合
を考える。すなわち、第３図の従来のΔ−Σ変調回路と
第１図の本発明のΔ−Σ変調回路において、内部動作電
圧が増加する第１の積分器31,41及び第２の積分器33,44
の出力側に、この内部動作電圧を入力信号IS1電圧の例
えば２倍以下に制限する電圧制限回路をそれぞれ付加し
た条件で、Δ−Σ変調形A/D変換器のS/N特性と入力レベ
ルの関係について、計算機シミュレーションした結果を
第５図に示す。
この第５図の計算機シミュレーションでは、A/D変換器
としての性能を評価するため、Δ−Σ変調回路の後段に
第２のディジタル低域フィルタ４によるデシメーを付加
した。そして、正弦波の入力信号で周波数fiが1020Hz、
入力レベル1Vのとき0dBの条件下において、周波数32k
Hz、15ビットのデシメータ出力を、音声帯域周波数fbが
０〜４kHzで評価した。なお、第５図の実線曲線Ａ−２
は本実施例の特性、破線曲線Ｂ−２は従来の回路の特
性、一点鎖線直線Ｃ−２は量子化精度14ビットのライン
をそれぞれ示している。
としての性能を評価するため、Δ−Σ変調回路の後段に
第２のディジタル低域フィルタ４によるデシメーを付加
した。そして、正弦波の入力信号で周波数fiが1020Hz、
入力レベル1Vのとき0dBの条件下において、周波数32k
Hz、15ビットのデシメータ出力を、音声帯域周波数fbが
０〜４kHzで評価した。なお、第５図の実線曲線Ａ−２
は本実施例の特性、破線曲線Ｂ−２は従来の回路の特
性、一点鎖線直線Ｃ−２は量子化精度14ビットのライン
をそれぞれ示している。
付加した前記デシメータにより、高速サンプリングされ
た低ビットの情報が低速サンプリングの多ビットに変換
され、A/D変換器としてのディジタル出力が得られる。
このデシメータの伝達関数Hd（Ｚ）は、 であり、オーバサンプル周波数fsが1.024MHzのとき、こ
のデシメータにより1/32倍の周波数32KHzに低減され
る。
た低ビットの情報が低速サンプリングの多ビットに変換
され、A/D変換器としてのディジタル出力が得られる。
このデシメータの伝達関数Hd（Ｚ）は、 であり、オーバサンプル周波数fsが1.024MHzのとき、こ
のデシメータにより1/32倍の周波数32KHzに低減され
る。
第５図より、従来の回路では破線曲線Ｂ−２で示される
ように大幅にS/N特性が劣化するため、一点鎖線Ｃ−２
で示される量子化精度14ビット相当の性能を満足させる
ことができない。しかし、本実施例の回路によれば、実
線曲線Ａ−２で示されるように入力レベル−70〜−8dB
の広範囲にわたって量子化精度14ビット相当の良好なS/
N特性が得られる。
ように大幅にS/N特性が劣化するため、一点鎖線Ｃ−２
で示される量子化精度14ビット相当の性能を満足させる
ことができない。しかし、本実施例の回路によれば、実
線曲線Ａ−２で示されるように入力レベル−70〜−8dB
の広範囲にわたって量子化精度14ビット相当の良好なS/
N特性が得られる。
また、第５図のシミュレーションにおける前記電圧制限
回路を入力信号IS1の電圧1.5倍以下に制限した場合につ
いては、従来の回路では回路動作が不能となるが、本実
施例の回路では正常に動作して入力レベル−70〜−10dB
の広範囲にわたり第５図の実線曲線Ａ−２と同一なS/N
特性が得られる。
回路を入力信号IS1の電圧1.5倍以下に制限した場合につ
いては、従来の回路では回路動作が不能となるが、本実
施例の回路では正常に動作して入力レベル−70〜−10dB
の広範囲にわたり第５図の実線曲線Ａ−２と同一なS/N
特性が得られる。
本実施例の利点をまとめれば、次のようになる。
（１）従来の２重積分形Δ−Σ変調回路に、第１図に示
す第１の遅延器42、第１の量子化器45、第３図の加算器
47、及び補正用の増幅器48をそれぞれ設け、第１、第２
の量子化器45,46の２値出力を加算、補正して３値出力
を得る回路構成にしたので、回路の内部動作電圧を入力
信号IS1の電圧の１倍程度に抑圧することができ、実際
的な回路設計条件を緩和した効果が期待できる。
す第１の遅延器42、第１の量子化器45、第３図の加算器
47、及び補正用の増幅器48をそれぞれ設け、第１、第２
の量子化器45,46の２値出力を加算、補正して３値出力
を得る回路構成にしたので、回路の内部動作電圧を入力
信号IS1の電圧の１倍程度に抑圧することができ、実際
的な回路設計条件を緩和した効果が期待できる。
（２）本実施例のΔ−Σ変調回路とディジタル低域フィ
ルタ４を組合せたΔ−Σ変調形A/D変換器において、内
部動作電圧を入力信号IS1の電圧の例えば1.5〜２倍以下
に制限する電圧制限回路を、第1,第２の積分器41,44の
出力側にそれぞれ付加した条件下で量子化精度14ビット
相当の良好なS/N特性が得られるため、実際的な回路設
計条件を緩和した効果が期待できる。
ルタ４を組合せたΔ−Σ変調形A/D変換器において、内
部動作電圧を入力信号IS1の電圧の例えば1.5〜２倍以下
に制限する電圧制限回路を、第1,第２の積分器41,44の
出力側にそれぞれ付加した条件下で量子化精度14ビット
相当の良好なS/N特性が得られるため、実際的な回路設
計条件を緩和した効果が期待できる。
（発明の効果） 以上、詳細に説明したように本発明によれば、第１の積
分信号の極性を判定して２値の補正用の量子化信号を出
力する補正用の量子化器と、第１の積分信号を遅延させ
る遅延器と、加算器及び補正用の増幅器を有し、２値の
量子化信号と前記２値の補正用の量子化信号とを加算、
補正して３値の量子化信号を出力する加算・補正回路と
を設けたので、Δ−Σ変調回路の内部動作電圧が入力信
号電圧と同一レベル値に抑圧され、回路の内部雑音の影
響を受けにくくなる。さらに、Δ−Σ変調回路への入力
信号電圧が回路の動作電圧範囲限度まで許容されるの
で、良好なS/N特性が得られるという効果が期待でき
る。
分信号の極性を判定して２値の補正用の量子化信号を出
力する補正用の量子化器と、第１の積分信号を遅延させ
る遅延器と、加算器及び補正用の増幅器を有し、２値の
量子化信号と前記２値の補正用の量子化信号とを加算、
補正して３値の量子化信号を出力する加算・補正回路と
を設けたので、Δ−Σ変調回路の内部動作電圧が入力信
号電圧と同一レベル値に抑圧され、回路の内部雑音の影
響を受けにくくなる。さらに、Δ−Σ変調回路への入力
信号電圧が回路の動作電圧範囲限度まで許容されるの
で、良好なS/N特性が得られるという効果が期待でき
る。
第１図は本発明の実施例に示すΔ−Σ変調回路の等価回
路図、第２図は従来のΔ−Σ変調形A/D変換器の構成
図、第３図は従来の２重積分形Δ−Σ変調回路の等価回
路図、第４図および第５図は第１図と第３図の動作特性
を比較するもので、第４図は第２の積分信号の出力電圧
と入力レベルの関係図、第５図はS/N特性と入力レベル
の関係図である。 2,5……サンプラ、３……Δ−Σ変調回路、４……ディ
ジタル低域フィルタ、40,43,47……第1,第2,第３の加算
器、41,44……第1,第２の積分器、42,49……第1,第２の
遅延器、45,46……第1,第２の量子化器、48……増幅
器、FS……帰還信号、IS,IS1……アナログ入力信号、O
S,OS1……ディジタル出力信号、OS11,OS12……第1,第２
の量子化器の量子化信号。
路図、第２図は従来のΔ−Σ変調形A/D変換器の構成
図、第３図は従来の２重積分形Δ−Σ変調回路の等価回
路図、第４図および第５図は第１図と第３図の動作特性
を比較するもので、第４図は第２の積分信号の出力電圧
と入力レベルの関係図、第５図はS/N特性と入力レベル
の関係図である。 2,5……サンプラ、３……Δ−Σ変調回路、４……ディ
ジタル低域フィルタ、40,43,47……第1,第2,第３の加算
器、41,44……第1,第２の積分器、42,49……第1,第２の
遅延器、45,46……第1,第２の量子化器、48……増幅
器、FS……帰還信号、IS,IS1……アナログ入力信号、O
S,OS1……ディジタル出力信号、OS11,OS12……第1,第２
の量子化器の量子化信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−193517（ＪＰ，Ａ) 特開 昭62−98918（ＪＰ，Ａ) 特開 昭62−169528（ＪＰ，Ａ) 特開 昭62−169529（ＪＰ，Ａ) 米国特許4772871（ＵＳ，Ａ)
Claims (1)
- 【請求項１】アナログ入力信号とディジタル出力信号か
ら生成された帰還信号との差分を積分して第１の積分信
号を出力する第１の積分器と、前記第１の積分信号の前
記帰還信号との差分を積分して第２の積分信号を出力す
る第２の積分器と、前記第２の積分信号の極性を判定し
て２値の量子化された量子化信号を前記ディジタル出力
信号として出力する量子化器と、前記ディジタル出力信
号を入力して前記帰還信号を出力する帰還用の遅延器と
を、備えたアナログ・ディジタル変換器のデルタ・シグ
マ変調回路において、 前記第１の積分信号を遅延させる遅延器と、 前記第１の積分信号の極性を判定して２値の量子化され
た補正用の量子化信号を出力する量子化器と、 前記量子化信号と前記補正用の量子化信号とを加算器で
加算し、所定の利得を有する補正用の増幅器で該加算器
の加算結果を増幅して３値の量子化信号を生成し、その
３値の量子化信号を前記ディジタル出力信号として出力
する加算・補正回路とを、 設けたことを特徴とするアナログ・ディジタル変換器の
デルタ・シグマ変調回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112127A JPH0797749B2 (ja) | 1986-05-16 | 1986-05-16 | アナログ・デイジタル変換器のデルタ・シグマ変調回路 |
| US07/046,783 US4772871A (en) | 1986-05-16 | 1987-05-07 | Delta sigma modulator circuit for an analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112127A JPH0797749B2 (ja) | 1986-05-16 | 1986-05-16 | アナログ・デイジタル変換器のデルタ・シグマ変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62269423A JPS62269423A (ja) | 1987-11-21 |
| JPH0797749B2 true JPH0797749B2 (ja) | 1995-10-18 |
Family
ID=14578871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61112127A Expired - Lifetime JPH0797749B2 (ja) | 1986-05-16 | 1986-05-16 | アナログ・デイジタル変換器のデルタ・シグマ変調回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4772871A (ja) |
| JP (1) | JPH0797749B2 (ja) |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876542A (en) * | 1988-01-25 | 1989-10-24 | Motorola, Inc. | Multiple output oversampling A/D converter with each output containing data and noise |
| JPH01204528A (ja) * | 1988-02-10 | 1989-08-17 | Fujitsu Ltd | Ａ／ｄ変換器 |
| JP2650711B2 (ja) * | 1988-03-25 | 1997-09-03 | 株式会社日立製作所 | オーバーサンプリングａ／ｄ変換器 |
| EP0399738A3 (en) * | 1989-05-26 | 1991-05-08 | Gec-Marconi Limited | Analogue to digital converter |
| DE69123366T2 (de) * | 1990-01-31 | 1997-03-27 | Analog Devices Inc., Norwood, Mass. | Digitale Rauschformerschaltung |
| NL9001441A (nl) * | 1990-06-22 | 1992-01-16 | Philips Nv | Sigma-delta modulator. |
| NL9100379A (nl) * | 1991-03-01 | 1992-10-01 | Philips Nv | Sigma-deltamodulator. |
| JPH05167452A (ja) * | 1991-12-12 | 1993-07-02 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル／アナログ変換用ノイズシェーピング方法及び回路 |
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| US5777912A (en) * | 1996-03-28 | 1998-07-07 | Crystal Semiconductor Corporation | Linear phase finite impulse response filter with pre-addition |
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| US5964708A (en) * | 1997-10-06 | 1999-10-12 | The Regents Of The University Of Michigan | Beamformed ultrasonic imager with delta-sigma feedback control |
| US6867720B1 (en) | 1997-10-06 | 2005-03-15 | The Regents Of The University Of Michigan | Beamformed ultrasonic imager with delta-sigma feedback control |
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| FR2795889B1 (fr) * | 1999-06-29 | 2001-10-05 | France Telecom | Procede et systeme de compensation de la non-linearite d'un convertisseur analogique-numerique sigma-delta |
| US6369729B1 (en) * | 1999-10-08 | 2002-04-09 | Cirrus Logic, Inc. | Common mode shift in downstream integrators of high order delta sigma modulators |
| US6313774B1 (en) * | 2000-05-19 | 2001-11-06 | Motorola Inc. | Delta-sigma analog-to-digital converter, and method |
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| US10652056B2 (en) | 2017-11-14 | 2020-05-12 | Cable Television Laboratories, Inc | Systems and methods for delta-sigma digitization |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2533382B1 (fr) * | 1982-09-21 | 1988-01-22 | Senn Patrice | Codeur de type delta-sigma, a double integration et applications de ce codeur a une voie de transmission de type mic et a la mesure de tensions continues |
-
1986
- 1986-05-16 JP JP61112127A patent/JPH0797749B2/ja not_active Expired - Lifetime
-
1987
- 1987-05-07 US US07/046,783 patent/US4772871A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4772871A (en) | 1988-09-20 |
| JPS62269423A (ja) | 1987-11-21 |
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