JP4141865B2 - モジュレータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、オーディオ帯域のＡ／Ｄ（Analog/Digital）コンバータやＤ／Ａ（Digital/Analog）コンバータとして広く用いられているオーバサンプリングΔΣ変換方式を用いたモジュレータに関し、特に、高次化における入力信号の抑制を低減して高精度化を図ると共に、この変換方式の安定性の向上を図ることが可能なモジュレータに関する。
【０００２】
【従来の技術】
現在、オーディオ帯域のＡ／Ｄコンバータ（以下、ＡＤＣとも呼ぶ。）およびＤ／Ａコンバータ（以下、ＤＡＣとも呼ぶ。）には、オーバサンプリングΔΣ変換方式のモジュレータが広く用いられている。後述するように、オーバサンプリングΔΣモジュレータは、遅延素子、積分器、加算器および量子化器から構成される。
【０００３】
これに関連する技術として、特開平３−２２６２６号公報、特開平１１−３０８１１０号公報、特開平６−５３８３６号公報および特開２００２−７６９０２号公報に開示された発明がある。
【０００４】
特開平３−２２６２６号公報に開示された４次ΔΣ変換器は、主ループと、副レープとによって構成される。入力信号をＸ（ｚ）、第１量子化器の量子化雑音をＱ1（ｚ）とすると、主ループの出力Ｆは次式のようになる。
【０００５】
Ｆ＝Ｘ（ｚ）＋（１−ｚ-1）2・Ｑ1（ｚ） …（１）
第１量子化器を単純なコンパレータで実現すると、その入力Ｅと出力Ｆとの間には次の関係が成り立つ。
【０００６】
Ｆ＝Ｅ＋Ｑ1（ｚ） …（２）
−Ｑ1（ｚ）＝Ｅ−Ｆ …（３）
副ループは、量子化誤差−Ｑ1（ｚ）を２次の伝達特性で積分する。第２量子化器の量子化雑音をＱ2（ｚ）とすると、量子化出力Ｇは次式のようになる。
【０００７】
Ｇ＝−Ｑ1（ｚ）＋（１−ｚ-1）2・Ｑ2（ｚ） …（４）
この副ループは、第２量子化器の後段に第１および第２微分器が配置され、量子化出力Ｇを２回微分する。第１および第２微分器の伝達関数を（１−ｚ-1）とすると、２回微分後の出力Ｈは次式のようになる。
【０００８】
Ｈ＝−（１−ｚ-1）2・Ｑ1（ｚ）＋（１−ｚ-1）4・Ｑ2（ｚ）…（５）
この副ループの出力Ｈと主ループの出力Ｆとを加算すると、（１）式の（１−ｚ-1）2・Ｑ1（ｚ）と、（５）式の−（１−ｚ-1）2・Ｑ1（ｚ）とが相殺されるため、最終出力Ｙ（ｚ）は次式のようになる。
【０００９】
Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）4・Ｑ2（ｚ）…（６）
このようにして、４重積分型のΔΣ変換器が等価的に実現される。
【００１０】
また、特開平１１-３０８１１０号公報においては、ノイズシェービングと量子化ノイズとを低減するために、デルタシグマループを複数段カスケードにしたΔΣ型Ａ／Ｄ変換器が開示されている。
【００１１】
また、特開平６-５３８３６号公報においては、補正用デルタシグマＡ／Ｄ変換ループの積分器への入力信号を小さくするために、係数乗算器によってａ≦１の乗算を行ない、係数乗算器によって元の大きさに戻すアナログデジタル変換回路が開示されている。
【００１２】
さらには、特開２００２−７６９０２号公報においては、従来技術として、信号帯域外に分布している雑音電力が、一般に後段に設けられたデシメーションフィルタによって除去されることが開示されている。
【００１３】
【特許文献１】
特開平３−２２６２６号公報
【００１４】
【特許文献２】
特開平１１−３０８１１０号公報
【００１５】
【特許文献３】
特開平６−５３８３６号公報
【００１６】
【特許文献４】
特開２００２−７６９０２号公報
【００１７】
【発明が解決しようとする課題】
後述するように、モジュレーションの効果は、量子化器のビット数、または積分器および量子化器の出力からのフィードバックの段数（次数）に依存する。すなわち、量子化器のビット数が同じであればフィードバックの次数が高いほどモジュレーションの効果が大きくなり、より高精度なモジュレータを実現できる。しかし、モジュレータの次数を上げていくと、最終段での積分器出力の振幅が大きくなり過ぎてしまい、発振が大きくなるといった問題点があった。
【００１８】
一方、上述した従来技術のいずれにおいても、原信号が主ループであるモジュレータに入力されているため、上述した問題点を解決することができない。
【００１９】
本発明は、上記問題点を解決するためになされたものであり、その目的は、安定化および高精度化を図ることが可能なモジュレータを提供することである。
【００２０】
【課題を解決するための手段】
本発明に係るモジュレータは、デルタシグマ変換方式を用いたモジュレータであって、デジタル入力信号を信号成分と誤差成分とに分離するための成分分離手段と、成分分離手段によって分離された誤差成分をモジュレートするデルタシグマモジュレータと、成分分離手段によって分離された信号成分とデルタシグマモジュレータによってモジュレートされた後の誤差成分とを演算するための出力演算手段とを含み、成分分離手段は、デジタル入力信号を量子化する第１の量子化器と、デジタル入力信号と第１の量子化器から出力された信号成分とを加算する加算器とを含み、デルタシグマモジュレータは、複数の積分器と、最終段の積分器の出力を量子化する第２の量子化器と、第２の量子化器からの出力を遅延させて、複数の積分器に負帰還させる遅延素子とを含み、モジュレータはさらに、加算器とデルタシグマモジュレータとの間に接続され、１未満の係数を有するアッテネータを含む。
【００２１】
【発明の実施の形態】
図１は、オーバサンプリングΔΣモジュレータの構成例を示すブロック図である。図１（ａ）に示すように、このΔΣモジュレータは、加算器１１および１３と、積分器１２および１４と、１ビットの量子化器１５と、遅延素子１６とを含む。また、図１（ｂ）に示すように、積分器１２および１４は、加算器１７および遅延素子１８とを含む。
【００２２】
図２は、ΔΣモジュレータにおける量子化ノイズのモジュレーションの概念を説明するための図である。量子化器１５で生じる量子化ノイズがモジュレーションを受け、帯域内の量子化ノイズが高周波帯域に押し出される。これによって、少ないビット数の量子化器であっても高精度なＡＤＣやＤＡＣを実現することが可能となる。すなわち、低ビットの量子化器で生じた大きな量子化誤差を広域に押し出すことで、帯域内（低域）のノイズ量を低減し、ΔΣモジュレータの高精度化を図っている。
【００２３】
図１（ａ）においては、２次のモジュレータを示している。しかし、モジュレータの次数を上げていくと、最終段における積分器の出力の振幅が大きくなり過ぎてしまい、発振しやすくなる（安定性の劣化）。
【００２４】
図３は、図１に示すΔΣモジュレータにおいて発生する問題点を解決するための一般的な手法を説明するための図である。この高次（ｎ次）ΔΣモジュレータは、アッテネータ２１と、加算器２２−１〜２２−ｎと、積分器２３−１〜２３−ｎと、量子化器２４と、遅延素子２５とを含む。
【００２５】
図３においては、高次（ｎ次）ΔΣモジュレータの前段に、最終段の積分器の出力が過振幅にならないように、予め係数が１以下のアッテネータ２１が挿入されている。入力信号をＸ、量子化誤差をＱ、アッテネータ２１の係数をｂとすると、出力信号Ｙは次式によって表される。
【００２６】
Ｙ＝ｂＸ＋（１−ｚ-1）n・Ｑ …（７）
このように、アッテネータ２１が挿入されることによって、安定性が高くなるが、出力振幅が制限されてしまうため、本来モジュレータによって得られるはずの精度が得られなくなるといった問題点が発生する。また、このアッテネータ２１の係数は、モジュレータの次数が高くなるほど小さな値が設定されるので、この問題点がさらに顕著になる。
【００２７】
（第１の実施の形態）
図４は、本発明の第１の実施の形態におけるモジュレータの概略構成を示すブロック図である。このモジュレータは、入力信号（Ｘ）を量子化された信号成分（Ｘ＋Ｑ）と量子化誤差成分（Ｑ）とに分離する成分分離部３１と、量子化誤差成分（Ｑ）のみをモジュレートするΔΣモジュレータ３２と、量子化された信号成分（Ｘ＋Ｑ）とΔΣモジュレータ３２からの出力とを演算する出力演算部３３とを含む。
【００２８】
ΔΣモジュレータ３２は、誤差成分のみをモジュレートするので、ΔΣモジュレータ３２の次数を上げていっても、最終段の積分器の出力の振幅が大きくなりすぎることがなくなり、モジュレータの安定化を図ることが可能となる。また、出力演算部３３が、成分分離部３１によって分離された量子化された信号成分（Ｘ＋Ｑ）とΔΣモジュレータ３２からの出力とを演算することにより、量子化誤差成分Ｑは相殺される。また、モジュレータの入力は、量子化誤差成分Ｑであるから、振幅が小さく、最終積分器出力の増大を防ぐことができるので、モジュレータの前段にアッテネータを挿入する必要がなくなり、出力信号Ｙの信号強度の低減を防止することができ、モジュレータの高精度化を図ることが可能となる。
【００２９】
以下に、第１の実施の形態におけるモジュレータの具体例を示す。なお、第２〜第５の実施の形態はデジタルΔΣモジュレータに関し、第６〜第９はアナログΔΣモジュレータに関する。
【００３０】
（第２の実施の形態）
図５は、本発明の第２の実施の形態におけるモジュレータの構成を示すブロック図である。このモジュレータは、デジタル入力信号Ｘを量子化する１ビットの量子化器４１と、入力信号Ｘと量子化器４１から出力される量子化された信号成分（−（Ｘ＋Ｑ））とを加算する加算器４２と、シングルステージΔΣモジュレータ４３と、量子化器４１から出力される量子化された信号成分（Ｘ＋Ｑ）とシングルステージΔΣモジュレータ４３からの出力信号とを加算する加算器４４とを含む。
【００３１】
また、シングルステージΔΣモジュレータ４３は、加算器４５−１〜４５−ｎと、積分器４６−１〜４６−ｎと、量子化器４７と、遅延素子４８とを含むｎ次ΔΣモジュレータである。量子化器４７からの出力が、遅延素子４８によって遅延され後、加算器４５−１〜４５−ｎによって積分器４６−１〜４６−ｎに負帰還される。
【００３２】
シングルステージΔΣモジュレータ４３からの出力は、−Ｑ＋（１−ｚ-1）n・Ｑ2となる。したがって、出力信号Ｙは次式によって表される。なお、Ｑ2はシングルステージΔΣモジュレータ４７内で発生する誤差成分を示している。
【００３３】
Ｙ＝Ｘ＋（１−ｚ-1）n・Ｑ2 …（８）
以上説明したように、本実施の形態におけるモジュレータによれば、加算器４２が、入力信号Ｘと量子化器４１から出力される量子化された信号成分（−（Ｘ＋Ｑ））とを加算し、量子化誤差成分（−Ｑ）のみをシングルステージΔΣモジュレータ４３に入力するようにしたので、シングルステージΔΣモジュレータ４３の入力は、原信号（Ｘ）のほぼ半分となり、モジュレータにおける安定性を向上させることが可能となった。
【００３４】
また、量子化器４１から出力される量子化された信号成分（Ｘ＋Ｑ）は、シングルステージΔΣモジュレータ４３を経ずに、そのまま加算器４４に入力されるので、入力信号Ｘの強度をそのまま保つことができ、モジュレータの高精度化を図ることが可能となった。
【００３５】
なお、本実施の形態においては、１ビットフィードバック方式の場合について説明したが、モジュレータのビット数は多ビットでもよく、変換方式はフィードフォワードアーキテクチャなどの他の方式を採用してもよい。これらの場合にも、上述したのと同様の効果が得られる。
【００３６】
（第３の実施の形態）
図６は、本発明の第３の実施の形態におけるモジュレータの構成を示すブロック図である。このモジュレータは、図５に示す第２の実施の形態におけるモジュレータと比較して、量子化器４１がマルチビット量子化器４５に置換されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【００３７】
マルチビット量子化器４５は、入力信号Ｘを量子化することによって量子化された信号成分（Ｘ＋Ｑm）を出力する。加算器４２は、デジタル入力信号Ｘとマルチビット量子化器４５から出力される量子化された信号成分（−（Ｘ＋Ｑm））とを加算し、量子化誤差成分（−Ｑm）のみをシングルステージΔΣモジュレータ４３に入力する。
【００３８】
シングルステージΔΣモジュレータ４３からの出力は、−Ｑm＋（１−ｚ-1）n・Ｑ2となる。また、出力信号Ｙは第１の実施の形態において説明した式（８）と同様である。
【００３９】
以上説明したように、本実施の形態におけるモジュレータによれば、加算器４２が、入力信号Ｘとマルチビット量子化器４５から出力される量子化された信号成分（−（Ｘ＋Ｑm））とを加算し、量子化誤差成分（−Ｑm）のみをシングルステージΔΣモジュレータ４３に入力するようにした。量子化誤差Ｑmは、第２の実施の形態における量子化誤差Ｑよりも小さくできるので、シングルステージΔΣモジュレータ４１の入力をさらに小さくすることができ、第２の実施の形態におけるモジュレータよりもさらにモジュレータの安定性を向上させることが可能となった。
【００４０】
（第４の実施の形態）
図７は、本発明の第４の実施の形態におけるモジュレータの構成を示すブロック図である。このモジュレータは、図５に示す第２の実施の形態におけるモジュレータと比較して、シングルステージΔΣモジュレータ４３の前段に係数α（α＜１）を有するアッテネータ４６が付加され、シングルステージΔΣモジュレータ４３の次段に係数１／αを有するアッテネータ４７が付加されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【００４１】
シングルステージΔΣモジュレータ４３の次数ｎを高くしていくと、シングルステージΔΣモジュレータ４３の入力振幅が小さくなっているといえども、やはり最終段の積分器の出力の振幅が大きくなり発振の可能性がある。これを防止するために、シングルステージΔΣモジュレータ４３の前段にアッテネータ４６が付加される。
【００４２】
係数αを有するアッテネータ４６によって、シングルステージΔΣモジュレータ４３の出力は−αＱ＋（１−ｚ-1）n・Ｑ2となる。したがって、出力信号Ｙは次式によって表される。
【００４３】
Ｙ＝Ｘ＋（１／α）×（１−ｚ-1）n・Ｑ2 …（９）
以上説明したように、本実施の形態におけるモジュレータによれば、シングルステージΔΣモジュレータ４３の前段に係数αを有するアッテネータ４６を付加し、次段に係数１／αを有するアッテネータ４７を付加するようにしたので、シングルステージΔΣモジュレータ４３の最終段の積分器４６−ｎの出力の振幅を小さくすることができ、積分器４６−ｎにおける発振を防止することが可能となった。すなわち、モジュレータの振幅を確保したまま、モジュレータの安定性も確保することが可能となった。なお、アッテネータ４６の係数αは、図３に示すアッテネータ２１の係数よりも大きく（アッテネータの度合いを小さく）することができる。
【００４４】
（第５の実施の形態）
図８は、本発明の第５の実施の形態におけるモジュレータの構成を示すブロック図である。このモジュレータは、図５に示す第２の実施の形態におけるモジュレータと比較して、シングルステージΔΣモジュレータ４３がカスケードΔΣモジュレータ５０に置換されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【００４５】
カスケードΔΣモジュレータ５０は、シングルステージΔΣモジュレータがカスケード接続された構成を有しており、加算器５１，５３，５７，５８，６０および６５と、積分器５２，５４，５９および６１と、量子化器５５および６２と、遅延素子５６および６３と、２回微分を行なう微分器６４とを含む。
【００４６】
量子化器５５への入力をＡ、量子化器５５の量子化誤差をＱ2とすると、量子化器５５の出力Ｙ１は、次式のようになる。
【００４７】
Ｙ１＝Ａ＋Ｑ2＝−Ｑ＋（１−ｚ-1）2・Ｑ2 …（１０）
加算器５７は、量子化器５５への入力Ａと、量子化器５５からの出力（−（Ａ＋Ｑ2））とを加算することによって、量子化器５５における量子化誤差（−Ｑ2）を出力する。
【００４８】
また、量子化器６２の量子化誤差をＱnとすると、量子化器６２の出力は、−Ｑ2＋（１−ｚ-1）2・Ｑnとなる。また、微分器６４の出力は、−Ｑ2・（１−ｚ-1）2＋（１−ｚ-1）4・Ｑnとなる。したがって、加算器６５の出力は、−Ｑ＋（１−ｚ-1）4・Ｑnとなる。
【００４９】
このようにカスケードΔΣモジュレータを用いることによって、最終ステージ以外の量子化器で発生する量子化誤差（Ｑ2，Ｑ3…）をステージ間の加算によって除去できる。したがって、第４の実施の形態において説明した式（９）の（１／α）の項を除去することができる。
【００５０】
以上説明したように、本実施の形態におけるモジュレータによれば、カスケードΔΣモジュレータ５０を用いて量子化誤差成分（−Ｑ）をモジュレートするようにしたので、アッテネータを用いなくてもカスケードΔΣモジュレータ５０の最終段の積分器６１の出力の振幅を小さくすることができ、積分器６１における発振を防止することが可能となった。すなわち、モジュレータの振幅を確保したまま、モジュレータの安定性も確保することが可能となった。
【００５１】
なお、本実施の形態においては、フィードバック方式の１ビット２次ΔΣモジュレータを２段カスケード接続した場合について説明したが、カスケードの段数を増やしたり、最終ステージの量子化器にマルチビット量子化器を用いたりすることによって、より高精度なモジュレータを実現することが可能である。また、モジュレータの変換方式は、フィードフォワード方式などの他の方式を採用してもよい。これらの場合にも、上述したのと同様の効果が得られる。
【００５２】
（第６の実施の形態）
図９は、本発明の第６の実施の形態におけるモジュレータの構成を示すブロック図である。このモジュレータは、アナログ入力信号Ｘを量子化する１ビットの量子化器（Ａ／Ｄ変換器）４１と、量子化器４１から出力される量子化された信号成分（Ｘ＋Ｑ）をアナログ信号に変換するＤＡＣ７１と、入力信号ＸとＤＡＣ７１から出力される信号成分（−（Ｘ＋Ｑ））とを加算する加算器４２と、シングルステージΔΣモジュレータ７０と、量子化器４１から出力される量子化された信号成分（Ｘ＋Ｑ）とシングルステージΔΣモジュレータ７０からの出力信号とを加算する加算器４４とを含む。
【００５３】
また、シングルステージΔΣモジュレータ７０は、加算器４５−１〜４５−ｎと、積分器４６−１〜４６−ｎと、量子化器４７と、遅延素子４８と、量子化器４７からの出力信号をアナログ信号に変換するＤＡＣ４９とを含むｎ次ΔΣモジュレータである。ＤＡＣ４９からの出力が、遅延素子４８によって遅延され後、加算器４５−１〜４５−ｎによって積分器４６−１〜４６−ｎに負帰還される。
【００５４】
シングルステージΔΣモジュレータ７０からの出力は、−Ｑ＋（１−ｚ-1）n・Ｑ2となる。したがって、出力信号Ｙは式（８）によって表される。
【００５５】
以上説明したように、本実施の形態におけるモジュレータによれば、加算器４２が、アナログ入力信号ＸとＤＡＣ７１から出力される信号成分（−（Ｘ＋Ｑ））とを加算し、誤差成分（−Ｑ）のみをシングルステージΔΣモジュレータ７０に入力するようにしたので、シングルステージΔΣモジュレータ７０の入力は、原信号（Ｘ）のほぼ半分となり、モジュレータにおける安定性を向上させることが可能となった。
【００５６】
また、量子化器４１から出力される量子化された信号成分（Ｘ＋Ｑ）は、シングルステージΔΣモジュレータ７０を経ずに、そのまま加算器４４に入力されるので、入力信号Ｘの強度をそのまま保つことができ、モジュレータの高精度化を図ることが可能となった。
【００５７】
なお、本実施の形態においては、１ビットフィードバック方式の場合について説明したが、モジュレータのビット数は多ビットでもよく、変換方式はフィードフォワードアーキテクチャなどの他の方式を採用してもよい。これらの場合にも、上述したのと同様の効果が得られる。
【００５８】
（第７の実施の形態）
図１０は、本発明の第７の実施の形態におけるモジュレータの構成を示すブロック図である。このモジュレータは、図９に示す第６の実施の形態におけるモジュレータと比較して、量子化器４１がマルチビット量子化器（Ｄ／Ａ変換器）４５に置換されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【００５９】
マルチビット量子化器４５は、アナログ入力信号Ｘを量子化することによって信号成分（Ｘ＋Ｑm）を出力する。加算器４２は、アナログ入力信号ＸとＤＡＣ７１から出力される信号成分（−（Ｘ＋Ｑm））とを加算し、誤差成分（−Ｑm）のみをシングルステージΔΣモジュレータ４３に入力する。
【００６０】
シングルステージΔΣモジュレータ４３からの出力は、−Ｑm＋（１−ｚ-1）n・Ｑ2となる。また、出力信号Ｙは第１の実施の形態において説明した式（８）と同様である。
【００６１】
以上説明したように、本実施の形態におけるモジュレータによれば、加算器４２が、入力信号ＸとＤＡＣ７１から出力される信号成分（−（Ｘ＋Ｑm））とを加算し、誤差成分（−Ｑm）のみをシングルステージΔΣモジュレータ７０に入力するようにした。量子化誤差Ｑmは、第６の実施の形態における量子化誤差Ｑよりも小さくできるので、シングルステージΔΣモジュレータ７０の入力をさらに小さくすることができ、第６の実施の形態におけるモジュレータよりもさらにモジュレータの安定性を向上させることが可能となった。
【００６２】
（第８の実施の形態）
図１１は、本発明の第８の実施の形態におけるモジュレータの構成を示すブロック図である。このモジュレータは、図９に示す第６の実施の形態におけるモジュレータと比較して、シングルステージΔΣモジュレータ７０の前段に係数α（α＜１）を有するアッテネータ４６が付加され、シングルステージΔΣモジュレータ７０の次段に係数１／αを有するアッテネータ４７が付加されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【００６３】
シングルステージΔΣモジュレータ７０の次数ｎを高くしていくと、シングルステージΔΣモジュレータ７０の入力振幅が小さくなっているといえども、やはり最終段の積分器の出力の振幅が大きくなり発振の可能性がある。これを防止するために、シングルステージΔΣモジュレータ７０の前段にアッテネータ４６が付加される。
【００６４】
係数αを有するアッテネータ４６によって、シングルステージΔΣモジュレータ７０の出力は−αＱ＋（１−ｚ-1）n・Ｑ2となる。したがって、出力信号Ｙは式（９）によって表される。
【００６５】
以上説明したように、本実施の形態におけるモジュレータによれば、シングルステージΔΣモジュレータ７０の前段に係数αを有するアッテネータ４６を付加し、次段に係数１／αを有するアッテネータ４７を付加するようにしたので、シングルステージΔΣモジュレータ７０の最終段の積分器４６−ｎの出力の振幅を小さくすることができ、積分器４６−ｎにおける発振を防止することが可能となった。すなわち、モジュレータの振幅を確保したまま、モジュレータの安定性も確保することが可能となった。なお、アッテネータ４６の係数αは、図３に示すアッテネータ２１の係数よりも大きく（アッテネータの度合いを小さく）することができる。
【００６６】
（第９の実施の形態）
図１２は、本発明の第９の実施の形態におけるモジュレータの構成を示すブロック図である。このモジュレータは、図９に示す第６の実施の形態におけるモジュレータと比較して、シングルステージΔΣモジュレータ７０がカスケードΔΣモジュレータ８０に置換されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【００６７】
カスケードΔΣモジュレータ８０は、シングルステージΔΣモジュレータがカスケード接続された構成を有しており、加算器５１，５３，５７，５８，６０および６５と、積分器５２，５４，５９および６１と、量子化器５５および６２と、遅延素子５６および６３と、２回微分を行なう微分器６４と、ＤＡＣ６６および６７とを含む。
【００６８】
量子化器５５への入力をＡ、量子化器５５の量子化誤差をＱ2とすると、量子化器５５の出力Ｙ１は、式（１０）のようになる。
【００６９】
加算器５７は、量子化器５５への入力Ａと、ＤＡＣ６６からの出力（−（Ａ＋Ｑ2））とを加算することによって、量子化器５５における量子化誤差（−Ｑ2）を出力する。
【００７０】
また、量子化器６２の量子化誤差をＱnとすると、量子化器６２の出力は、−Ｑ2＋（１−ｚ-1）2・Ｑnとなる。また、微分器６４の出力は、−Ｑ2・（１−ｚ-1）2＋（１−ｚ-1）4・Ｑnとなる。したがって、加算器６５の出力は、−Ｑ＋（１−ｚ-1）4・Ｑnとなる。
【００７１】
このようにカスケードΔΣモジュレータを用いることによって、最終ステージ以外の量子化器で発生する量子化誤差（Ｑ2，Ｑ3…）をステージ間の加算によって除去できる。したがって、第４の実施の形態において説明した式（９）の（１／α）の項を除去することができる。
【００７２】
以上説明したように、本実施の形態におけるモジュレータによれば、カスケードΔΣモジュレータ８０を用いて誤差成分（−Ｑ）をモジュレートするようにしたので、アッテネータを用いなくてもカスケードΔΣモジュレータ８０の最終段の積分器６１の出力の振幅を小さくすることができ、積分器６１における発振を防止することが可能となった。すなわち、モジュレータの振幅を確保したまま、モジュレータの安定性も確保することが可能となった。
【００７３】
なお、本実施の形態においては、フィードバック方式の１ビット２次ΔΣモジュレータを２段カスケード接続した場合について説明したが、カスケードの段数を増やしたり、最終ステージの量子化器にマルチビット量子化器を用いたりすることによって、より高精度なモジュレータを実現することが可能である。また、モジュレータの変換方式は、フィードフォワード方式などの他の方式を採用してもよい。これらの場合にも、上述したのと同様の効果が得られる。
【００７４】
（第１０の実施の形態）
図１３は、本発明の第１０の実施の形態におけるΔΣＤ／Ａコンバータの構成を示すブロック図である。このΔΣＤ／Ａコンバータは、補間フィルタ９１と、デジタルΔΣモジュレータ９２と、リコンストラクションＤＡＣ９３と、アナログフィルタ（ロウパスフィルタ）９４とを含む。なお、リコンストラクションＤＡＣ９３およびアナログフィルタ９４を併せて、アナログフィルタと呼ばれることもある。
【００７５】
デジタルΔΣモジュレータ９２は、補間フィルタ９１によって補間された後のデジタル入力信号Ｘをモジュレートする。そして、デジタルΔΣモジュレータ９２からのデジタル出力信号Ｙが、リコンストラクションＤＡＣ９３およびアナログフィルタ９４によってアナログ信号に変換される。
【００７６】
デジタルΔΣモジュレータ９２には、第２〜第５の実施の形態において説明したモジュレータが使用される。したがって、第２〜第５の実施の形態において説明した効果を奏するΔΣＤ／Ａコンバータを実現することが可能となった。
【００７７】
（第１１の実施の形態）
図１４は、本発明の第１１の実施の形態におけるΔΣＡ／Ｄコンバータの構成を示すブロック図である。このΔΣＡ／Ｄコンバータは、アナログΔΣモジュレータ９５と、デシメーションフィルタ９６とを含む。
【００７８】
デシメーションフィルタ９６は、アナログΔΣモジュレータ９５によってモジュレートされた後の出力信号を多ビットのデジタルデータに変換するとともに、所望のサンプルレートまでダウンサンプルする。
【００７９】
アナログΔΣモジュレータ９５には、第６〜第９の実施の形態において説明したモジュレータが使用される。したがって、第６〜第９の実施の形態において説明した効果を奏するΔΣＡ／Ｄコンバータを実現することが可能となった。
【００８０】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８１】
【発明の効果】
本発明に係るモジュレータによれば、デルタシグマモジュレータが、成分分離手段によって分離された誤差成分のみをモジュレートするので、デルタシグマモジュレータの次数を上げていっても最終段の積分器の出力の振幅が大きくなりすぎることがなくなり、モジュレータの安定化を図ることが可能となった。また、成分分離手段によって分離された信号成分はデルタシグマモジュレータを経ないので、入力信号の強度をそのまま保つことができ、モジュレータの高精度化を図ることが可能となった。
【図面の簡単な説明】
【図１】 オーバサンプリングΔΣモジュレータの構成例を示すブロック図である。
【図２】 ΔΣモジュレータにおける量子化ノイズのモジュレーションの概念を説明するための図である。
【図３】 図１に示すΔΣモジュレータにおいて発生する問題点を解決するための一般的な手法を説明するための図である。
【図４】 本発明の第１の実施の形態におけるモジュレータの概略構成を示すブロック図である。
【図５】 本発明の第２の実施の形態におけるモジュレータの構成を示すブロック図である。
【図６】 本発明の第３の実施の形態におけるモジュレータの構成を示すブロック図である。
【図７】 本発明の第４の実施の形態におけるモジュレータの構成を示すブロック図である。
【図８】 本発明の第５の実施の形態におけるモジュレータの構成を示すブロック図である。
【図９】 本発明の第６の実施の形態におけるモジュレータの構成を示すブロック図である。
【図１０】 本発明の第７の実施の形態におけるモジュレータの構成を示すブロック図である。
【図１１】 本発明の第８の実施の形態におけるモジュレータの構成を示すブロック図である。
【図１２】 本発明の第９の実施の形態におけるモジュレータの構成を示すブロック図である。
【図１３】 本発明の第１０の実施の形態におけるΔΣＤ／Ａコンバータの構成を示すブロック図である。
【図１４】 本発明の第１１の実施の形態におけるΔΣＡ／Ｄコンバータの構成を示すブロック図である。
【符号の説明】
１１，１３，１７，１８，２２−１〜２２−ｎ，４２，４４，４５−１〜４５−ｎ，５１，５３，５７，５８，６０，６５ 加算器、１２，１４，２３−１〜２３−ｎ，４６−１〜４６−ｎ，５２，５４，５９，６１ 積分器、１５，２４，４１，４７，５５，６２ 量子化器、１６，２５，４８，５６，６３ 遅延素子、２１，４６，４７ アッテネータ、３１ 成分分離部、３２ ΔΣモジュレータ、３３ 出力演算部、４３，７０ シングルステージΔΣモジュレータ、４５ マルチビット量子化器、５０，８０ カスケードΔΣモジュレータ、６４ 微分器、４９，６６，６７，７１ ＤＡＣ、９１ 補間フィルタ、９２ デジタルΔΣモジュレータ、９３ リコンストラクションＤＡＣ、９４ アナログフィルタ、９５ アナログΔΣモジュレータ、９６ デシメーションフィルタ。
【発明の属する技術分野】
本発明は、オーディオ帯域のＡ／Ｄ（Analog/Digital）コンバータやＤ／Ａ（Digital/Analog）コンバータとして広く用いられているオーバサンプリングΔΣ変換方式を用いたモジュレータに関し、特に、高次化における入力信号の抑制を低減して高精度化を図ると共に、この変換方式の安定性の向上を図ることが可能なモジュレータに関する。
【０００２】
【従来の技術】
現在、オーディオ帯域のＡ／Ｄコンバータ（以下、ＡＤＣとも呼ぶ。）およびＤ／Ａコンバータ（以下、ＤＡＣとも呼ぶ。）には、オーバサンプリングΔΣ変換方式のモジュレータが広く用いられている。後述するように、オーバサンプリングΔΣモジュレータは、遅延素子、積分器、加算器および量子化器から構成される。
【０００３】
これに関連する技術として、特開平３−２２６２６号公報、特開平１１−３０８１１０号公報、特開平６−５３８３６号公報および特開２００２−７６９０２号公報に開示された発明がある。
【０００４】
特開平３−２２６２６号公報に開示された４次ΔΣ変換器は、主ループと、副レープとによって構成される。入力信号をＸ（ｚ）、第１量子化器の量子化雑音をＱ1（ｚ）とすると、主ループの出力Ｆは次式のようになる。
【０００５】
Ｆ＝Ｘ（ｚ）＋（１−ｚ-1）2・Ｑ1（ｚ） …（１）
第１量子化器を単純なコンパレータで実現すると、その入力Ｅと出力Ｆとの間には次の関係が成り立つ。
【０００６】
Ｆ＝Ｅ＋Ｑ1（ｚ） …（２）
−Ｑ1（ｚ）＝Ｅ−Ｆ …（３）
副ループは、量子化誤差−Ｑ1（ｚ）を２次の伝達特性で積分する。第２量子化器の量子化雑音をＱ2（ｚ）とすると、量子化出力Ｇは次式のようになる。
【０００７】
Ｇ＝−Ｑ1（ｚ）＋（１−ｚ-1）2・Ｑ2（ｚ） …（４）
この副ループは、第２量子化器の後段に第１および第２微分器が配置され、量子化出力Ｇを２回微分する。第１および第２微分器の伝達関数を（１−ｚ-1）とすると、２回微分後の出力Ｈは次式のようになる。
【０００８】
Ｈ＝−（１−ｚ-1）2・Ｑ1（ｚ）＋（１−ｚ-1）4・Ｑ2（ｚ）…（５）
この副ループの出力Ｈと主ループの出力Ｆとを加算すると、（１）式の（１−ｚ-1）2・Ｑ1（ｚ）と、（５）式の−（１−ｚ-1）2・Ｑ1（ｚ）とが相殺されるため、最終出力Ｙ（ｚ）は次式のようになる。
【０００９】
Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）4・Ｑ2（ｚ）…（６）
このようにして、４重積分型のΔΣ変換器が等価的に実現される。
【００１０】
また、特開平１１-３０８１１０号公報においては、ノイズシェービングと量子化ノイズとを低減するために、デルタシグマループを複数段カスケードにしたΔΣ型Ａ／Ｄ変換器が開示されている。
【００１１】
また、特開平６-５３８３６号公報においては、補正用デルタシグマＡ／Ｄ変換ループの積分器への入力信号を小さくするために、係数乗算器によってａ≦１の乗算を行ない、係数乗算器によって元の大きさに戻すアナログデジタル変換回路が開示されている。
【００１２】
さらには、特開２００２−７６９０２号公報においては、従来技術として、信号帯域外に分布している雑音電力が、一般に後段に設けられたデシメーションフィルタによって除去されることが開示されている。
【００１３】
【特許文献１】
特開平３−２２６２６号公報
【００１４】
【特許文献２】
特開平１１−３０８１１０号公報
【００１５】
【特許文献３】
特開平６−５３８３６号公報
【００１６】
【特許文献４】
特開２００２−７６９０２号公報
【００１７】
【発明が解決しようとする課題】
後述するように、モジュレーションの効果は、量子化器のビット数、または積分器および量子化器の出力からのフィードバックの段数（次数）に依存する。すなわち、量子化器のビット数が同じであればフィードバックの次数が高いほどモジュレーションの効果が大きくなり、より高精度なモジュレータを実現できる。しかし、モジュレータの次数を上げていくと、最終段での積分器出力の振幅が大きくなり過ぎてしまい、発振が大きくなるといった問題点があった。
【００１８】
一方、上述した従来技術のいずれにおいても、原信号が主ループであるモジュレータに入力されているため、上述した問題点を解決することができない。
【００１９】
本発明は、上記問題点を解決するためになされたものであり、その目的は、安定化および高精度化を図ることが可能なモジュレータを提供することである。
【００２０】
【課題を解決するための手段】
本発明に係るモジュレータは、デルタシグマ変換方式を用いたモジュレータであって、デジタル入力信号を信号成分と誤差成分とに分離するための成分分離手段と、成分分離手段によって分離された誤差成分をモジュレートするデルタシグマモジュレータと、成分分離手段によって分離された信号成分とデルタシグマモジュレータによってモジュレートされた後の誤差成分とを演算するための出力演算手段とを含み、成分分離手段は、デジタル入力信号を量子化する第１の量子化器と、デジタル入力信号と第１の量子化器から出力された信号成分とを加算する加算器とを含み、デルタシグマモジュレータは、複数の積分器と、最終段の積分器の出力を量子化する第２の量子化器と、第２の量子化器からの出力を遅延させて、複数の積分器に負帰還させる遅延素子とを含み、モジュレータはさらに、加算器とデルタシグマモジュレータとの間に接続され、１未満の係数を有するアッテネータを含む。
【００２１】
【発明の実施の形態】
図１は、オーバサンプリングΔΣモジュレータの構成例を示すブロック図である。図１（ａ）に示すように、このΔΣモジュレータは、加算器１１および１３と、積分器１２および１４と、１ビットの量子化器１５と、遅延素子１６とを含む。また、図１（ｂ）に示すように、積分器１２および１４は、加算器１７および遅延素子１８とを含む。
【００２２】
図２は、ΔΣモジュレータにおける量子化ノイズのモジュレーションの概念を説明するための図である。量子化器１５で生じる量子化ノイズがモジュレーションを受け、帯域内の量子化ノイズが高周波帯域に押し出される。これによって、少ないビット数の量子化器であっても高精度なＡＤＣやＤＡＣを実現することが可能となる。すなわち、低ビットの量子化器で生じた大きな量子化誤差を広域に押し出すことで、帯域内（低域）のノイズ量を低減し、ΔΣモジュレータの高精度化を図っている。
【００２３】
図１（ａ）においては、２次のモジュレータを示している。しかし、モジュレータの次数を上げていくと、最終段における積分器の出力の振幅が大きくなり過ぎてしまい、発振しやすくなる（安定性の劣化）。
【００２４】
図３は、図１に示すΔΣモジュレータにおいて発生する問題点を解決するための一般的な手法を説明するための図である。この高次（ｎ次）ΔΣモジュレータは、アッテネータ２１と、加算器２２−１〜２２−ｎと、積分器２３−１〜２３−ｎと、量子化器２４と、遅延素子２５とを含む。
【００２５】
図３においては、高次（ｎ次）ΔΣモジュレータの前段に、最終段の積分器の出力が過振幅にならないように、予め係数が１以下のアッテネータ２１が挿入されている。入力信号をＸ、量子化誤差をＱ、アッテネータ２１の係数をｂとすると、出力信号Ｙは次式によって表される。
【００２６】
Ｙ＝ｂＸ＋（１−ｚ-1）n・Ｑ …（７）
このように、アッテネータ２１が挿入されることによって、安定性が高くなるが、出力振幅が制限されてしまうため、本来モジュレータによって得られるはずの精度が得られなくなるといった問題点が発生する。また、このアッテネータ２１の係数は、モジュレータの次数が高くなるほど小さな値が設定されるので、この問題点がさらに顕著になる。
【００２７】
（第１の実施の形態）
図４は、本発明の第１の実施の形態におけるモジュレータの概略構成を示すブロック図である。このモジュレータは、入力信号（Ｘ）を量子化された信号成分（Ｘ＋Ｑ）と量子化誤差成分（Ｑ）とに分離する成分分離部３１と、量子化誤差成分（Ｑ）のみをモジュレートするΔΣモジュレータ３２と、量子化された信号成分（Ｘ＋Ｑ）とΔΣモジュレータ３２からの出力とを演算する出力演算部３３とを含む。
【００２８】
ΔΣモジュレータ３２は、誤差成分のみをモジュレートするので、ΔΣモジュレータ３２の次数を上げていっても、最終段の積分器の出力の振幅が大きくなりすぎることがなくなり、モジュレータの安定化を図ることが可能となる。また、出力演算部３３が、成分分離部３１によって分離された量子化された信号成分（Ｘ＋Ｑ）とΔΣモジュレータ３２からの出力とを演算することにより、量子化誤差成分Ｑは相殺される。また、モジュレータの入力は、量子化誤差成分Ｑであるから、振幅が小さく、最終積分器出力の増大を防ぐことができるので、モジュレータの前段にアッテネータを挿入する必要がなくなり、出力信号Ｙの信号強度の低減を防止することができ、モジュレータの高精度化を図ることが可能となる。
【００２９】
以下に、第１の実施の形態におけるモジュレータの具体例を示す。なお、第２〜第５の実施の形態はデジタルΔΣモジュレータに関し、第６〜第９はアナログΔΣモジュレータに関する。
【００３０】
（第２の実施の形態）
図５は、本発明の第２の実施の形態におけるモジュレータの構成を示すブロック図である。このモジュレータは、デジタル入力信号Ｘを量子化する１ビットの量子化器４１と、入力信号Ｘと量子化器４１から出力される量子化された信号成分（−（Ｘ＋Ｑ））とを加算する加算器４２と、シングルステージΔΣモジュレータ４３と、量子化器４１から出力される量子化された信号成分（Ｘ＋Ｑ）とシングルステージΔΣモジュレータ４３からの出力信号とを加算する加算器４４とを含む。
【００３１】
また、シングルステージΔΣモジュレータ４３は、加算器４５−１〜４５−ｎと、積分器４６−１〜４６−ｎと、量子化器４７と、遅延素子４８とを含むｎ次ΔΣモジュレータである。量子化器４７からの出力が、遅延素子４８によって遅延され後、加算器４５−１〜４５−ｎによって積分器４６−１〜４６−ｎに負帰還される。
【００３２】
シングルステージΔΣモジュレータ４３からの出力は、−Ｑ＋（１−ｚ-1）n・Ｑ2となる。したがって、出力信号Ｙは次式によって表される。なお、Ｑ2はシングルステージΔΣモジュレータ４７内で発生する誤差成分を示している。
【００３３】
Ｙ＝Ｘ＋（１−ｚ-1）n・Ｑ2 …（８）
以上説明したように、本実施の形態におけるモジュレータによれば、加算器４２が、入力信号Ｘと量子化器４１から出力される量子化された信号成分（−（Ｘ＋Ｑ））とを加算し、量子化誤差成分（−Ｑ）のみをシングルステージΔΣモジュレータ４３に入力するようにしたので、シングルステージΔΣモジュレータ４３の入力は、原信号（Ｘ）のほぼ半分となり、モジュレータにおける安定性を向上させることが可能となった。
【００３４】
また、量子化器４１から出力される量子化された信号成分（Ｘ＋Ｑ）は、シングルステージΔΣモジュレータ４３を経ずに、そのまま加算器４４に入力されるので、入力信号Ｘの強度をそのまま保つことができ、モジュレータの高精度化を図ることが可能となった。
【００３５】
なお、本実施の形態においては、１ビットフィードバック方式の場合について説明したが、モジュレータのビット数は多ビットでもよく、変換方式はフィードフォワードアーキテクチャなどの他の方式を採用してもよい。これらの場合にも、上述したのと同様の効果が得られる。
【００３６】
（第３の実施の形態）
図６は、本発明の第３の実施の形態におけるモジュレータの構成を示すブロック図である。このモジュレータは、図５に示す第２の実施の形態におけるモジュレータと比較して、量子化器４１がマルチビット量子化器４５に置換されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【００３７】
マルチビット量子化器４５は、入力信号Ｘを量子化することによって量子化された信号成分（Ｘ＋Ｑm）を出力する。加算器４２は、デジタル入力信号Ｘとマルチビット量子化器４５から出力される量子化された信号成分（−（Ｘ＋Ｑm））とを加算し、量子化誤差成分（−Ｑm）のみをシングルステージΔΣモジュレータ４３に入力する。
【００３８】
シングルステージΔΣモジュレータ４３からの出力は、−Ｑm＋（１−ｚ-1）n・Ｑ2となる。また、出力信号Ｙは第１の実施の形態において説明した式（８）と同様である。
【００３９】
以上説明したように、本実施の形態におけるモジュレータによれば、加算器４２が、入力信号Ｘとマルチビット量子化器４５から出力される量子化された信号成分（−（Ｘ＋Ｑm））とを加算し、量子化誤差成分（−Ｑm）のみをシングルステージΔΣモジュレータ４３に入力するようにした。量子化誤差Ｑmは、第２の実施の形態における量子化誤差Ｑよりも小さくできるので、シングルステージΔΣモジュレータ４１の入力をさらに小さくすることができ、第２の実施の形態におけるモジュレータよりもさらにモジュレータの安定性を向上させることが可能となった。
【００４０】
（第４の実施の形態）
図７は、本発明の第４の実施の形態におけるモジュレータの構成を示すブロック図である。このモジュレータは、図５に示す第２の実施の形態におけるモジュレータと比較して、シングルステージΔΣモジュレータ４３の前段に係数α（α＜１）を有するアッテネータ４６が付加され、シングルステージΔΣモジュレータ４３の次段に係数１／αを有するアッテネータ４７が付加されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【００４１】
シングルステージΔΣモジュレータ４３の次数ｎを高くしていくと、シングルステージΔΣモジュレータ４３の入力振幅が小さくなっているといえども、やはり最終段の積分器の出力の振幅が大きくなり発振の可能性がある。これを防止するために、シングルステージΔΣモジュレータ４３の前段にアッテネータ４６が付加される。
【００４２】
係数αを有するアッテネータ４６によって、シングルステージΔΣモジュレータ４３の出力は−αＱ＋（１−ｚ-1）n・Ｑ2となる。したがって、出力信号Ｙは次式によって表される。
【００４３】
Ｙ＝Ｘ＋（１／α）×（１−ｚ-1）n・Ｑ2 …（９）
以上説明したように、本実施の形態におけるモジュレータによれば、シングルステージΔΣモジュレータ４３の前段に係数αを有するアッテネータ４６を付加し、次段に係数１／αを有するアッテネータ４７を付加するようにしたので、シングルステージΔΣモジュレータ４３の最終段の積分器４６−ｎの出力の振幅を小さくすることができ、積分器４６−ｎにおける発振を防止することが可能となった。すなわち、モジュレータの振幅を確保したまま、モジュレータの安定性も確保することが可能となった。なお、アッテネータ４６の係数αは、図３に示すアッテネータ２１の係数よりも大きく（アッテネータの度合いを小さく）することができる。
【００４４】
（第５の実施の形態）
図８は、本発明の第５の実施の形態におけるモジュレータの構成を示すブロック図である。このモジュレータは、図５に示す第２の実施の形態におけるモジュレータと比較して、シングルステージΔΣモジュレータ４３がカスケードΔΣモジュレータ５０に置換されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【００４５】
カスケードΔΣモジュレータ５０は、シングルステージΔΣモジュレータがカスケード接続された構成を有しており、加算器５１，５３，５７，５８，６０および６５と、積分器５２，５４，５９および６１と、量子化器５５および６２と、遅延素子５６および６３と、２回微分を行なう微分器６４とを含む。
【００４６】
量子化器５５への入力をＡ、量子化器５５の量子化誤差をＱ2とすると、量子化器５５の出力Ｙ１は、次式のようになる。
【００４７】
Ｙ１＝Ａ＋Ｑ2＝−Ｑ＋（１−ｚ-1）2・Ｑ2 …（１０）
加算器５７は、量子化器５５への入力Ａと、量子化器５５からの出力（−（Ａ＋Ｑ2））とを加算することによって、量子化器５５における量子化誤差（−Ｑ2）を出力する。
【００４８】
また、量子化器６２の量子化誤差をＱnとすると、量子化器６２の出力は、−Ｑ2＋（１−ｚ-1）2・Ｑnとなる。また、微分器６４の出力は、−Ｑ2・（１−ｚ-1）2＋（１−ｚ-1）4・Ｑnとなる。したがって、加算器６５の出力は、−Ｑ＋（１−ｚ-1）4・Ｑnとなる。
【００４９】
このようにカスケードΔΣモジュレータを用いることによって、最終ステージ以外の量子化器で発生する量子化誤差（Ｑ2，Ｑ3…）をステージ間の加算によって除去できる。したがって、第４の実施の形態において説明した式（９）の（１／α）の項を除去することができる。
【００５０】
以上説明したように、本実施の形態におけるモジュレータによれば、カスケードΔΣモジュレータ５０を用いて量子化誤差成分（−Ｑ）をモジュレートするようにしたので、アッテネータを用いなくてもカスケードΔΣモジュレータ５０の最終段の積分器６１の出力の振幅を小さくすることができ、積分器６１における発振を防止することが可能となった。すなわち、モジュレータの振幅を確保したまま、モジュレータの安定性も確保することが可能となった。
【００５１】
なお、本実施の形態においては、フィードバック方式の１ビット２次ΔΣモジュレータを２段カスケード接続した場合について説明したが、カスケードの段数を増やしたり、最終ステージの量子化器にマルチビット量子化器を用いたりすることによって、より高精度なモジュレータを実現することが可能である。また、モジュレータの変換方式は、フィードフォワード方式などの他の方式を採用してもよい。これらの場合にも、上述したのと同様の効果が得られる。
【００５２】
（第６の実施の形態）
図９は、本発明の第６の実施の形態におけるモジュレータの構成を示すブロック図である。このモジュレータは、アナログ入力信号Ｘを量子化する１ビットの量子化器（Ａ／Ｄ変換器）４１と、量子化器４１から出力される量子化された信号成分（Ｘ＋Ｑ）をアナログ信号に変換するＤＡＣ７１と、入力信号ＸとＤＡＣ７１から出力される信号成分（−（Ｘ＋Ｑ））とを加算する加算器４２と、シングルステージΔΣモジュレータ７０と、量子化器４１から出力される量子化された信号成分（Ｘ＋Ｑ）とシングルステージΔΣモジュレータ７０からの出力信号とを加算する加算器４４とを含む。
【００５３】
また、シングルステージΔΣモジュレータ７０は、加算器４５−１〜４５−ｎと、積分器４６−１〜４６−ｎと、量子化器４７と、遅延素子４８と、量子化器４７からの出力信号をアナログ信号に変換するＤＡＣ４９とを含むｎ次ΔΣモジュレータである。ＤＡＣ４９からの出力が、遅延素子４８によって遅延され後、加算器４５−１〜４５−ｎによって積分器４６−１〜４６−ｎに負帰還される。
【００５４】
シングルステージΔΣモジュレータ７０からの出力は、−Ｑ＋（１−ｚ-1）n・Ｑ2となる。したがって、出力信号Ｙは式（８）によって表される。
【００５５】
以上説明したように、本実施の形態におけるモジュレータによれば、加算器４２が、アナログ入力信号ＸとＤＡＣ７１から出力される信号成分（−（Ｘ＋Ｑ））とを加算し、誤差成分（−Ｑ）のみをシングルステージΔΣモジュレータ７０に入力するようにしたので、シングルステージΔΣモジュレータ７０の入力は、原信号（Ｘ）のほぼ半分となり、モジュレータにおける安定性を向上させることが可能となった。
【００５６】
また、量子化器４１から出力される量子化された信号成分（Ｘ＋Ｑ）は、シングルステージΔΣモジュレータ７０を経ずに、そのまま加算器４４に入力されるので、入力信号Ｘの強度をそのまま保つことができ、モジュレータの高精度化を図ることが可能となった。
【００５７】
なお、本実施の形態においては、１ビットフィードバック方式の場合について説明したが、モジュレータのビット数は多ビットでもよく、変換方式はフィードフォワードアーキテクチャなどの他の方式を採用してもよい。これらの場合にも、上述したのと同様の効果が得られる。
【００５８】
（第７の実施の形態）
図１０は、本発明の第７の実施の形態におけるモジュレータの構成を示すブロック図である。このモジュレータは、図９に示す第６の実施の形態におけるモジュレータと比較して、量子化器４１がマルチビット量子化器（Ｄ／Ａ変換器）４５に置換されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【００５９】
マルチビット量子化器４５は、アナログ入力信号Ｘを量子化することによって信号成分（Ｘ＋Ｑm）を出力する。加算器４２は、アナログ入力信号ＸとＤＡＣ７１から出力される信号成分（−（Ｘ＋Ｑm））とを加算し、誤差成分（−Ｑm）のみをシングルステージΔΣモジュレータ４３に入力する。
【００６０】
シングルステージΔΣモジュレータ４３からの出力は、−Ｑm＋（１−ｚ-1）n・Ｑ2となる。また、出力信号Ｙは第１の実施の形態において説明した式（８）と同様である。
【００６１】
以上説明したように、本実施の形態におけるモジュレータによれば、加算器４２が、入力信号ＸとＤＡＣ７１から出力される信号成分（−（Ｘ＋Ｑm））とを加算し、誤差成分（−Ｑm）のみをシングルステージΔΣモジュレータ７０に入力するようにした。量子化誤差Ｑmは、第６の実施の形態における量子化誤差Ｑよりも小さくできるので、シングルステージΔΣモジュレータ７０の入力をさらに小さくすることができ、第６の実施の形態におけるモジュレータよりもさらにモジュレータの安定性を向上させることが可能となった。
【００６２】
（第８の実施の形態）
図１１は、本発明の第８の実施の形態におけるモジュレータの構成を示すブロック図である。このモジュレータは、図９に示す第６の実施の形態におけるモジュレータと比較して、シングルステージΔΣモジュレータ７０の前段に係数α（α＜１）を有するアッテネータ４６が付加され、シングルステージΔΣモジュレータ７０の次段に係数１／αを有するアッテネータ４７が付加されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【００６３】
シングルステージΔΣモジュレータ７０の次数ｎを高くしていくと、シングルステージΔΣモジュレータ７０の入力振幅が小さくなっているといえども、やはり最終段の積分器の出力の振幅が大きくなり発振の可能性がある。これを防止するために、シングルステージΔΣモジュレータ７０の前段にアッテネータ４６が付加される。
【００６４】
係数αを有するアッテネータ４６によって、シングルステージΔΣモジュレータ７０の出力は−αＱ＋（１−ｚ-1）n・Ｑ2となる。したがって、出力信号Ｙは式（９）によって表される。
【００６５】
以上説明したように、本実施の形態におけるモジュレータによれば、シングルステージΔΣモジュレータ７０の前段に係数αを有するアッテネータ４６を付加し、次段に係数１／αを有するアッテネータ４７を付加するようにしたので、シングルステージΔΣモジュレータ７０の最終段の積分器４６−ｎの出力の振幅を小さくすることができ、積分器４６−ｎにおける発振を防止することが可能となった。すなわち、モジュレータの振幅を確保したまま、モジュレータの安定性も確保することが可能となった。なお、アッテネータ４６の係数αは、図３に示すアッテネータ２１の係数よりも大きく（アッテネータの度合いを小さく）することができる。
【００６６】
（第９の実施の形態）
図１２は、本発明の第９の実施の形態におけるモジュレータの構成を示すブロック図である。このモジュレータは、図９に示す第６の実施の形態におけるモジュレータと比較して、シングルステージΔΣモジュレータ７０がカスケードΔΣモジュレータ８０に置換されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【００６７】
カスケードΔΣモジュレータ８０は、シングルステージΔΣモジュレータがカスケード接続された構成を有しており、加算器５１，５３，５７，５８，６０および６５と、積分器５２，５４，５９および６１と、量子化器５５および６２と、遅延素子５６および６３と、２回微分を行なう微分器６４と、ＤＡＣ６６および６７とを含む。
【００６８】
量子化器５５への入力をＡ、量子化器５５の量子化誤差をＱ2とすると、量子化器５５の出力Ｙ１は、式（１０）のようになる。
【００６９】
加算器５７は、量子化器５５への入力Ａと、ＤＡＣ６６からの出力（−（Ａ＋Ｑ2））とを加算することによって、量子化器５５における量子化誤差（−Ｑ2）を出力する。
【００７０】
また、量子化器６２の量子化誤差をＱnとすると、量子化器６２の出力は、−Ｑ2＋（１−ｚ-1）2・Ｑnとなる。また、微分器６４の出力は、−Ｑ2・（１−ｚ-1）2＋（１−ｚ-1）4・Ｑnとなる。したがって、加算器６５の出力は、−Ｑ＋（１−ｚ-1）4・Ｑnとなる。
【００７１】
このようにカスケードΔΣモジュレータを用いることによって、最終ステージ以外の量子化器で発生する量子化誤差（Ｑ2，Ｑ3…）をステージ間の加算によって除去できる。したがって、第４の実施の形態において説明した式（９）の（１／α）の項を除去することができる。
【００７２】
以上説明したように、本実施の形態におけるモジュレータによれば、カスケードΔΣモジュレータ８０を用いて誤差成分（−Ｑ）をモジュレートするようにしたので、アッテネータを用いなくてもカスケードΔΣモジュレータ８０の最終段の積分器６１の出力の振幅を小さくすることができ、積分器６１における発振を防止することが可能となった。すなわち、モジュレータの振幅を確保したまま、モジュレータの安定性も確保することが可能となった。
【００７３】
なお、本実施の形態においては、フィードバック方式の１ビット２次ΔΣモジュレータを２段カスケード接続した場合について説明したが、カスケードの段数を増やしたり、最終ステージの量子化器にマルチビット量子化器を用いたりすることによって、より高精度なモジュレータを実現することが可能である。また、モジュレータの変換方式は、フィードフォワード方式などの他の方式を採用してもよい。これらの場合にも、上述したのと同様の効果が得られる。
【００７４】
（第１０の実施の形態）
図１３は、本発明の第１０の実施の形態におけるΔΣＤ／Ａコンバータの構成を示すブロック図である。このΔΣＤ／Ａコンバータは、補間フィルタ９１と、デジタルΔΣモジュレータ９２と、リコンストラクションＤＡＣ９３と、アナログフィルタ（ロウパスフィルタ）９４とを含む。なお、リコンストラクションＤＡＣ９３およびアナログフィルタ９４を併せて、アナログフィルタと呼ばれることもある。
【００７５】
デジタルΔΣモジュレータ９２は、補間フィルタ９１によって補間された後のデジタル入力信号Ｘをモジュレートする。そして、デジタルΔΣモジュレータ９２からのデジタル出力信号Ｙが、リコンストラクションＤＡＣ９３およびアナログフィルタ９４によってアナログ信号に変換される。
【００７６】
デジタルΔΣモジュレータ９２には、第２〜第５の実施の形態において説明したモジュレータが使用される。したがって、第２〜第５の実施の形態において説明した効果を奏するΔΣＤ／Ａコンバータを実現することが可能となった。
【００７７】
（第１１の実施の形態）
図１４は、本発明の第１１の実施の形態におけるΔΣＡ／Ｄコンバータの構成を示すブロック図である。このΔΣＡ／Ｄコンバータは、アナログΔΣモジュレータ９５と、デシメーションフィルタ９６とを含む。
【００７８】
デシメーションフィルタ９６は、アナログΔΣモジュレータ９５によってモジュレートされた後の出力信号を多ビットのデジタルデータに変換するとともに、所望のサンプルレートまでダウンサンプルする。
【００７９】
アナログΔΣモジュレータ９５には、第６〜第９の実施の形態において説明したモジュレータが使用される。したがって、第６〜第９の実施の形態において説明した効果を奏するΔΣＡ／Ｄコンバータを実現することが可能となった。
【００８０】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８１】
【発明の効果】
本発明に係るモジュレータによれば、デルタシグマモジュレータが、成分分離手段によって分離された誤差成分のみをモジュレートするので、デルタシグマモジュレータの次数を上げていっても最終段の積分器の出力の振幅が大きくなりすぎることがなくなり、モジュレータの安定化を図ることが可能となった。また、成分分離手段によって分離された信号成分はデルタシグマモジュレータを経ないので、入力信号の強度をそのまま保つことができ、モジュレータの高精度化を図ることが可能となった。
【図面の簡単な説明】
【図１】 オーバサンプリングΔΣモジュレータの構成例を示すブロック図である。
【図２】 ΔΣモジュレータにおける量子化ノイズのモジュレーションの概念を説明するための図である。
【図３】 図１に示すΔΣモジュレータにおいて発生する問題点を解決するための一般的な手法を説明するための図である。
【図４】 本発明の第１の実施の形態におけるモジュレータの概略構成を示すブロック図である。
【図５】 本発明の第２の実施の形態におけるモジュレータの構成を示すブロック図である。
【図６】 本発明の第３の実施の形態におけるモジュレータの構成を示すブロック図である。
【図７】 本発明の第４の実施の形態におけるモジュレータの構成を示すブロック図である。
【図８】 本発明の第５の実施の形態におけるモジュレータの構成を示すブロック図である。
【図９】 本発明の第６の実施の形態におけるモジュレータの構成を示すブロック図である。
【図１０】 本発明の第７の実施の形態におけるモジュレータの構成を示すブロック図である。
【図１１】 本発明の第８の実施の形態におけるモジュレータの構成を示すブロック図である。
【図１２】 本発明の第９の実施の形態におけるモジュレータの構成を示すブロック図である。
【図１３】 本発明の第１０の実施の形態におけるΔΣＤ／Ａコンバータの構成を示すブロック図である。
【図１４】 本発明の第１１の実施の形態におけるΔΣＡ／Ｄコンバータの構成を示すブロック図である。
【符号の説明】
１１，１３，１７，１８，２２−１〜２２−ｎ，４２，４４，４５−１〜４５−ｎ，５１，５３，５７，５８，６０，６５ 加算器、１２，１４，２３−１〜２３−ｎ，４６−１〜４６−ｎ，５２，５４，５９，６１ 積分器、１５，２４，４１，４７，５５，６２ 量子化器、１６，２５，４８，５６，６３ 遅延素子、２１，４６，４７ アッテネータ、３１ 成分分離部、３２ ΔΣモジュレータ、３３ 出力演算部、４３，７０ シングルステージΔΣモジュレータ、４５ マルチビット量子化器、５０，８０ カスケードΔΣモジュレータ、６４ 微分器、４９，６６，６７，７１ ＤＡＣ、９１ 補間フィルタ、９２ デジタルΔΣモジュレータ、９３ リコンストラクションＤＡＣ、９４ アナログフィルタ、９５ アナログΔΣモジュレータ、９６ デシメーションフィルタ。
Claims (8)
- デルタシグマ変換方式を用いたモジュレータであって、
デジタル入力信号を信号成分と誤差成分とに分離するための成分分離手段と、
前記成分分離手段によって分離された誤差成分をモジュレートするデルタシグマモジュレータと、
前記成分分離手段によって分離された信号成分と前記デルタシグマモジュレータによってモジュレートされた後の誤差成分とを演算するための出力演算手段とを含み、
前記成分分離手段は、デジタル入力信号を量子化する第１の量子化器と、
前記デジタル入力信号と前記第１の量子化器から出力された前記信号成分とを加算する加算器とを含み、
前記デルタシグマモジュレータは、複数の積分器と、
最終段の積分器の出力を量子化する第２の量子化器と、
前記第２の量子化器からの出力を遅延させて、前記複数の積分器に負帰還させる遅延素子とを含み、
前記モジュレータはさらに、前記加算器とデルタシグマモジュレータとの間に接続され、１未満の係数を有するアッテネータを含む、モジュレータ。 - 前記デルタシグマモジュレータは、複数の積分器と、
最終段の積分器の出力を量子化する第２の量子化器と、
前記第２の量子化器からの出力を遅延させて、前記複数の積分器に負帰還させる遅延素子とを含む複数のシングルステージデルタシグマモジュレータを含み、
前記複数のシングルステージデルタシグマモジュレータはカスケード接続される、請求項１記載のモジュレータ。 - デルタシグマ変換方式を用いたモジュレータであって、
デジタル入力信号を信号成分と誤差成分とに分離するための成分分離手段と、
前記成分分離手段によって分離された誤差成分をモジュレートするデルタシグマモジュレータと、
前記成分分離手段によって分離された信号成分と前記デルタシグマモジュレータによってモジュレートされた後の誤差成分とを演算するための出力演算手段とを含み、
前記成分分離手段は、デジタル入力信号を多ビットに量子化するマルチビット量子化器と、
前記デジタル入力信号と前記マルチビット量子化器から出力された前記信号成分とを加算する加算器とを含む、モジュレータ。 - デルタシグマ変換方式を用いたモジュレータであって、
アナログ入力信号を信号成分と誤差成分とに分離するための成分分離手段と、
前記成分分離手段によって分離された誤差成分をモジュレートするデルタシグマモジュレータと、
前記成分分離手段によって分離された信号成分と前記デルタシグマモジュレータによってモジュレートされた後の誤差成分とを演算するための出力演算手段とを含み、
前記成分分離手段は、アナログ入力信号を量子化する第１の量子化器と、
前記第１の量子化器から出力された前記信号成分をアナログ信号に変換する第１のデジタルアナログ変換器と、
前記アナログ入力信号と前記第１のデジタルアナログ変換器から出力されたアナログ信号とを加算する加算器とを含み、
前記デルタシグマモジュレータは、複数の積分器と、
最終段の積分器の出力を量子化する第２の量子化器と、
前記第２の量子化器からの出力をアナログ信号に変換する第２のデジタルアナログ変換器と、
前記第２のデジタルアナログ変換器から出力されたアナログ信号を遅延させて、前記複数の積分器に負帰還させる遅延素子とを含む、モジュレータ。 - 前記モジュレータはさらに、前記加算器とデルタシグマモジュレータとの間に接続され、１未満の係数を有するアッテネータを含む、請求項４記載のモジュレータ。
- デルタシグマ変換方式を用いたモジュレータであって、
アナログ入力信号を信号成分と誤差成分とに分離するための成分分離手段と、
前記成分分離手段によって分離された誤差成分をモジュレートするデルタシグマモジュレータと、
前記成分分離手段によって分離された信号成分と前記デルタシグマモジュレータによってモジュレートされた後の誤差成分とを演算するための出力演算手段とを含み、
前記成分分離手段は、アナログ入力信号を量子化する第１の量子化器と、
前記第１の量子化器から出力された前記信号成分をアナログ信号に変換する第１のデジタルアナログ変換器と、
前記アナログ入力信号と前記第１のデジタルアナログ変換器から出力されたアナログ信号とを加算する加算器とを含み、
前記デルタシグマモジュレータは、複数の積分器と、
最終段の積分器の出力を量子化する第２の量子化器と、
前記第２の量子化器からの出力をアナログ信号に変換する第２のデジタルアナログ変換器と、
前記第２のデジタルアナログ変換器から出力されたアナログ信号を遅延させて、前記複数の積分器に負帰還させる遅延素子とを含む複数のシングルステージデルタシグマモジュレータを含み、
前記複数のシングルステージデルタシグマモジュレータはカスケード接続される、モジュレータ。 - 前記モジュレータはさらに、前記加算器とデルタシグマモジュレータとの間に接続され、１未満の係数を有するアッテネータを含む、請求項６記載のモジュレータ。
- デルタシグマ変換方式を用いたモジュレータであって、
アナログ入力信号を信号成分と誤差成分とに分離するための成分分離手段と、
前記成分分離手段によって分離された誤差成分をモジュレートするデルタシグマモジュレータと、
前記成分分離手段によって分離された信号成分と前記デルタシグマモジュレータによってモジュレートされた後の誤差成分とを演算するための出力演算手段とを含み、
前記成分分離手段は、アナログ入力信号を多ビットに量子化するマルチビット量子化器と、
前記マルチビット量子化器から出力された前記信号成分をアナログ信号に変換する第１のデジタルアナログ変換器と、
前記アナログ入力信号と前記第１のデジタルアナログ変換器から出力されたアナログ信号とを加算する加算器とを含む、モジュレータ。
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