JP4530119B2 - ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ - Google Patents
ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ Download PDFInfo
- Publication number
- JP4530119B2 JP4530119B2 JP2001174597A JP2001174597A JP4530119B2 JP 4530119 B2 JP4530119 B2 JP 4530119B2 JP 2001174597 A JP2001174597 A JP 2001174597A JP 2001174597 A JP2001174597 A JP 2001174597A JP 4530119 B2 JP4530119 B2 JP 4530119B2
- Authority
- JP
- Japan
- Prior art keywords
- modulator
- bit
- stage
- digital
- order
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3006—Compensating for, or preventing of, undesired influence of physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
Description
【０００１】
【発明の属する技術分野】
この発明は、マルチビット量子化器を用いた場合と同等の精度を有するディジタルΔΣモジュレータおよびそれを用いたＤ／Ａコンバータに関するものである。
【０００２】
【従来の技術】
図１１は従来の１ビットディジタルΔΣモジュレータを用いたＤ／Ａコンバータを示すブロック構成図であり、図において、１はディジタル入力データのサンプリングレートを高めるインターポレーションフィルタ、２はサンプリングレートが高められたディジタルデータをモジュレーションしてノイズシェーピングする１ビット出力のディジタルΔΣモジュレータである。このディジタルΔΣモジュレータ２は、減算器、積分器、量子化器、および遅延素子から構成されている。３はノイズシェーピングされたディジタルデータをアナログデータに変換する内部Ｄ／Ａコンバータ、４はアナログデータの帯域外ノイズをカットするローパスフィルタである。
【０００３】
次に動作について説明する。
現在、音声帯域のＤ／Ａコンバータの変換方式として、オーバーサンプリングΔΣ変換方式が広く用いられている。１ビットディジタルΔΣモジュレータを用いたＤ／Ａコンバータの基本構成を図１１に示した。
インターポレーションフィルタ１では、ディジタル入力データのサンプリングレートを高め、ディジタルΔΣモジュレータ２では、その高められたサンプリングレートでディジタルデータをモジュレーションしてノイズシェーピングする。内部Ｄ／Ａコンバータ３では、ノイズシェーピングされたディジタルデータをアナログデータに変換し、ローパスフィルタ４では、さらに、アナログデータの帯域外ノイズをカットして出力する。
ここで、ディジタルΔΣモジュレータ２は、減算器、積分器、量子化器、および遅延素子から構成されている。モジュレータの精度を決定する要素には、モジュレータの次数と、量子化器のビット数とがある。モジュレータの次数は、信号経路に積分器がいくつ挿入されているかによって決まる。例えば、２個の積分器がある場合に、２次のモジュレータとなる。
図１２（ａ）は従来の１ビット２次ディジタルΔΣモジュレータを示すブロック構成図であり、図において、１１は入力部、１２は減算器、１３は積分器、１４は減算器、１５は積分器、１６は１ビット量子化器、１７は出力部、１８は遅延素子である。
図１２（ｂ）は従来のマルチビット２次ディジタルΔΣモジュレータを示すブロック構成図であり、図において、１９はマルチビット量子化器、その他の構成は、図１２（ａ）と同等である。
一般にモジュレータの次数が高いほど、また、量子化器のビット数が多いほどディジタルΔΣモジュレータは高精度である。同じ次数であれば、マルチビット量子化器を用いた方が高精度になるが、この場合、内部Ｄ／Ａコンバータ３の単位要素回路のばらつきが避けられず、理論値に比べ精度が劣化することが知られている。
図１３は従来のマルチビットディジタルΔΣモジュレータを用いたＤ／Ａコンバータを示すブロック構成図であり、図において、２０はマルチビット２次ディジタルΔΣモジュレータと内部Ｄ／Ａコンバータ３との間に設けられたダイナミックエレメントマッチング回路（以下、ＤＥＭと言う）である。
このように、内部Ｄ／Ａコンバータ３の単位要素回路のばらつきによる精度劣化を低減するために、内部Ｄ／Ａコンバータ３の前段にＤＥＭ２０を設けることが必須となる。ＤＥＭ２０は、ビット数が多ければ多いほど回路規模が大きくなり、また、構成も複雑になる。このためディジタルΔΣモジュレータとしては、ディジタル出力が１ビットで、ノイズシェーピングの効果はマルチビット量子化器を用いた場合と同等となるのが望ましい。
【０００４】
【発明が解決しようとする課題】
従来のディジタルΔΣモジュレータは以上のように構成されているので、マルチビット量子化器１９を用いた方が高精度になるが、この場合、内部Ｄ／Ａコンバータ３の単位要素回路のばらつきが避けられず、そのばらつきによる精度劣化を低減するために、内部Ｄ／Ａコンバータ３の前段にＤＥＭ２０を設けた場合には、回路規模が大きくなり、構成も複雑になってしまう課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、マルチビット量子化器を用いた場合と同等の精度を有すると共に、回路規模を削減するディジタルΔΣモジュレータおよびそれを用いたＤ／Ａコンバータを得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係るディジタルΔΣモジュレータは、ディジタルデータをモジュレーションする初段ｌビットΔΣモジュレータと、ｌビット量子化器で生じた量子化誤差に補正を掛ける補正ロジックと、補正ロジックにより補正が掛けられた量子化誤差をモジュレーションして初段ｌビットΔΣモジュレータに帰還する次段ｍビットΔΣモジュレータとを備え、補正ロジックは、ｌビット量子化器で生じた量子化誤差が初段ｌビットΔΣモジュレータの出力において消去されるように補正を掛けるようにしたものである。
【０００７】
この発明に係るディジタルΔΣモジュレータは、ｌを１とするようにしたものである。
【０００８】
この発明に係るディジタルΔΣモジュレータは、次段ｍビットΔΣモジュレータでモジュレーションした出力を初段ｌビットΔΣモジュレータの入力部に帰還するようにしたものである。
【０００９】
この発明に係るディジタルΔΣモジュレータは、次段ｍビットΔΣモジュレータでモジュレーションした出力を初段ｌビットΔΣモジュレータに複数設けられた積分器間に帰還するようにしたものである。
【００１０】
この発明に係るディジタルΔΣモジュレータは、次段ｍビットΔΣモジュレータでモジュレーションした出力を初段ｌビットΔΣモジュレータのｌビット量子化器の直前に帰還するようにしたものである。
【００１１】
この発明に係るディジタルΔΣモジュレータは、初段ｌビットΔΣモジュレータおよび次段ｍビットΔΣモジュレータを、共に同一次数のモジュレータとするようにしたものである。
【００１２】
この発明に係るディジタルΔΣモジュレータは、初段ｌビットΔΣモジュレータおよび次段ｍビットΔΣモジュレータを、初段ｌビットΔΣモジュレータの次数よりも次段ｍビットΔΣモジュレータの次数を高くなるようにしたものである。
【００１３】
この発明に係るディジタルΔΣモジュレータは、ｌビット量子化器で生じた量子化誤差を、ｌビット量子化器の入力と出力の差から取り出すようにしたものである。
【００１４】
この発明に係るディジタルΔΣモジュレータは、ｌビット量子化器で生じた量子化誤差を、初段ｌビットΔΣモジュレータの入力と出力の差から取り出すようにしたものである。
【００１５】
この発明に係るＤ／Ａコンバータは、ディジタルデータのサンプリングレートを高めるインターポレーションフィルタと、サンプリングレートが高められたディジタルデータをモジュレーションしてノイズシェーピングするディジタルΔΣモジュレータと、ノイズシェーピングされたディジタルデータをアナログデータに変換する内部Ｄ／Ａコンバータと、変換されたアナログデータの帯域外ノイズをカットするローパスフィルタとを備えたものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による１ビットｎ（ｎ≧１）次ディジタルΔΣモジュレータの概略を示すブロック構成図であり、図において、３１はディジタルデータを入力する入力部、３２は１ビット量子化器を有し、ディジタルデータをモジュレーションする初段１ビットｎ次ΔΣモジュレータ、３３はモジュレーションしてノイズシェーピングされたディジタルデータを出力する出力部である。３４は初段１ビットｎ次ΔΣモジュレータ３２の１ビット量子化器で生じた量子化誤差に補正を掛ける補正ロジック、３５はｍ（ｍ≧１）ビット量子化器を有し、補正ロジック３４により補正が掛けられた量子化誤差をモジュレーションして初段１ビットｎ次ΔΣモジュレータ３２にフィードバックする次段ｍビットｎ次ΔΣモジュレータである。
【００１７】
次に動作について説明する。
初段１ビットｎ次ΔΣモジュレータ３２において、入力部３１から入力されたディジタルデータをモジュレーションすると共に、その１ビット量子化器で生じた量子化誤差を求め、補正ロジック３４に出力する。補正ロジック３４では、その量子化誤差が初段１ビットｎ次ΔΣモジュレータ３２の出力部３３において消去されるように、その量子化誤差に補正を掛けて次段ｍビットｎ次ΔΣモジュレータ３５に出力する。次段ｍビットｎ次ΔΣモジュレータ３５では、補正ロジック３４により補正が掛けられた量子化誤差をモジュレーションして初段１ビットｎ次ΔΣモジュレータ３２にフィードバックする。
この結果、初段１ビットｎ次ΔΣモジュレータ３２から出力を取り出すので、最終出力は１ビットのデータストリームであるため、ＤＥＭを用いる必要がなくなり、簡単な構成でｍビット量子化器を用いた場合と同等の精度を有する１ビットｎ次ディジタルΔΣモジュレータを実現することができる。
【００１８】
実施の形態２．
図２はこの発明の実施の形態２による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図であり、図において、４１は加算器、４２，４４，４８，５０，５２は減算器、４３，４５，５１，５３は積分器、４６は１ビット量子化器、４７，５５は遅延素子、４９は微分器により構成された補正ロジック、５４はｍビット量子化器である。
なお、補正ロジック４９の前段により、初段１ビットｎ次ΔΣモジュレータを構成し、補正ロジック４９の後段により、次段ｍビットｎ次ΔΣモジュレータを構成するものである。
【００１９】
次に動作について説明する。
初段１ビットｎ次ΔΣモジュレータにおいて、１ビット量子化器４６の入力データと出力データとの差分（量子化誤差：−ｑ１）を減算器４８により算出し、その信号を次段ｍビットｎ次ΔΣモジュレータに出力する（Ｘ２）。この際、補正ロジック４９により、初段１ビットｎ次ΔΣモジュレータの出力部３３において生じる量子化誤差（ｑ１（１−ｚ−１）ｎ）をその打ち消すような補正を掛ける。この補正は、微分器（（１−ｚ−１）ｎ）のみで実現できる。
次段ｍビットｎ次ΔΣモジュレータにおいて、（Ｘ２）をモジュレーションし、その出力（Ｙ２）を初段の積分器４３の入力側の加算器４１にフィードバックする。
この結果、１ビット出力でありながら、ｍビットｎ次相当の精度が実現でき、ＤＥＭを削減できる。また、初段および次段のモジュレータを共に同一のｎ次モジュレータとしたので、ほぼ同一の回路ブロックで構成することができ、構成を簡単にすることができる。各ノードの伝達関数は、以下のようになる。
Ｘ２＝−ｑ１（１−ｚ−１）ｎ
Ｙ２＝−ｑ１（１−ｚ−１）ｎ＋ｑｍ（１−ｚ−１）ｎ
Ｙ＝Ｘ＋ｑｍ（１−ｚ−１）ｎ
また、図２に示したように、２次のモジュレータの場合、
Ｘ２＝−ｑ１（１−ｚ−１）２
Ｙ２＝−ｑ１（１−ｚ−１）２＋ｑｍ（１−ｚ−１）２
Ｙ＝Ｘ＋ｑｍ（１−ｚ−１）２
【００２０】
実施の形態３．
図３はこの発明の実施の形態３による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図であり、図において、５６は加算器４１の代わりに初段と次段の積分器４３，４５間に設けられた加算器であり、次段ｍビットｎ次ΔΣモジュレータの出力は、その加算器５６にフィードバックされている。
その他の構成については、図２と同等である。
【００２１】
次に動作について説明する。
この実施の形態３では、次段ｍビットｎ次ΔΣモジュレータの出力を初段１ビットｎ次ΔΣモジュレータに複数設けられた積分器４３，４５間の加算器５６にフィードバックする。
例えば、初段１ビットｎ次ΔΣモジュレータのｋ番目の積分器の出力に、次段ｍビットｎ次ΔΣモジュレータの出力をフィードバックした場合には、次段ｍビットｎ次ΔΣモジュレータの出力は、初段１ビットｎ次ΔΣモジュレータでｋ次のモジュレーションを受ける。このため、補正ロジック４９は、（（１−ｚ−１）ｎ−ｋ）となる。さらに、次段ｍビットｎ次ΔΣモジュレータの量子化誤差（ｑｍ）は、次段ｍビットｎ次ΔΣモジュレータのｎ次および初段１ビットｎ次ΔΣモジュレータのｋ次のモジュレーションを受けるため、（ｎ＋ｋ）次のモジュレーションを受けることになる。この場合、実施の形態２で得られた効果に加えて、モジュレーションの次数が上がる（ｎ次→ｎ＋ｋ次）ため、より高精度化が図れる。これにより、各ノードの伝達関数は、以下のようになる。
また、図３に示したように、２次のモジュレータの場合、
【００２２】
また、図４はこの発明の実施の形態３による１ビットｎ次ディジタルΔΣモジュレータの他の構成を示すブロック構成図であり、図において、５７は図３における積分器４３の代わりに設けられた積分器、５８は図３における遅延素子４７の代わりに設けられた遅延素子である。
このような積分器５７および遅延素子５８を設けても同様な効果を有する。
【００２３】
実施の形態４．
図５はこの発明の実施の形態４による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図であり、図において、５９は加算器４１または加算器５６の代わりに１ビット量子化器４６の直前に設けられた加算器であり、次段ｍビットｎ次ΔΣモジュレータの出力は、その加算器５９にフィードバックされている。
その他の構成については、図２または図３と同等である。
【００２４】
次に動作について説明する。
この実施の形態４では、次段ｍビットｎ次ΔΣモジュレータの出力を初段１ビットｎ次ΔΣモジュレータの１ビット量子化器４６の直前に設けられた加算器５９にフィードバックする。
１ビット量子化器４６の直前にフィードバックされたデータは、初段１ビットｎ次ΔΣモジュレータにより、ｎ次のモジュレーションを受ける。このため、次段ｍビットｎ次ΔΣモジュレータに出力するデータは、１ビット量子化器４６の量子化誤差分（−ｑ１）で良いため、補正ロジック４９を削減することができる。さらに、次段ｍビットｎ次ΔΣモジュレータでモジュレーションされたｍビット量子化器５４の量子化誤差（ｑｍ（１−ｚ−１）ｎ）は、初段１ビットｎ次ΔΣモジュレータにフィードバックされた後、その初段１ビットｎ次ΔΣモジュレータにおいてもｎ次のモジュレーションを受けることになる。
この結果、出力Ｙはより高い次数のモジュレーションを受ける（２ｎ次）ことになり、実施の形態２，３に比べてさらに高精度化できる。この実施の形態４においても、出力Ｙは初段１ビットｎ次ΔΣモジュレータから取り出すため、１ビットのデータストリームであるためＤＥＭを必要としない。さらに、補正ロジックも必要としないため、構成はさらに簡単になる。各ノードの伝達関数は、以下のようになる。
また、図５に示したように、２次のモジュレータの場合、
Ｘ２＝−ｑ１
Ｙ２＝−ｑ１＋ｑｍ（１−ｚ−１）２
Ｙ＝Ｘ＋ｑｍ（１−ｚ−１）４
【００２５】
また、図６はこの発明の実施の形態４による１ビットｎ次ディジタルΔΣモジュレータの他の構成を示すブロック構成図であり、図において、６０は図５における積分器４５の代わりに設けられた積分器、また、図５における遅延素子４７は削除されている。
このような積分器６０を設けても同様な効果を有する。
【００２６】
実施の形態５．
図７はこの発明の実施の形態５による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図であり、図において、６１は減算器、６２は積分器である。
その他の構成については、図３と同等である。
【００２７】
次に動作について説明する。
この実施の形態５は、実施の形態２から４において、初段１ビットΔΣモジュレータと次段ｍビットΔΣモジュレータとの次数を変えたものである。
図７は実施の形態３の図３を例にとって示したものであり、初段１ビット２次ΔΣモジュレータと次段ｍビット３次ΔΣモジュレータとを用いたものである。
各ノードの伝達関数は、以下のようになる。
このように、実施の形態３では３次のノイズシェーピング効果であったが、この実施の形態５では次段ｍビットΔΣモジュレータの次数を２次から３次に１次分増加させたため、４次のノイズシェーピング効果が得られ、モジュレータの高精度化が望める。
【００２８】
実施の形態６．
図８はこの発明の実施の形態６による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図であり、図において、６５は減算器４８の代わりに設けられ、初段１ビットｎ次ΔΣモジュレータの入力データと出力データとの差分を取り出す減算器である。
その他の構成については、図３と同等である。
【００２９】
次に動作について説明する。
この実施の形態６は、実施の形態２から４において、初段１ビットｎ次ΔΣモジュレータの入力データと出力データとの差分を減算器６５により取り出すものである。図８は実施の形態３の図３を例にとって示したものである。実施の形態２から４では、補正ロジック４９に微分器を用いていたが、初段１ビットｎ次ΔΣモジュレータの入力データと出力データとの差分を減算器６５により取り出すことによって、積分器によっても実現可能である。
この場合、積分器の次数は、次段ｍビットｎ次ΔΣモジュレータの出力を初段１ビットｎ次ΔΣモジュレータの１ビット量子化器４６の直前にフィードバックする場合（実施の形態４相当）が最大のｎ次になり、入力部にフィードバックする場合（実施の形態２相当）に積分器が不要になる。
この場合にも、１ビット出力でありながら、ｍビットｎ次相当の精度が実現でき、ＤＥＭが削減できる。
実施の形態３の図３を例にとった図８の場合は、補正ロジック４９は１次の積分器になり、各ノードの伝達関数は、以下のようになる。
【００３０】
実施の形態７．
図９はこの発明の実施の形態７によるｌビットｎ次ディジタルΔΣモジュレータを示すブロック構成図であり、図において、６６は１ビット量子化器４６の代わりに設けられたｌ（ｌ＜ｍ）ビット量子化器である。
その他の構成については、図７と同等である。
【００３１】
次に動作について説明する。
この実施の形態７は、実施の形態１から６において、初段１ビットｎ次ΔΣモジュレータの１ビット量子化器４６の代わりにｌビット量子化器６６を設け、初段ｌビットｎ次ΔΣモジュレータとしたものである。但し、ｌは次段ｍビットｎ次ΔΣモジュレータのｍビット量子化器５４のｍよりも小さいものとする。
ＤＥＭ構成は、量子化器のビット数が多ければ多いほど、複雑かつ大規模になるが、この実施の形態７の構成をとることにより出力ビット数を少なくすることができ、通常ｍビット量子化器を持つディジタルΔΣモジュレータで必要になるＤＥＭに比べて、小規模なＤＥＭを用いて、ｍビット量子化器を用いた場合と同等の精度を持つことができ、このため回路規模の削減が図れる。
【００３２】
実施の形態８．
図１０はこの発明の実施の形態８によるｌビットディジタルΔΣモジュレータを用いたＤ／Ａコンバータを示すブロック構成図であり、図において、１はディジタル入力データのサンプリングレートを高めるインターポレーションフィルタ、６７はサンプリングレートが高められたディジタルデータをモジュレーションしてノイズシェーピングするｌビット出力のディジタルΔΣモジュレータである。３はノイズシェーピングされたディジタルデータをアナログデータに変換する内部Ｄ／Ａコンバータ、４はアナログデータの帯域外ノイズをカットするローパスフィルタである。
【００３３】
次に動作について説明する。
この実施の形態８は、実施の形態１から７に示した１またはｌビットディジタルΔΣモジュレータをオーバーサンプリングΔΣＤ／Ａコンバータに適用したものである。
インターポレーションフィルタ１では、ディジタル入力データのサンプリングレートを高め、ディジタルΔΣモジュレータ６７では、その高められたサンプリングレートでディジタルデータをモジュレーションしてノイズシェーピングする。内部Ｄ／Ａコンバータ３では、ノイズシェーピングされたディジタルデータをアナログデータに変換し、ローパスフィルタ４では、さらに、アナログデータの帯域外ノイズをカットして出力する。
実施の形態１から７に示した１またはｌビットディジタルΔΣモジュレータをオーバーサンプリングΔΣＤ／Ａコンバータに適用することで、簡単な構成で高精度のＤ／Ａコンバータを実現することができる。
【００３４】
なお、上記実施の形態１から７に示した１またはｌビットディジタルΔΣモジュレータにおいて、安定な動作をさせるために、各モジュレータの信号経路およびフィードバック経路にゲイン段を挿入しても良い。
【００３５】
【発明の効果】
以上のように、この発明によれば、ディジタルデータをモジュレーションする初段ｌビットΔΣモジュレータと、ｌビット量子化器で生じた量子化誤差に補正を掛ける補正ロジックと、補正ロジックにより補正が掛けられた量子化誤差をモジュレーションして初段ｌビットΔΣモジュレータに帰還する次段ｍビットΔΣモジュレータとを備え、補正ロジックは、ｌビット量子化器で生じた量子化誤差が初段ｌビットΔΣモジュレータの出力において消去されるように補正を掛けるように構成したので、ＤＥＭ構成は、量子化器のビット数が多ければ多いほど、複雑かつ大規模になるが、通常ｍビット量子化器を持つディジタルΔΣモジュレータで必要になるＤＥＭに比べて、小規模なＤＥＭを用いて、ｍビット量子化器を用いた場合と同等の精度を持つことができ、このため回路規模の削減が図れる効果がある。
【００３６】
この発明によれば、ｌを１とするように構成したので、初段１ビットΔΣモジュレータから出力を取り出すので、最終出力は１ビットのデータストリームであるため、ＤＥＭを用いる必要がなくなり、簡単な構成でｍビット量子化器を用いた場合と同等の精度を持つことができ、このため回路規模の削減が図れる効果がある。
【００３７】
この発明によれば、次段ｍビットΔΣモジュレータでモジュレーションした出力を初段ｌビットΔΣモジュレータの入力部に帰還するように構成したので、小規模なＤＥＭを用いて、ｍビット量子化器を用いた場合と同等の精度を持つことができ、このため回路規模の削減が図れる効果がある。
【００３８】
この発明によれば、次段ｍビットΔΣモジュレータでモジュレーションした出力を初段ｌビットΔΣモジュレータに複数設けられた積分器間に帰還するように構成したので、モジュレーションの次数が上がるため、より高精度化が図れる効果がある。
【００３９】
この発明によれば、次段ｍビットΔΣモジュレータでモジュレーションした出力を初段ｌビットΔΣモジュレータのｌビット量子化器の直前に帰還するように構成したので、モジュレーションの次数がさらに上がるため、より高精度化が図れる。また、補正ロジックを削減することができる効果がある。
【００４０】
この発明によれば、初段ｌビットΔΣモジュレータおよび次段ｍビットΔΣモジュレータを、共に同一次数のモジュレータとするように構成したので、初段ｌビットΔΣモジュレータおよび次段ｍビットΔΣモジュレータをほぼ同様の回路ブロックで構成されるため、構成を簡単にすることができる効果がある。
【００４１】
この発明によれば、初段ｌビットΔΣモジュレータおよび次段ｍビットΔΣモジュレータを、初段ｌビットΔΣモジュレータの次数よりも次段ｍビットΔΣモジュレータの次数を高くなるように構成したので、次段ｍビットΔΣモジュレータの次数の増加分だけ、高精度化が図れる効果がある。
【００４２】
この発明によれば、ｌビット量子化器で生じた量子化誤差を、ｌビット量子化器の入力と出力の差から取り出すように構成したので、補正ロジックを微分器によって構成することができる効果がある。
【００４３】
この発明によれば、ｌビット量子化器で生じた量子化誤差を、初段ｌビットΔΣモジュレータの入力と出力の差から取り出すように構成したので、補正ロジックを積分器によって構成することができる効果がある。
【００４４】
この発明によれば、ディジタルデータのサンプリングレートを高めるインターポレーションフィルタと、サンプリングレートが高められたディジタルデータをモジュレーションしてノイズシェーピングするディジタルΔΣモジュレータと、ノイズシェーピングされたディジタルデータをアナログデータに変換する内部Ｄ／Ａコンバータと、変換されたアナログデータの帯域外ノイズをカットするローパスフィルタとを備えるように構成したので、簡単な構成で高精度のＤ／Ａコンバータを実現することができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による１ビットｎ次ディジタルΔΣモジュレータの概略を示すブロック構成図である。
【図２】 この発明の実施の形態２による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図である。
【図３】 この発明の実施の形態３による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図である。
【図４】 この発明の実施の形態３による１ビットｎ次ディジタルΔΣモジュレータの他の構成を示すブロック構成図である。
【図５】 この発明の実施の形態４による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図である。
【図６】 この発明の実施の形態４による１ビットｎ次ディジタルΔΣモジュレータの他の構成を示すブロック構成図である。
【図７】 この発明の実施の形態５による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図である。
【図８】 この発明の実施の形態６による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図である。
【図９】 この発明の実施の形態７によるｌビットｎ次ディジタルΔΣモジュレータを示すブロック構成図である。
【図１０】 この発明の実施の形態８によるｌビットディジタルΔΣモジュレータを用いたＤ／Ａコンバータを示すブロック構成図である。
【図１１】 従来の１ビットディジタルΔΣモジュレータを用いたＤ／Ａコンバータを示すブロック構成図である。
【図１２】 従来の１ビットおよびマルチビット２次ディジタルΔΣモジュレータを示すブロック構成図である。
【図１３】 従来のマルチビットディジタルΔΣモジュレータを用いたＤ／Ａコンバータを示すブロック構成図である。
【符号の説明】
１ インターポレーションフィルタ、３ 内部Ｄ／Ａコンバータ、４ ローパスフィルタ、３１ 入力部、３２ 初段１ビットｎ次ΔΣモジュレータ、３３ 出力部、３４，４９ 補正ロジック、３５ 次段ｍビットｎ次ΔΣモジュレータ、４１，５６，５９ 加算器、４２，４４，４８，５０，５２，６１，６５ 減算器、４３，４５，５１，５３，５７，６０，６２ 積分器、４６ １ビット量子化器、４７，５５，５８ 遅延素子、５４ ｍビット量子化器、６６ ｌビット量子化器、６７ ディジタルΔΣモジュレータ。
【発明の属する技術分野】
この発明は、マルチビット量子化器を用いた場合と同等の精度を有するディジタルΔΣモジュレータおよびそれを用いたＤ／Ａコンバータに関するものである。
【０００２】
【従来の技術】
図１１は従来の１ビットディジタルΔΣモジュレータを用いたＤ／Ａコンバータを示すブロック構成図であり、図において、１はディジタル入力データのサンプリングレートを高めるインターポレーションフィルタ、２はサンプリングレートが高められたディジタルデータをモジュレーションしてノイズシェーピングする１ビット出力のディジタルΔΣモジュレータである。このディジタルΔΣモジュレータ２は、減算器、積分器、量子化器、および遅延素子から構成されている。３はノイズシェーピングされたディジタルデータをアナログデータに変換する内部Ｄ／Ａコンバータ、４はアナログデータの帯域外ノイズをカットするローパスフィルタである。
【０００３】
次に動作について説明する。
現在、音声帯域のＤ／Ａコンバータの変換方式として、オーバーサンプリングΔΣ変換方式が広く用いられている。１ビットディジタルΔΣモジュレータを用いたＤ／Ａコンバータの基本構成を図１１に示した。
インターポレーションフィルタ１では、ディジタル入力データのサンプリングレートを高め、ディジタルΔΣモジュレータ２では、その高められたサンプリングレートでディジタルデータをモジュレーションしてノイズシェーピングする。内部Ｄ／Ａコンバータ３では、ノイズシェーピングされたディジタルデータをアナログデータに変換し、ローパスフィルタ４では、さらに、アナログデータの帯域外ノイズをカットして出力する。
ここで、ディジタルΔΣモジュレータ２は、減算器、積分器、量子化器、および遅延素子から構成されている。モジュレータの精度を決定する要素には、モジュレータの次数と、量子化器のビット数とがある。モジュレータの次数は、信号経路に積分器がいくつ挿入されているかによって決まる。例えば、２個の積分器がある場合に、２次のモジュレータとなる。
図１２（ａ）は従来の１ビット２次ディジタルΔΣモジュレータを示すブロック構成図であり、図において、１１は入力部、１２は減算器、１３は積分器、１４は減算器、１５は積分器、１６は１ビット量子化器、１７は出力部、１８は遅延素子である。
図１２（ｂ）は従来のマルチビット２次ディジタルΔΣモジュレータを示すブロック構成図であり、図において、１９はマルチビット量子化器、その他の構成は、図１２（ａ）と同等である。
一般にモジュレータの次数が高いほど、また、量子化器のビット数が多いほどディジタルΔΣモジュレータは高精度である。同じ次数であれば、マルチビット量子化器を用いた方が高精度になるが、この場合、内部Ｄ／Ａコンバータ３の単位要素回路のばらつきが避けられず、理論値に比べ精度が劣化することが知られている。
図１３は従来のマルチビットディジタルΔΣモジュレータを用いたＤ／Ａコンバータを示すブロック構成図であり、図において、２０はマルチビット２次ディジタルΔΣモジュレータと内部Ｄ／Ａコンバータ３との間に設けられたダイナミックエレメントマッチング回路（以下、ＤＥＭと言う）である。
このように、内部Ｄ／Ａコンバータ３の単位要素回路のばらつきによる精度劣化を低減するために、内部Ｄ／Ａコンバータ３の前段にＤＥＭ２０を設けることが必須となる。ＤＥＭ２０は、ビット数が多ければ多いほど回路規模が大きくなり、また、構成も複雑になる。このためディジタルΔΣモジュレータとしては、ディジタル出力が１ビットで、ノイズシェーピングの効果はマルチビット量子化器を用いた場合と同等となるのが望ましい。
【０００４】
【発明が解決しようとする課題】
従来のディジタルΔΣモジュレータは以上のように構成されているので、マルチビット量子化器１９を用いた方が高精度になるが、この場合、内部Ｄ／Ａコンバータ３の単位要素回路のばらつきが避けられず、そのばらつきによる精度劣化を低減するために、内部Ｄ／Ａコンバータ３の前段にＤＥＭ２０を設けた場合には、回路規模が大きくなり、構成も複雑になってしまう課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、マルチビット量子化器を用いた場合と同等の精度を有すると共に、回路規模を削減するディジタルΔΣモジュレータおよびそれを用いたＤ／Ａコンバータを得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係るディジタルΔΣモジュレータは、ディジタルデータをモジュレーションする初段ｌビットΔΣモジュレータと、ｌビット量子化器で生じた量子化誤差に補正を掛ける補正ロジックと、補正ロジックにより補正が掛けられた量子化誤差をモジュレーションして初段ｌビットΔΣモジュレータに帰還する次段ｍビットΔΣモジュレータとを備え、補正ロジックは、ｌビット量子化器で生じた量子化誤差が初段ｌビットΔΣモジュレータの出力において消去されるように補正を掛けるようにしたものである。
【０００７】
この発明に係るディジタルΔΣモジュレータは、ｌを１とするようにしたものである。
【０００８】
この発明に係るディジタルΔΣモジュレータは、次段ｍビットΔΣモジュレータでモジュレーションした出力を初段ｌビットΔΣモジュレータの入力部に帰還するようにしたものである。
【０００９】
この発明に係るディジタルΔΣモジュレータは、次段ｍビットΔΣモジュレータでモジュレーションした出力を初段ｌビットΔΣモジュレータに複数設けられた積分器間に帰還するようにしたものである。
【００１０】
この発明に係るディジタルΔΣモジュレータは、次段ｍビットΔΣモジュレータでモジュレーションした出力を初段ｌビットΔΣモジュレータのｌビット量子化器の直前に帰還するようにしたものである。
【００１１】
この発明に係るディジタルΔΣモジュレータは、初段ｌビットΔΣモジュレータおよび次段ｍビットΔΣモジュレータを、共に同一次数のモジュレータとするようにしたものである。
【００１２】
この発明に係るディジタルΔΣモジュレータは、初段ｌビットΔΣモジュレータおよび次段ｍビットΔΣモジュレータを、初段ｌビットΔΣモジュレータの次数よりも次段ｍビットΔΣモジュレータの次数を高くなるようにしたものである。
【００１３】
この発明に係るディジタルΔΣモジュレータは、ｌビット量子化器で生じた量子化誤差を、ｌビット量子化器の入力と出力の差から取り出すようにしたものである。
【００１４】
この発明に係るディジタルΔΣモジュレータは、ｌビット量子化器で生じた量子化誤差を、初段ｌビットΔΣモジュレータの入力と出力の差から取り出すようにしたものである。
【００１５】
この発明に係るＤ／Ａコンバータは、ディジタルデータのサンプリングレートを高めるインターポレーションフィルタと、サンプリングレートが高められたディジタルデータをモジュレーションしてノイズシェーピングするディジタルΔΣモジュレータと、ノイズシェーピングされたディジタルデータをアナログデータに変換する内部Ｄ／Ａコンバータと、変換されたアナログデータの帯域外ノイズをカットするローパスフィルタとを備えたものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による１ビットｎ（ｎ≧１）次ディジタルΔΣモジュレータの概略を示すブロック構成図であり、図において、３１はディジタルデータを入力する入力部、３２は１ビット量子化器を有し、ディジタルデータをモジュレーションする初段１ビットｎ次ΔΣモジュレータ、３３はモジュレーションしてノイズシェーピングされたディジタルデータを出力する出力部である。３４は初段１ビットｎ次ΔΣモジュレータ３２の１ビット量子化器で生じた量子化誤差に補正を掛ける補正ロジック、３５はｍ（ｍ≧１）ビット量子化器を有し、補正ロジック３４により補正が掛けられた量子化誤差をモジュレーションして初段１ビットｎ次ΔΣモジュレータ３２にフィードバックする次段ｍビットｎ次ΔΣモジュレータである。
【００１７】
次に動作について説明する。
初段１ビットｎ次ΔΣモジュレータ３２において、入力部３１から入力されたディジタルデータをモジュレーションすると共に、その１ビット量子化器で生じた量子化誤差を求め、補正ロジック３４に出力する。補正ロジック３４では、その量子化誤差が初段１ビットｎ次ΔΣモジュレータ３２の出力部３３において消去されるように、その量子化誤差に補正を掛けて次段ｍビットｎ次ΔΣモジュレータ３５に出力する。次段ｍビットｎ次ΔΣモジュレータ３５では、補正ロジック３４により補正が掛けられた量子化誤差をモジュレーションして初段１ビットｎ次ΔΣモジュレータ３２にフィードバックする。
この結果、初段１ビットｎ次ΔΣモジュレータ３２から出力を取り出すので、最終出力は１ビットのデータストリームであるため、ＤＥＭを用いる必要がなくなり、簡単な構成でｍビット量子化器を用いた場合と同等の精度を有する１ビットｎ次ディジタルΔΣモジュレータを実現することができる。
【００１８】
実施の形態２．
図２はこの発明の実施の形態２による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図であり、図において、４１は加算器、４２，４４，４８，５０，５２は減算器、４３，４５，５１，５３は積分器、４６は１ビット量子化器、４７，５５は遅延素子、４９は微分器により構成された補正ロジック、５４はｍビット量子化器である。
なお、補正ロジック４９の前段により、初段１ビットｎ次ΔΣモジュレータを構成し、補正ロジック４９の後段により、次段ｍビットｎ次ΔΣモジュレータを構成するものである。
【００１９】
次に動作について説明する。
初段１ビットｎ次ΔΣモジュレータにおいて、１ビット量子化器４６の入力データと出力データとの差分（量子化誤差：−ｑ１）を減算器４８により算出し、その信号を次段ｍビットｎ次ΔΣモジュレータに出力する（Ｘ２）。この際、補正ロジック４９により、初段１ビットｎ次ΔΣモジュレータの出力部３３において生じる量子化誤差（ｑ１（１−ｚ−１）ｎ）をその打ち消すような補正を掛ける。この補正は、微分器（（１−ｚ−１）ｎ）のみで実現できる。
次段ｍビットｎ次ΔΣモジュレータにおいて、（Ｘ２）をモジュレーションし、その出力（Ｙ２）を初段の積分器４３の入力側の加算器４１にフィードバックする。
この結果、１ビット出力でありながら、ｍビットｎ次相当の精度が実現でき、ＤＥＭを削減できる。また、初段および次段のモジュレータを共に同一のｎ次モジュレータとしたので、ほぼ同一の回路ブロックで構成することができ、構成を簡単にすることができる。各ノードの伝達関数は、以下のようになる。
Ｘ２＝−ｑ１（１−ｚ−１）ｎ
Ｙ２＝−ｑ１（１−ｚ−１）ｎ＋ｑｍ（１−ｚ−１）ｎ
Ｙ＝Ｘ＋ｑｍ（１−ｚ−１）ｎ
また、図２に示したように、２次のモジュレータの場合、
Ｘ２＝−ｑ１（１−ｚ−１）２
Ｙ２＝−ｑ１（１−ｚ−１）２＋ｑｍ（１−ｚ−１）２
Ｙ＝Ｘ＋ｑｍ（１−ｚ−１）２
【００２０】
実施の形態３．
図３はこの発明の実施の形態３による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図であり、図において、５６は加算器４１の代わりに初段と次段の積分器４３，４５間に設けられた加算器であり、次段ｍビットｎ次ΔΣモジュレータの出力は、その加算器５６にフィードバックされている。
その他の構成については、図２と同等である。
【００２１】
次に動作について説明する。
この実施の形態３では、次段ｍビットｎ次ΔΣモジュレータの出力を初段１ビットｎ次ΔΣモジュレータに複数設けられた積分器４３，４５間の加算器５６にフィードバックする。
例えば、初段１ビットｎ次ΔΣモジュレータのｋ番目の積分器の出力に、次段ｍビットｎ次ΔΣモジュレータの出力をフィードバックした場合には、次段ｍビットｎ次ΔΣモジュレータの出力は、初段１ビットｎ次ΔΣモジュレータでｋ次のモジュレーションを受ける。このため、補正ロジック４９は、（（１−ｚ−１）ｎ−ｋ）となる。さらに、次段ｍビットｎ次ΔΣモジュレータの量子化誤差（ｑｍ）は、次段ｍビットｎ次ΔΣモジュレータのｎ次および初段１ビットｎ次ΔΣモジュレータのｋ次のモジュレーションを受けるため、（ｎ＋ｋ）次のモジュレーションを受けることになる。この場合、実施の形態２で得られた効果に加えて、モジュレーションの次数が上がる（ｎ次→ｎ＋ｋ次）ため、より高精度化が図れる。これにより、各ノードの伝達関数は、以下のようになる。
また、図４はこの発明の実施の形態３による１ビットｎ次ディジタルΔΣモジュレータの他の構成を示すブロック構成図であり、図において、５７は図３における積分器４３の代わりに設けられた積分器、５８は図３における遅延素子４７の代わりに設けられた遅延素子である。
このような積分器５７および遅延素子５８を設けても同様な効果を有する。
【００２３】
実施の形態４．
図５はこの発明の実施の形態４による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図であり、図において、５９は加算器４１または加算器５６の代わりに１ビット量子化器４６の直前に設けられた加算器であり、次段ｍビットｎ次ΔΣモジュレータの出力は、その加算器５９にフィードバックされている。
その他の構成については、図２または図３と同等である。
【００２４】
次に動作について説明する。
この実施の形態４では、次段ｍビットｎ次ΔΣモジュレータの出力を初段１ビットｎ次ΔΣモジュレータの１ビット量子化器４６の直前に設けられた加算器５９にフィードバックする。
１ビット量子化器４６の直前にフィードバックされたデータは、初段１ビットｎ次ΔΣモジュレータにより、ｎ次のモジュレーションを受ける。このため、次段ｍビットｎ次ΔΣモジュレータに出力するデータは、１ビット量子化器４６の量子化誤差分（−ｑ１）で良いため、補正ロジック４９を削減することができる。さらに、次段ｍビットｎ次ΔΣモジュレータでモジュレーションされたｍビット量子化器５４の量子化誤差（ｑｍ（１−ｚ−１）ｎ）は、初段１ビットｎ次ΔΣモジュレータにフィードバックされた後、その初段１ビットｎ次ΔΣモジュレータにおいてもｎ次のモジュレーションを受けることになる。
この結果、出力Ｙはより高い次数のモジュレーションを受ける（２ｎ次）ことになり、実施の形態２，３に比べてさらに高精度化できる。この実施の形態４においても、出力Ｙは初段１ビットｎ次ΔΣモジュレータから取り出すため、１ビットのデータストリームであるためＤＥＭを必要としない。さらに、補正ロジックも必要としないため、構成はさらに簡単になる。各ノードの伝達関数は、以下のようになる。
Ｘ２＝−ｑ１
Ｙ２＝−ｑ１＋ｑｍ（１−ｚ−１）２
Ｙ＝Ｘ＋ｑｍ（１−ｚ−１）４
【００２５】
また、図６はこの発明の実施の形態４による１ビットｎ次ディジタルΔΣモジュレータの他の構成を示すブロック構成図であり、図において、６０は図５における積分器４５の代わりに設けられた積分器、また、図５における遅延素子４７は削除されている。
このような積分器６０を設けても同様な効果を有する。
【００２６】
実施の形態５．
図７はこの発明の実施の形態５による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図であり、図において、６１は減算器、６２は積分器である。
その他の構成については、図３と同等である。
【００２７】
次に動作について説明する。
この実施の形態５は、実施の形態２から４において、初段１ビットΔΣモジュレータと次段ｍビットΔΣモジュレータとの次数を変えたものである。
図７は実施の形態３の図３を例にとって示したものであり、初段１ビット２次ΔΣモジュレータと次段ｍビット３次ΔΣモジュレータとを用いたものである。
各ノードの伝達関数は、以下のようになる。
【００２８】
実施の形態６．
図８はこの発明の実施の形態６による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図であり、図において、６５は減算器４８の代わりに設けられ、初段１ビットｎ次ΔΣモジュレータの入力データと出力データとの差分を取り出す減算器である。
その他の構成については、図３と同等である。
【００２９】
次に動作について説明する。
この実施の形態６は、実施の形態２から４において、初段１ビットｎ次ΔΣモジュレータの入力データと出力データとの差分を減算器６５により取り出すものである。図８は実施の形態３の図３を例にとって示したものである。実施の形態２から４では、補正ロジック４９に微分器を用いていたが、初段１ビットｎ次ΔΣモジュレータの入力データと出力データとの差分を減算器６５により取り出すことによって、積分器によっても実現可能である。
この場合、積分器の次数は、次段ｍビットｎ次ΔΣモジュレータの出力を初段１ビットｎ次ΔΣモジュレータの１ビット量子化器４６の直前にフィードバックする場合（実施の形態４相当）が最大のｎ次になり、入力部にフィードバックする場合（実施の形態２相当）に積分器が不要になる。
この場合にも、１ビット出力でありながら、ｍビットｎ次相当の精度が実現でき、ＤＥＭが削減できる。
実施の形態３の図３を例にとった図８の場合は、補正ロジック４９は１次の積分器になり、各ノードの伝達関数は、以下のようになる。
実施の形態７．
図９はこの発明の実施の形態７によるｌビットｎ次ディジタルΔΣモジュレータを示すブロック構成図であり、図において、６６は１ビット量子化器４６の代わりに設けられたｌ（ｌ＜ｍ）ビット量子化器である。
その他の構成については、図７と同等である。
【００３１】
次に動作について説明する。
この実施の形態７は、実施の形態１から６において、初段１ビットｎ次ΔΣモジュレータの１ビット量子化器４６の代わりにｌビット量子化器６６を設け、初段ｌビットｎ次ΔΣモジュレータとしたものである。但し、ｌは次段ｍビットｎ次ΔΣモジュレータのｍビット量子化器５４のｍよりも小さいものとする。
ＤＥＭ構成は、量子化器のビット数が多ければ多いほど、複雑かつ大規模になるが、この実施の形態７の構成をとることにより出力ビット数を少なくすることができ、通常ｍビット量子化器を持つディジタルΔΣモジュレータで必要になるＤＥＭに比べて、小規模なＤＥＭを用いて、ｍビット量子化器を用いた場合と同等の精度を持つことができ、このため回路規模の削減が図れる。
【００３２】
実施の形態８．
図１０はこの発明の実施の形態８によるｌビットディジタルΔΣモジュレータを用いたＤ／Ａコンバータを示すブロック構成図であり、図において、１はディジタル入力データのサンプリングレートを高めるインターポレーションフィルタ、６７はサンプリングレートが高められたディジタルデータをモジュレーションしてノイズシェーピングするｌビット出力のディジタルΔΣモジュレータである。３はノイズシェーピングされたディジタルデータをアナログデータに変換する内部Ｄ／Ａコンバータ、４はアナログデータの帯域外ノイズをカットするローパスフィルタである。
【００３３】
次に動作について説明する。
この実施の形態８は、実施の形態１から７に示した１またはｌビットディジタルΔΣモジュレータをオーバーサンプリングΔΣＤ／Ａコンバータに適用したものである。
インターポレーションフィルタ１では、ディジタル入力データのサンプリングレートを高め、ディジタルΔΣモジュレータ６７では、その高められたサンプリングレートでディジタルデータをモジュレーションしてノイズシェーピングする。内部Ｄ／Ａコンバータ３では、ノイズシェーピングされたディジタルデータをアナログデータに変換し、ローパスフィルタ４では、さらに、アナログデータの帯域外ノイズをカットして出力する。
実施の形態１から７に示した１またはｌビットディジタルΔΣモジュレータをオーバーサンプリングΔΣＤ／Ａコンバータに適用することで、簡単な構成で高精度のＤ／Ａコンバータを実現することができる。
【００３４】
なお、上記実施の形態１から７に示した１またはｌビットディジタルΔΣモジュレータにおいて、安定な動作をさせるために、各モジュレータの信号経路およびフィードバック経路にゲイン段を挿入しても良い。
【００３５】
【発明の効果】
以上のように、この発明によれば、ディジタルデータをモジュレーションする初段ｌビットΔΣモジュレータと、ｌビット量子化器で生じた量子化誤差に補正を掛ける補正ロジックと、補正ロジックにより補正が掛けられた量子化誤差をモジュレーションして初段ｌビットΔΣモジュレータに帰還する次段ｍビットΔΣモジュレータとを備え、補正ロジックは、ｌビット量子化器で生じた量子化誤差が初段ｌビットΔΣモジュレータの出力において消去されるように補正を掛けるように構成したので、ＤＥＭ構成は、量子化器のビット数が多ければ多いほど、複雑かつ大規模になるが、通常ｍビット量子化器を持つディジタルΔΣモジュレータで必要になるＤＥＭに比べて、小規模なＤＥＭを用いて、ｍビット量子化器を用いた場合と同等の精度を持つことができ、このため回路規模の削減が図れる効果がある。
【００３６】
この発明によれば、ｌを１とするように構成したので、初段１ビットΔΣモジュレータから出力を取り出すので、最終出力は１ビットのデータストリームであるため、ＤＥＭを用いる必要がなくなり、簡単な構成でｍビット量子化器を用いた場合と同等の精度を持つことができ、このため回路規模の削減が図れる効果がある。
【００３７】
この発明によれば、次段ｍビットΔΣモジュレータでモジュレーションした出力を初段ｌビットΔΣモジュレータの入力部に帰還するように構成したので、小規模なＤＥＭを用いて、ｍビット量子化器を用いた場合と同等の精度を持つことができ、このため回路規模の削減が図れる効果がある。
【００３８】
この発明によれば、次段ｍビットΔΣモジュレータでモジュレーションした出力を初段ｌビットΔΣモジュレータに複数設けられた積分器間に帰還するように構成したので、モジュレーションの次数が上がるため、より高精度化が図れる効果がある。
【００３９】
この発明によれば、次段ｍビットΔΣモジュレータでモジュレーションした出力を初段ｌビットΔΣモジュレータのｌビット量子化器の直前に帰還するように構成したので、モジュレーションの次数がさらに上がるため、より高精度化が図れる。また、補正ロジックを削減することができる効果がある。
【００４０】
この発明によれば、初段ｌビットΔΣモジュレータおよび次段ｍビットΔΣモジュレータを、共に同一次数のモジュレータとするように構成したので、初段ｌビットΔΣモジュレータおよび次段ｍビットΔΣモジュレータをほぼ同様の回路ブロックで構成されるため、構成を簡単にすることができる効果がある。
【００４１】
この発明によれば、初段ｌビットΔΣモジュレータおよび次段ｍビットΔΣモジュレータを、初段ｌビットΔΣモジュレータの次数よりも次段ｍビットΔΣモジュレータの次数を高くなるように構成したので、次段ｍビットΔΣモジュレータの次数の増加分だけ、高精度化が図れる効果がある。
【００４２】
この発明によれば、ｌビット量子化器で生じた量子化誤差を、ｌビット量子化器の入力と出力の差から取り出すように構成したので、補正ロジックを微分器によって構成することができる効果がある。
【００４３】
この発明によれば、ｌビット量子化器で生じた量子化誤差を、初段ｌビットΔΣモジュレータの入力と出力の差から取り出すように構成したので、補正ロジックを積分器によって構成することができる効果がある。
【００４４】
この発明によれば、ディジタルデータのサンプリングレートを高めるインターポレーションフィルタと、サンプリングレートが高められたディジタルデータをモジュレーションしてノイズシェーピングするディジタルΔΣモジュレータと、ノイズシェーピングされたディジタルデータをアナログデータに変換する内部Ｄ／Ａコンバータと、変換されたアナログデータの帯域外ノイズをカットするローパスフィルタとを備えるように構成したので、簡単な構成で高精度のＤ／Ａコンバータを実現することができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による１ビットｎ次ディジタルΔΣモジュレータの概略を示すブロック構成図である。
【図２】 この発明の実施の形態２による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図である。
【図３】 この発明の実施の形態３による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図である。
【図４】 この発明の実施の形態３による１ビットｎ次ディジタルΔΣモジュレータの他の構成を示すブロック構成図である。
【図５】 この発明の実施の形態４による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図である。
【図６】 この発明の実施の形態４による１ビットｎ次ディジタルΔΣモジュレータの他の構成を示すブロック構成図である。
【図７】 この発明の実施の形態５による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図である。
【図８】 この発明の実施の形態６による１ビットｎ次ディジタルΔΣモジュレータを示すブロック構成図である。
【図９】 この発明の実施の形態７によるｌビットｎ次ディジタルΔΣモジュレータを示すブロック構成図である。
【図１０】 この発明の実施の形態８によるｌビットディジタルΔΣモジュレータを用いたＤ／Ａコンバータを示すブロック構成図である。
【図１１】 従来の１ビットディジタルΔΣモジュレータを用いたＤ／Ａコンバータを示すブロック構成図である。
【図１２】 従来の１ビットおよびマルチビット２次ディジタルΔΣモジュレータを示すブロック構成図である。
【図１３】 従来のマルチビットディジタルΔΣモジュレータを用いたＤ／Ａコンバータを示すブロック構成図である。
【符号の説明】
１ インターポレーションフィルタ、３ 内部Ｄ／Ａコンバータ、４ ローパスフィルタ、３１ 入力部、３２ 初段１ビットｎ次ΔΣモジュレータ、３３ 出力部、３４，４９ 補正ロジック、３５ 次段ｍビットｎ次ΔΣモジュレータ、４１，５６，５９ 加算器、４２，４４，４８，５０，５２，６１，６５ 減算器、４３，４５，５１，５３，５７，６０，６２ 積分器、４６ １ビット量子化器、４７，５５，５８ 遅延素子、５４ ｍビット量子化器、６６ ｌビット量子化器、６７ ディジタルΔΣモジュレータ。
Claims (6)
- 積分器およびｋ（ｋは任意の自然数）ビット量子化器を有し、ディジタルデータをモジュレーションする初段ｋビットΔΣモジュレータと、
前記初段ｋビットΔΣモジュレータから出力される信号を受け、前記ｋビット量子化器で生じる量子化誤差を示す値を算出する演算器と、
ｍ（ｍはｋよりも大きい任意の自然数）ビット量子化器を有し、前記演算器から量子化誤差を示す値を受け、その値をモジュレーションして帰還信号として前記初段ｋビットΔΣモジュレータに帰還する次段ｍビットΔΣモジュレータとを備え、
前記初段ｋビットΔΣモジュレータは、前記積分器の出力と前記次段ｍビットΔΣモジュレータからの前記帰還信号とを入力し、その入力した値を加算してその加算結果を前記ｋビット量子化器の入力に供給する加算器を含む、ディジタルΔΣモジュレータ。 - ｋは１である、請求項１記載のディジタルΔΣモジュレータ。
- 初段ｋビットΔΣモジュレータおよび次段ｍビットΔΣモジュレータは、共に同一次数のモジュレータである、請求項１または２に記載のディジタルΔΣモジュレータ。
- 前記ｍビット量子化器の出力する信号を前記帰還信号とする、請求項１〜３のいずれか１項に記載のディジタルΔΣモジュレータ。
- 前記演算器は、前記ｋビット量子化器の入力および出力のそれぞれ信号を受け、その差分を算出する、請求項１〜４のいずれか１項に記載のディジタルΔΣモジュレータ。
- ディジタルデータのサンプリングレートを高めるインターポレーションフィルタと、
前記インターポレーションフィルタによってサンプリングレートが高められたディジタルデータをモジュレーションしてノイズシェーピングする請求項１記載のディジタルΔΣモジュレータと、
前記ディジタルΔΣモジュレータによってノイズシェーピングされたディジタルデータをアナログデータに変換する内部Ｄ／Ａコンバータと、
前記内部Ｄ／Ａコンバータによって変換されたアナログデータの帯域外ノイズをカットするローパスフィルタとを備える、Ｄ／Ａコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001174597A JP4530119B2 (ja) | 2001-06-08 | 2001-06-08 | ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ |
| US10/136,416 US6538589B2 (en) | 2001-06-08 | 2002-05-02 | Digital ΔΣ modulator and D/A converter using the modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001174597A JP4530119B2 (ja) | 2001-06-08 | 2001-06-08 | ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002368620A JP2002368620A (ja) | 2002-12-20 |
| JP4530119B2 true JP4530119B2 (ja) | 2010-08-25 |
Family
ID=19015862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001174597A Expired - Fee Related JP4530119B2 (ja) | 2001-06-08 | 2001-06-08 | ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6538589B2 (ja) |
| JP (1) | JP4530119B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6920182B2 (en) * | 2001-01-09 | 2005-07-19 | Microtune (Texas), L.P. | Delta-sigma modulator system and method |
| US7706495B2 (en) * | 2004-03-12 | 2010-04-27 | Panasonic Corporation | Two-point frequency modulation apparatus |
| JP4852837B2 (ja) * | 2004-11-01 | 2012-01-11 | 日本テキサス・インスツルメンツ株式会社 | Ｐｗｍドライバおよびこれを用いたｄ級増幅器 |
| JP4636926B2 (ja) | 2005-04-22 | 2011-02-23 | 三洋電機株式会社 | マルチビットδς変調型ｄａコンバータ |
| JP4699510B2 (ja) * | 2006-02-14 | 2011-06-15 | パナソニック株式会社 | Ｄ／ａ変換器 |
| KR100849781B1 (ko) | 2006-11-03 | 2008-07-31 | 삼성전기주식회사 | 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타모듈레이터 |
| US7460046B2 (en) * | 2006-12-22 | 2008-12-02 | Infineon Technologies Ag | Sigma-delta modulators |
| JP2010199970A (ja) | 2009-02-25 | 2010-09-09 | Fujitsu Semiconductor Ltd | Δς変調回路およびシステム |
| US8390494B2 (en) * | 2010-01-15 | 2013-03-05 | Asahi Kasei Microdevices Corporation | Second order noise coupling with zero optimization modulator and method |
| US8031096B2 (en) * | 2010-02-18 | 2011-10-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | High resolution delta-sigma digital-to-analog converter |
| US8325074B2 (en) | 2011-03-22 | 2012-12-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and circuit for continuous-time delta-sigma DAC with reduced noise |
| US9136865B2 (en) * | 2014-02-11 | 2015-09-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-stage digital-to-analog converter |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03148919A (ja) * | 1989-11-06 | 1991-06-25 | Fujitsu Ltd | オーバーサンプリング型ａｄ変換器 |
| JPH04129316A (ja) * | 1990-09-20 | 1992-04-30 | Sony Corp | ノイズシェーピング回路 |
| JPH0653836A (ja) * | 1992-07-31 | 1994-02-25 | Sony Corp | アナログデイジタル変換回路 |
| JPH0666139U (ja) * | 1993-02-15 | 1994-09-16 | 横河電機株式会社 | マルチビットσδａ／ｄ変換器 |
| JPH1141102A (ja) * | 1997-07-18 | 1999-02-12 | Matsushita Electric Ind Co Ltd | アナログ・ディジタル変換装置 |
| JP2000078022A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | デルタシグマ変調装置及び方法、並びにディジタル信号処理装置 |
| JP2000341130A (ja) * | 1999-05-28 | 2000-12-08 | Mitsubishi Electric Corp | Δςモジュレータ、ｄａコンバータ、および、ａｄコンバータ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2543095B2 (ja) * | 1987-09-14 | 1996-10-16 | 松下電器産業株式会社 | オ―バ―サンプリング型ｄ／ａ変換器 |
| US5274375A (en) * | 1992-04-17 | 1993-12-28 | Crystal Semiconductor Corporation | Delta-sigma modulator for an analog-to-digital converter with low thermal noise performance |
| US5446460A (en) * | 1993-11-03 | 1995-08-29 | Advanced Micro Devices, Inc. | Fourth-order cascaded sigma-delta modulator |
| US5500645A (en) * | 1994-03-14 | 1996-03-19 | General Electric Company | Analog-to-digital converters using multistage bandpass delta sigma modulators with arbitrary center frequency |
| US5870048A (en) * | 1997-08-13 | 1999-02-09 | National Science Council | Oversampling sigma-delta modulator |
-
2001
- 2001-06-08 JP JP2001174597A patent/JP4530119B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-02 US US10/136,416 patent/US6538589B2/en not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03148919A (ja) * | 1989-11-06 | 1991-06-25 | Fujitsu Ltd | オーバーサンプリング型ａｄ変換器 |
| JPH04129316A (ja) * | 1990-09-20 | 1992-04-30 | Sony Corp | ノイズシェーピング回路 |
| JPH0653836A (ja) * | 1992-07-31 | 1994-02-25 | Sony Corp | アナログデイジタル変換回路 |
| JPH0666139U (ja) * | 1993-02-15 | 1994-09-16 | 横河電機株式会社 | マルチビットσδａ／ｄ変換器 |
| JPH1141102A (ja) * | 1997-07-18 | 1999-02-12 | Matsushita Electric Ind Co Ltd | アナログ・ディジタル変換装置 |
| JP2000078022A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | デルタシグマ変調装置及び方法、並びにディジタル信号処理装置 |
| JP2000341130A (ja) * | 1999-05-28 | 2000-12-08 | Mitsubishi Electric Corp | Δςモジュレータ、ｄａコンバータ、および、ａｄコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6538589B2 (en) | 2003-03-25 |
| JP2002368620A (ja) | 2002-12-20 |
| US20020196169A1 (en) | 2002-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7432841B1 (en) | Delta-sigma analog-to-digital converter with pipelined multi-bit quantization | |
| US5682161A (en) | High-order delta sigma modulator | |
| US5414424A (en) | Fourth-order cascaded sigma-delta modulator | |
| KR0185999B1 (ko) | 다수의 시그마-델타 변조기로 구성된 a/d 신호 변환기 | |
| EP1081863B1 (en) | Delta-sigma modulator with two-step quantization, and method for using two-step quantization in delta-sigma modulation | |
| US6384761B1 (en) | Second and higher order dynamic element matching in multibit digital to analog and analog to digital data converters | |
| JP3830924B2 (ja) | 縦続型デルタシグマ変調器 | |
| US8031096B2 (en) | High resolution delta-sigma digital-to-analog converter | |
| IL97837A (en) | Multi-level delta sigma converters from analog to digital using both single-bit sampling and multi-cause sampling | |
| JP4530119B2 (ja) | ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ | |
| JPH0797749B2 (ja) | アナログ・デイジタル変換器のデルタ・シグマ変調回路 | |
| US7453382B2 (en) | Method and apparatus for A/D conversion | |
| JP4209035B2 (ja) | Δςモジュレータ、ｄａコンバータ、および、ａｄコンバータ | |
| JPH06181438A (ja) | デジタル・デルタ−シグマ変調器 | |
| EP0651518B1 (en) | Cascaded sigma-delta modulators | |
| JP2004500745A (ja) | カスケード・シグマデルタ変調器 | |
| JP4357083B2 (ja) | デルタシグマモジュレータおよびａｄコンバータ | |
| JP3785361B2 (ja) | Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ | |
| JPH05304475A (ja) | ノイズシェイパ | |
| Batten et al. | Calibration of parallel/spl Delta//spl Sigma/ADCs | |
| KR100499963B1 (ko) | 신호처리기 | |
| JP2006521712A (ja) | ビット・バイナリ・レート・マルチプライヤで構成されるバイカッド型フィルタ回路 | |
| JP4141865B2 (ja) | モジュレータ | |
| JP4058175B2 (ja) | 音声信号処理装置 | |
| US9425817B1 (en) | High order correction for pulse width modulation (PWM) digital/analog converters with reduced computation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080415 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100202 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100329 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100525 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100526 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100601 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140618 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |