JPH04129316A - ノイズシェーピング回路 - Google Patents
ノイズシェーピング回路Info
- Publication number
- JPH04129316A JPH04129316A JP2248875A JP24887590A JPH04129316A JP H04129316 A JPH04129316 A JP H04129316A JP 2248875 A JP2248875 A JP 2248875A JP 24887590 A JP24887590 A JP 24887590A JP H04129316 A JPH04129316 A JP H04129316A
- Authority
- JP
- Japan
- Prior art keywords
- quantizer
- output
- adder
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000007493 shaping process Methods 0.000 title abstract 3
- 238000013139 quantization Methods 0.000 claims abstract description 45
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000003786 synthesis reaction Methods 0.000 claims description 5
- 230000010354 integration Effects 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000004069 differentiation Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002194 synthesizing effect Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
- H04B14/046—Systems or methods for reducing noise or bandwidth
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ノイズシェービング回路に関し、特に、例え
ば１ビツトＤ／Ａ変換装置等に用いて好適なノイズシェ
ービング回路に関する。
ば１ビツトＤ／Ａ変換装置等に用いて好適なノイズシェ
ービング回路に関する。
本発明は、入力信号を量子化する第１の量子化器での量
子化誤差成分をフィードバックする１次のノイズシェー
ビング構成を有すると共に、第１の量子化器の量子化誤
差信号を所定のフィードバック回路部を介して上記第１
の量子化器の入力側に帰還するノイズシェービング回路
において、フイードバック回路部は、第１の量子化誤差
出力手段からの誤差信号か入力される合成手段と、この
合成手段からの出力信号を量子化する第２の量子化器と
、この第２の量子化器での量子化誤差を取り出す第２の
量子化誤差出力手段と、所定の伝達関数を有し第２の量
子化誤差出力手段からの誤差信号か入力され、出力か上
記合成回路に送られる伝達関数手段と、第２の量子化器
からの出力信号か入力される微分手段とを存して成るこ
とにより、高次のノイズシェービング動作の安定化を図
ると共に、ダイナミックレンジの低下も防止し得るよう
にしたものである。
子化誤差成分をフィードバックする１次のノイズシェー
ビング構成を有すると共に、第１の量子化器の量子化誤
差信号を所定のフィードバック回路部を介して上記第１
の量子化器の入力側に帰還するノイズシェービング回路
において、フイードバック回路部は、第１の量子化誤差
出力手段からの誤差信号か入力される合成手段と、この
合成手段からの出力信号を量子化する第２の量子化器と
、この第２の量子化器での量子化誤差を取り出す第２の
量子化誤差出力手段と、所定の伝達関数を有し第２の量
子化誤差出力手段からの誤差信号か入力され、出力か上
記合成回路に送られる伝達関数手段と、第２の量子化器
からの出力信号か入力される微分手段とを存して成るこ
とにより、高次のノイズシェービング動作の安定化を図
ると共に、ダイナミックレンジの低下も防止し得るよう
にしたものである。
近年において、オーディオ機器等で用いられる高精度の
Ｄ／Ａ変換方式として、オーバーサンプリング型１ビツ
トＤ／Ａ変換方式か注目されている。この方式のＤ／Ａ
変換装置の基本構成を第４図に示す。
Ｄ／Ａ変換方式として、オーバーサンプリング型１ビツ
トＤ／Ａ変換方式か注目されている。この方式のＤ／Ａ
変換装置の基本構成を第４図に示す。
この第４図において、入力端子１０１に供給されたデジ
タル信号は、デジタルフィルタ等を用いて成るオーバー
サンプリング回路１０２にて適当な倍率にオーバーサン
プリングされた後、ノイズシェービング回路１０３に送
られている。このノイズシェービング回路１０３ては、
数ビット（現状では１〜５ビツト）程度に再量子化され
、この再量子化の際のノイズ（量子化誤差）かフィード
バックされることで高域側にシフトされ、低域側か抑圧
されたノイズスペクトル分布となる。ノイズシェービン
グ回路１０３から出力された数ビットのデータは、ＰＷ
Ｍ回路等を用いた１ビツトＤ／Ａ変換器１０４で１ビツ
ト波形に変換され、出力端子１０５から取り出される。
タル信号は、デジタルフィルタ等を用いて成るオーバー
サンプリング回路１０２にて適当な倍率にオーバーサン
プリングされた後、ノイズシェービング回路１０３に送
られている。このノイズシェービング回路１０３ては、
数ビット（現状では１〜５ビツト）程度に再量子化され
、この再量子化の際のノイズ（量子化誤差）かフィード
バックされることで高域側にシフトされ、低域側か抑圧
されたノイズスペクトル分布となる。ノイズシェービン
グ回路１０３から出力された数ビットのデータは、ＰＷ
Ｍ回路等を用いた１ビツトＤ／Ａ変換器１０４で１ビツ
ト波形に変換され、出力端子１０５から取り出される。
なお、１ビツトＤ／Ａ変換器１０４の代わりに、２ビツ
ト以上の多ビツト波形に変換するＤ／Ａ変換器を用いて
もよいが、この場合、微分非直線歪み、グリッチ等の問
題を解決する必要かある。
ト以上の多ビツト波形に変換するＤ／Ａ変換器を用いて
もよいが、この場合、微分非直線歪み、グリッチ等の問
題を解決する必要かある。
このような方式において、広いダイナミックレンジを得
るには、ノイズシェービング回路１０３に広いダイナミ
ックレンジが要求される。ノイズシェービング回路１０
３のダイナミックレンジを決定する要因は、動作レート
ｆ ＮＳ、次数Ｎ、再量子化器のビット数Ｍである。動
作レートｆＮＳを高くとればダイナミックレンジは向上
するか、半導体素子の動作速度の上限値によってｆ １
１８は制限を受ける。そこで、次数Ｎを高めることによ
って、Ｓ／Ｎを向上させることか考えられる。
るには、ノイズシェービング回路１０３に広いダイナミ
ックレンジが要求される。ノイズシェービング回路１０
３のダイナミックレンジを決定する要因は、動作レート
ｆ ＮＳ、次数Ｎ、再量子化器のビット数Ｍである。動
作レートｆＮＳを高くとればダイナミックレンジは向上
するか、半導体素子の動作速度の上限値によってｆ １
１８は制限を受ける。そこで、次数Ｎを高めることによ
って、Ｓ／Ｎを向上させることか考えられる。
ここで第５図は、一般的なＮ次（Ｎ重積分型）のノイズ
シェービング回路を示している。この第５図のノイズシ
ェービング回路の入力端子１１１には、例えば上記第４
図のオーバーサンプリング回路１０２からの出力信号が
供給されており、出力端子１１２からの出力信号か例え
ば上記第４図の１ビツトＤ／Ａ変換器１０４に送られる
。
シェービング回路を示している。この第５図のノイズシ
ェービング回路の入力端子１１１には、例えば上記第４
図のオーバーサンプリング回路１０２からの出力信号が
供給されており、出力端子１１２からの出力信号か例え
ば上記第４図の１ビツトＤ／Ａ変換器１０４に送られる
。
この第５図のノイズシェービング回路の量子化器１１３
の出力は、■サンプル遅延素子１１４を介して取り出さ
れて量子化器１１３の入力側に帰還されるようになって
おり、この帰還信号が供給される加算器（入力に対して
減算する減算器）】１５１と量子化器１１３の入力端子
との間に１次の積分器１１６１が挿入接続されている。
の出力は、■サンプル遅延素子１１４を介して取り出さ
れて量子化器１１３の入力側に帰還されるようになって
おり、この帰還信号が供給される加算器（入力に対して
減算する減算器）】１５１と量子化器１１３の入力端子
との間に１次の積分器１１６１が挿入接続されている。
積分器１１６、は、加算器と１サンプル遅延素子から成
り、加算出力を１サンプル遅延して加算器に戻す構成を
有している。ここまでが１次ノイズシェービング回路の
基本構成であり、次数か増えるに従って入力端子側に積
分器及び負帰還用の加算器の組を増加させてゆき、例え
ばＮ組設けることでＮ次のノイズシェービング回路を構
成することかできる。第５図はＮ次のノイズシェービン
グ回路の構成例を示しており、入力端子１１１にはＮ番
目の加算器（減算器）１１５Ｎが接続され、次のＮ−１
番目の加算器１１５Ｎ−＋ との間にＮ番目の積分器１
１６、が挿入接続されることになる。各加算器１１５Ｈ
〜１１５．には量子化器１１３の出力を１サンプル遅延
素子１１４で遅延した信号かそれぞれ供給され、このｌ
サンプル遅延出力信号か各加算器１１５８〜１１５１の
それぞれの入力から減算されるようになっている。
り、加算出力を１サンプル遅延して加算器に戻す構成を
有している。ここまでが１次ノイズシェービング回路の
基本構成であり、次数か増えるに従って入力端子側に積
分器及び負帰還用の加算器の組を増加させてゆき、例え
ばＮ組設けることでＮ次のノイズシェービング回路を構
成することかできる。第５図はＮ次のノイズシェービン
グ回路の構成例を示しており、入力端子１１１にはＮ番
目の加算器（減算器）１１５Ｎが接続され、次のＮ−１
番目の加算器１１５Ｎ−＋ との間にＮ番目の積分器１
１６、が挿入接続されることになる。各加算器１１５Ｈ
〜１１５．には量子化器１１３の出力を１サンプル遅延
素子１１４で遅延した信号かそれぞれ供給され、このｌ
サンプル遅延出力信号か各加算器１１５８〜１１５１の
それぞれの入力から減算されるようになっている。
ところで、第５図のＮ次のノイズシェービング回路にお
いて、入力端子１１１への入力をＸ、出力端子１１２か
らの出力をＹ１量子化器１１３での量子化誤差をε。と
するとき、 Ｙ＝Ｘ＋（１−Ｚ−’）Ｎε。 ・・・■となる。しか
しながらこの構成の場合には、次数を３次以上とすると
、積分器がオーバーロードし、動作が不安定となる。
いて、入力端子１１１への入力をＸ、出力端子１１２か
らの出力をＹ１量子化器１１３での量子化誤差をε。と
するとき、 Ｙ＝Ｘ＋（１−Ｚ−’）Ｎε。 ・・・■となる。しか
しながらこの構成の場合には、次数を３次以上とすると
、積分器がオーバーロードし、動作が不安定となる。
そこで、多段構成のノイズシェービング回路か考えられ
ているが、各段の回路の入力が前段の回路の量子化誤差
であることから各段の回路の出力はノイズ成分となって
おり、最終出力に２段目以降の回路のノイズ成分が加算
されるため、ダイナミックレンジが劣化する傾向かある
。
ているが、各段の回路の入力が前段の回路の量子化誤差
であることから各段の回路の出力はノイズ成分となって
おり、最終出力に２段目以降の回路のノイズ成分が加算
されるため、ダイナミックレンジが劣化する傾向かある
。
本発明はこのような点に鑑みてなされたものであり、高
次のノイズシェービングが安定に行われるのみならず、
ダイナミックレンジの劣化を有効に防止し得るようなノ
イズシェービング回路の提供を目的とする。
次のノイズシェービングが安定に行われるのみならず、
ダイナミックレンジの劣化を有効に防止し得るようなノ
イズシェービング回路の提供を目的とする。
本発明に係るノイズシェービング回路は、入力信号を量
子化する第１の量子化器と、この第１の量子化器での量
子化誤差成分を入力側にフィードバックする１次のノイ
ズシェービング構成と、上記第１の量子化器での量子化
誤差を取り出す第１の量子化誤差出力手段と、この第１
の量子化誤差出力手段からの誤差信号か入力される合成
手段と、この合成手段からの出力信号を量子化する第２
の量子化器と、この第２の量子化器での量子化誤差を取
り出す第２の量子化誤差出力手段と、所定の伝達関数を
有し、上記第２の量子化誤差出力手段からの誤差信号か
入力され、出力が上記合成回路に送られる伝達関数手段
と、上記第２の量子化器からの出力信号か入力される微
分手段と、この微分手段からの出力信号を上記第１の量
子化器の入力に加算する加算手段とを有して成ることに
より、上述の課題を解決する。
子化する第１の量子化器と、この第１の量子化器での量
子化誤差成分を入力側にフィードバックする１次のノイ
ズシェービング構成と、上記第１の量子化器での量子化
誤差を取り出す第１の量子化誤差出力手段と、この第１
の量子化誤差出力手段からの誤差信号か入力される合成
手段と、この合成手段からの出力信号を量子化する第２
の量子化器と、この第２の量子化器での量子化誤差を取
り出す第２の量子化誤差出力手段と、所定の伝達関数を
有し、上記第２の量子化誤差出力手段からの誤差信号か
入力され、出力が上記合成回路に送られる伝達関数手段
と、上記第２の量子化器からの出力信号か入力される微
分手段と、この微分手段からの出力信号を上記第１の量
子化器の入力に加算する加算手段とを有して成ることに
より、上述の課題を解決する。
ここで、上記の合成手段、第２の量子化器、第２の量子
化誤差出力手段、伝達関数手段及び微分手段は、高次の
ノイズシェービングを行うためのフィードバック回路部
を構成している。
化誤差出力手段、伝達関数手段及び微分手段は、高次の
ノイズシェービングを行うためのフィードバック回路部
を構成している。
高次のノイズシェービングを行うためのフィードバック
回路部からの出力を、第１の量子化器の入力側に帰還し
ており、第１の量子化器からの最終出力に加算していな
いため、最終出力でのダイナミックレンジを劣化させる
ことかなく、また第２の量子化器の分解能を高めて動作
を安定化することができる。
回路部からの出力を、第１の量子化器の入力側に帰還し
ており、第１の量子化器からの最終出力に加算していな
いため、最終出力でのダイナミックレンジを劣化させる
ことかなく、また第２の量子化器の分解能を高めて動作
を安定化することができる。
第１図は本発明に係るノイズシェービング回路の第１の
実施例を示すブロック回路図である。
実施例を示すブロック回路図である。
この第１図に示すノイズシェービング回路において、入
力端子１１には、例えば前述した第４図のオーバーサン
プリング回路１０２にて適当な倍率にオーバーサンプリ
ングされたデジタルオーディオ信号が入力されており、
また、出力端子１２からの出力信号は、例えば前述した
第４図の１ビツトＤ／Ａ変換器１０４に送られて１ビツ
ト波形に変換されるようになっている。これらの入出力
端子間の量子化器１３は、例えば２０ビット前後の入力
デジタルオーディオ信号を数ビツト程度に再量子化して
出力する。この量子化器１３で生ずる量子化誤差を加算
器（減算器）１４て取り出し、１サンプル遅延素子１６
を介し、加算器１７を介して入力側の加算器１５に帰還
することて、１次のノイズシェービングを行い、また上
記加算器Ｉ４から得られた量子化誤差を、フィードバッ
ク回路部２０を介して入力側の加算器１５に帰還するこ
とで、高次のノイズシェービングを行っている。
力端子１１には、例えば前述した第４図のオーバーサン
プリング回路１０２にて適当な倍率にオーバーサンプリ
ングされたデジタルオーディオ信号が入力されており、
また、出力端子１２からの出力信号は、例えば前述した
第４図の１ビツトＤ／Ａ変換器１０４に送られて１ビツ
ト波形に変換されるようになっている。これらの入出力
端子間の量子化器１３は、例えば２０ビット前後の入力
デジタルオーディオ信号を数ビツト程度に再量子化して
出力する。この量子化器１３で生ずる量子化誤差を加算
器（減算器）１４て取り出し、１サンプル遅延素子１６
を介し、加算器１７を介して入力側の加算器１５に帰還
することて、１次のノイズシェービングを行い、また上
記加算器Ｉ４から得られた量子化誤差を、フィードバッ
ク回路部２０を介して入力側の加算器１５に帰還するこ
とで、高次のノイズシェービングを行っている。
ここで加算器１４は、量子化器１３の入力から出力を減
算することにより、量子化誤差−ε８を取り出している
。
算することにより、量子化誤差−ε８を取り出している
。
フィードバック回路部２０において、上記加算器１４か
らの量子化誤差を遅延素子１６で１サンプル遅延して得
られた信号が、合成手段である加算器（減算器）２１に
送られており、この加算器２１からの出力は、加算器２
２を介し、量子化器２３に送られている。この量子化器
２３で生ずる量子化誤差は、加算器（減算器）２４にて
取り出され、ｌサンプル遅延素子２５．２６、係数乗算
器２７（乗算係数２）等から成る伝達関数回路を介して
合成手段である加算器２１に送られている。
らの量子化誤差を遅延素子１６で１サンプル遅延して得
られた信号が、合成手段である加算器（減算器）２１に
送られており、この加算器２１からの出力は、加算器２
２を介し、量子化器２３に送られている。この量子化器
２３で生ずる量子化誤差は、加算器（減算器）２４にて
取り出され、ｌサンプル遅延素子２５．２６、係数乗算
器２７（乗算係数２）等から成る伝達関数回路を介して
合成手段である加算器２１に送られている。
量子化器２３からの出力は、２次の微分回路３０を介し
、フィードバック出力信号として加算器１７に送られて
上記１サンプル遅延素子１６からの出力と加算され、こ
の加算器１７からの加算出力信号が上記入力側の加算器
１５に送られている。
、フィードバック出力信号として加算器１７に送られて
上記１サンプル遅延素子１６からの出力と加算され、こ
の加算器１７からの加算出力信号が上記入力側の加算器
１５に送られている。
なお２次の微分回路３０は、入力（量子化器２３からの
出力）を１サンプル遅延する遅延素子３１と、入力から
遅延素子３１の出力を減算する加算器（減算器）３２と
、この加算器３２からの出力を１サンプル遅延する遅延
素子３３と、加算器３２からの出力が２系統（２倍分）
入力され遅延素子３３からの出力が減算信号として入力
される加算器（減算器）３４とから成っている。
出力）を１サンプル遅延する遅延素子３１と、入力から
遅延素子３１の出力を減算する加算器（減算器）３２と
、この加算器３２からの出力を１サンプル遅延する遅延
素子３３と、加算器３２からの出力が２系統（２倍分）
入力され遅延素子３３からの出力が減算信号として入力
される加算器（減算器）３４とから成っている。
以上のような構成において、入力端子１１への入力をＸ
、出力端子１２からの出力をＹ、加算器１５から量子化
器１３への入力をＶとするとき、量子化器１３て生ずる
量子化誤差ε８は、ε、 ＝Ｙ−Ｖ ・・
・ ■である。加算器（減算器）１４は、量子化器１３
への入力Ｖから出力Ｙを減算しているから、加算器１３
からは一ε８が取り出され、遅延素子１６で１サンプル
遅延されて、−Ｚ−１ε８がフィードバック回路部２０
に供給されることになる。次に量子化器２３での量子化
誤差をε、とするとき、加算器２４からは−ε、か出力
されることになり、これが遅延素子２５．２６で２サン
プル遅延されて−ｚ −２ε、となり、加算器２１に送
られて遅延素子１６からの−ｚ −１ε８から減算され
ることにより、加算器２１からの出力が、 −２−１ε祠十ｚ −２εＦ となる。この出力か加算器２２に送られて、係数乗算器
２７からの出力−２２−１ε、と加算されることにより
、加算器２２からの出力は、−Ｚ−１εＭ−２Ｚ−１ε
、＋ｚ−’εＦとなる。この出力が量子化器２３で再量
子化される際に上記量子化誤差ε、が生ずる（加わる）
ことから、量子化器２３からの出力Ｗは、Ｗ：’−Ｚ−
１εＭ＋ εＦ−２ｚ−Ｉ Ｅ ｐ十Ｚ−’ Ｅ Ｆ−
ｚ−’ε、 ＋（１−７−’）”ε、 −−−■どな
る。これは、前記０式のＮ次のノイズシェービング構成
の入出力を表す式中のＸを−ｚ −１εＭとし、Ｎを２
とし、量子化誤差ε。をε、としたものであり、加算器
２１から伝達関数回路を含み量子化器２３までの構成が
２次のノイズシェービング回路構成に等価であることを
示す。この量子化器出力Ｗは、微分回路３０により、１
回微分したものと２回微分したものとの和が取り出され
ることから、微分回路３０の出力Ｕは、 Ｕ＝ （１−ｚ−’）Ｗ＋（１−ｚ−’）”Ｗ＝ （２
−ｚ−’）（１−ｚ−’）Ｗ ・・・■また、この出
力Ｕが加算器１７で遅延素子１６からの出力−ｚ −１
ε□と加算され、次の加算器１５で入力Ｘと加算される
から、加算器１５から量子化器１３に送られる入力Ｖは
、 Ｖ＝Ｕ−ｚ−’ε。＋Ｘ ・・・■この人力Ｖが
量子化器１３で再量子化される際に量子化誤差ε８が重
畳されて出力Ｙとなるから、Ｙ＝Ｖ＋ε８ ＝ Ｕ ｚ −’ εＭ ＋ Ｘ ＋ εＭ＝Ｘ＋Ｕ
＋ （１−Ｚ−’）ε８ ・・・■この０式のＵに上記
０式を代入して、 Ｙ ＝ Ｘ ＋ （２−ｚ”Ｘｌ−ｚ−’）Ｗ＋（１−
ｚ−’） εＭ・・・■ この０式のＷに上記０式を代入して整理すると、Ｙ ＝
Ｘ ＋ （１−ｚ−’）’ εＭ＋ （２−ｚ−’）
（１−ｚ−’）３εｐ＝Ｘ＋（１−ｚ−’）”（εｍ＋
εＦ）十（１−Ｚ−’）’εＦ・・・■ が得られる。この０式から明らかなように、第１図の回
路の入出力特性は、３次及び４次のノイズシェービング
特性となっていることが分かる。
、出力端子１２からの出力をＹ、加算器１５から量子化
器１３への入力をＶとするとき、量子化器１３て生ずる
量子化誤差ε８は、ε、 ＝Ｙ−Ｖ ・・
・ ■である。加算器（減算器）１４は、量子化器１３
への入力Ｖから出力Ｙを減算しているから、加算器１３
からは一ε８が取り出され、遅延素子１６で１サンプル
遅延されて、−Ｚ−１ε８がフィードバック回路部２０
に供給されることになる。次に量子化器２３での量子化
誤差をε、とするとき、加算器２４からは−ε、か出力
されることになり、これが遅延素子２５．２６で２サン
プル遅延されて−ｚ −２ε、となり、加算器２１に送
られて遅延素子１６からの−ｚ −１ε８から減算され
ることにより、加算器２１からの出力が、 −２−１ε祠十ｚ −２εＦ となる。この出力か加算器２２に送られて、係数乗算器
２７からの出力−２２−１ε、と加算されることにより
、加算器２２からの出力は、−Ｚ−１εＭ−２Ｚ−１ε
、＋ｚ−’εＦとなる。この出力が量子化器２３で再量
子化される際に上記量子化誤差ε、が生ずる（加わる）
ことから、量子化器２３からの出力Ｗは、Ｗ：’−Ｚ−
１εＭ＋ εＦ−２ｚ−Ｉ Ｅ ｐ十Ｚ−’ Ｅ Ｆ−
ｚ−’ε、 ＋（１−７−’）”ε、 −−−■どな
る。これは、前記０式のＮ次のノイズシェービング構成
の入出力を表す式中のＸを−ｚ −１εＭとし、Ｎを２
とし、量子化誤差ε。をε、としたものであり、加算器
２１から伝達関数回路を含み量子化器２３までの構成が
２次のノイズシェービング回路構成に等価であることを
示す。この量子化器出力Ｗは、微分回路３０により、１
回微分したものと２回微分したものとの和が取り出され
ることから、微分回路３０の出力Ｕは、 Ｕ＝ （１−ｚ−’）Ｗ＋（１−ｚ−’）”Ｗ＝ （２
−ｚ−’）（１−ｚ−’）Ｗ ・・・■また、この出
力Ｕが加算器１７で遅延素子１６からの出力−ｚ −１
ε□と加算され、次の加算器１５で入力Ｘと加算される
から、加算器１５から量子化器１３に送られる入力Ｖは
、 Ｖ＝Ｕ−ｚ−’ε。＋Ｘ ・・・■この人力Ｖが
量子化器１３で再量子化される際に量子化誤差ε８が重
畳されて出力Ｙとなるから、Ｙ＝Ｖ＋ε８ ＝ Ｕ ｚ −’ εＭ ＋ Ｘ ＋ εＭ＝Ｘ＋Ｕ
＋ （１−Ｚ−’）ε８ ・・・■この０式のＵに上記
０式を代入して、 Ｙ ＝ Ｘ ＋ （２−ｚ”Ｘｌ−ｚ−’）Ｗ＋（１−
ｚ−’） εＭ・・・■ この０式のＷに上記０式を代入して整理すると、Ｙ ＝
Ｘ ＋ （１−ｚ−’）’ εＭ＋ （２−ｚ−’）
（１−ｚ−’）３εｐ＝Ｘ＋（１−ｚ−’）”（εｍ＋
εＦ）十（１−Ｚ−’）’εＦ・・・■ が得られる。この０式から明らかなように、第１図の回
路の入出力特性は、３次及び４次のノイズシェービング
特性となっていることが分かる。
ところで、遅延素子１６からの量子化誤差成分出力を加
算器１７を介して加算器１５に帰還する構成は、１次の
ノイズシェービング回路構成であるから、安定な動作が
可能である。また、フィードパツク回路部２０の加算器
２１から量子化器２３までの２次のノイズシェービング
回路構成については、この出力か微分回路３０を介して
量子化器１３の入力側番こ帰還されており量子化器１３
の最終出力に加算されることがないことから、量子化器
２３を多値化、高分解能化して量子化誤差を小さくでき
、積分器のオーバーロートを防止できて、動作の安定化
が図れると共に、量子化器１３からの最終出力でのダイ
ナミックレンジの劣化もない。
算器１７を介して加算器１５に帰還する構成は、１次の
ノイズシェービング回路構成であるから、安定な動作が
可能である。また、フィードパツク回路部２０の加算器
２１から量子化器２３までの２次のノイズシェービング
回路構成については、この出力か微分回路３０を介して
量子化器１３の入力側番こ帰還されており量子化器１３
の最終出力に加算されることがないことから、量子化器
２３を多値化、高分解能化して量子化誤差を小さくでき
、積分器のオーバーロートを防止できて、動作の安定化
が図れると共に、量子化器１３からの最終出力でのダイ
ナミックレンジの劣化もない。
ところで、フィードバック回路部２０内の量子化器２３
は、上述したように高分解能化が可能であり、高分解能
化した場合には、メインの量子化器１３の量子化誤差ε
、の最大振幅に比べてε。
は、上述したように高分解能化が可能であり、高分解能
化した場合には、メインの量子化器１３の量子化誤差ε
、の最大振幅に比べてε。
は無視できる程度に小さくなる。このとき、上記０式中
の右辺第３項の（１−ｚ−’）’ε、は、第２項に比べ
て非常に小さな値となることから、上記０式は、 Ｙ＃Ｘ＋（１−Ｚ−’）”（ε８＋ε、）＝Ｘ ＋（１
−ｚ−’）３εＭ（１＋εｒ／εｍ）＃Ｘ＋（１−２−
’）３εｍ となり、見掛は上は３次のノイズシェービング特性が支
配的に現れることになる。
の右辺第３項の（１−ｚ−’）’ε、は、第２項に比べ
て非常に小さな値となることから、上記０式は、 Ｙ＃Ｘ＋（１−Ｚ−’）”（ε８＋ε、）＝Ｘ ＋（１
−ｚ−’）３εＭ（１＋εｒ／εｍ）＃Ｘ＋（１−２−
’）３εｍ となり、見掛は上は３次のノイズシェービング特性が支
配的に現れることになる。
以上のような見掛は上３次のノイズシェービング特性を
有するノイズシェービング回路は、例えば第２図に示す
ような本発明の第２の実施例の回路構成によっても実現
できる。この第２図において、上記第１図の各部と対応
する部分には同じ参照番号を付することによって説明を
省略する。
有するノイズシェービング回路は、例えば第２図に示す
ような本発明の第２の実施例の回路構成によっても実現
できる。この第２図において、上記第１図の各部と対応
する部分には同じ参照番号を付することによって説明を
省略する。
この第２図に示す第２の実施例において、１次のノイズ
シェービング構成としては、メインの量子化器１３の入
力側に積分器１８を挿入接続し、この積分器１８の入力
側の加算器１５ｂに量子化器１３の出力を１サンプル遅
延素子１６ｂを介して送って入力から減算することによ
り、量子化器１３の量子化誤差成分を負帰還するような
構成を用いている。また、高次のノイズシェービングを
行うために、量子化器１３の量子化誤差をフィードバッ
ク回路部２０を介して入力端子ｌｌ側の加算器１５ａに
負帰還している。すなわち、加算器１４ａにて、量子化
器１３の入力を遅延素子１６Ｃで１サンプル遅延したも
のから量子化器１３の出力を遅延素子１６ｄで１サンプ
ル遅延したものを減算することで、量子化器１３の量子
化誤差を取り出し、フィードバック回路部２０に送って
いる。フィードバック回路部２０は、量子化器２３の入
力側に２個の積分器４１，４５を設けて成る２次のノイ
ズシェービング回路と、この２次のノイズシェービング
回路からの出力を微分する微分回路３０とから構成され
ている。すなわち、上記加算器１４ａからの量子化誤差
は、加算器２１、積分器４１、加算器４４及び積分器４
５を介して量子化器２３に送られており、この量子化器
２３からの出力が遅延素子４８で１サンプル遅延されて
、加算器４４及び２１にそれぞれ減算信号として帰還（
負帰還）されている。なお、積分器４１は、加算器４２
からの出力を１サンプル遅延素子４３を介して加算器４
２に帰還する構成を有し、また積分器４５は、加算器４
６からの出力を１サンプル遅延素子４７を介して加算器
４６に帰還する構成を有している。この２次のノイズシ
ェービング回路から出力Ｗは、前記０式より、Ｗ＝−ｚ
−’εｓ ＋（１−ｚ−リ２ε。
シェービング構成としては、メインの量子化器１３の入
力側に積分器１８を挿入接続し、この積分器１８の入力
側の加算器１５ｂに量子化器１３の出力を１サンプル遅
延素子１６ｂを介して送って入力から減算することによ
り、量子化器１３の量子化誤差成分を負帰還するような
構成を用いている。また、高次のノイズシェービングを
行うために、量子化器１３の量子化誤差をフィードバッ
ク回路部２０を介して入力端子ｌｌ側の加算器１５ａに
負帰還している。すなわち、加算器１４ａにて、量子化
器１３の入力を遅延素子１６Ｃで１サンプル遅延したも
のから量子化器１３の出力を遅延素子１６ｄで１サンプ
ル遅延したものを減算することで、量子化器１３の量子
化誤差を取り出し、フィードバック回路部２０に送って
いる。フィードバック回路部２０は、量子化器２３の入
力側に２個の積分器４１，４５を設けて成る２次のノイ
ズシェービング回路と、この２次のノイズシェービング
回路からの出力を微分する微分回路３０とから構成され
ている。すなわち、上記加算器１４ａからの量子化誤差
は、加算器２１、積分器４１、加算器４４及び積分器４
５を介して量子化器２３に送られており、この量子化器
２３からの出力が遅延素子４８で１サンプル遅延されて
、加算器４４及び２１にそれぞれ減算信号として帰還（
負帰還）されている。なお、積分器４１は、加算器４２
からの出力を１サンプル遅延素子４３を介して加算器４
２に帰還する構成を有し、また積分器４５は、加算器４
６からの出力を１サンプル遅延素子４７を介して加算器
４６に帰還する構成を有している。この２次のノイズシ
ェービング回路から出力Ｗは、前記０式より、Ｗ＝−ｚ
−’εｓ ＋（１−ｚ−リ２ε。
すなわち、上記■式と同じものとなり、同様な動作か行
われる。また、この出力Ｗが供給される微分回路３０は
、上記第１図の微分回路３０と全く同じものであり、加
算器３４への加算器３２からの２系統（２倍）の入力を
、２倍の係数乗算器３５にて表現している。
われる。また、この出力Ｗが供給される微分回路３０は
、上記第１図の微分回路３０と全く同じものであり、加
算器３４への加算器３２からの２系統（２倍）の入力を
、２倍の係数乗算器３５にて表現している。
この第２図において、第１図の加算器１４及び１５は、
加算器１５ａ、１５ｂ及び１５ｃにて等価の動作が実現
され、また第１図の１サンプル遅延素子１６は４個の１
サンプル遅延素子１６ａ〜１６ｄにて等価の動作が実現
されている。
加算器１５ａ、１５ｂ及び１５ｃにて等価の動作が実現
され、また第１図の１サンプル遅延素子１６は４個の１
サンプル遅延素子１６ａ〜１６ｄにて等価の動作が実現
されている。
この第２図に示す第２の実施例の動作及び効果は、上述
した第１図の第１の実施例と同様であるため、説明を省
略する。
した第１図の第１の実施例と同様であるため、説明を省
略する。
次に第３図は、本発明の第３の実施例として、上記第１
の実施例の３次のノイズシェービング回路構成を一般に
８次に拡張した例を示している。
の実施例の３次のノイズシェービング回路構成を一般に
８次に拡張した例を示している。
この第３図中の上記第１図の各部と同じ部分には同じ参
照番号を付して説明を省略する。
照番号を付して説明を省略する。
一般にＮ次のノイズシェービング特性を得るためには、
第１図の２段の微分器のカスケード接続を有して成る微
分回路３０の代わりに、Ｎ−１段の微分器のカスケード
接続し、各微分器からの出力を加算するような構成の微
分回路５０を用いることで実現できる。すなわち、量子
化器２３からの出力を、１サンプル遅延素子５１．を介
して加算器（減算器）５２１に送って、入力（量子化器
２３からの出力）から減算する微分器を初段に設け、こ
の第１段目の微分器からの出力（加算器５２ からの出
力）を次の第２段目の微分器に送ると共に最終段である
第Ｎ−１段目の微分器の加算器５２ｓ−＋に送るように
し、以下同様に、各段の微分器出力を次段の微分器に送
ると共に最終段の第Ｎ−１段目の微分器の加算器５２□
、に送るようにして、微分回路５０を構成している。他
の構成は、上記第１図に示した第１の実施例と同様であ
る。
第１図の２段の微分器のカスケード接続を有して成る微
分回路３０の代わりに、Ｎ−１段の微分器のカスケード
接続し、各微分器からの出力を加算するような構成の微
分回路５０を用いることで実現できる。すなわち、量子
化器２３からの出力を、１サンプル遅延素子５１．を介
して加算器（減算器）５２１に送って、入力（量子化器
２３からの出力）から減算する微分器を初段に設け、こ
の第１段目の微分器からの出力（加算器５２ からの出
力）を次の第２段目の微分器に送ると共に最終段である
第Ｎ−１段目の微分器の加算器５２ｓ−＋に送るように
し、以下同様に、各段の微分器出力を次段の微分器に送
ると共に最終段の第Ｎ−１段目の微分器の加算器５２□
、に送るようにして、微分回路５０を構成している。他
の構成は、上記第１図に示した第１の実施例と同様であ
る。
この第３の実施例のノイズシェービング回路における入
力Ｘに対する出力Ｙは、 Ｙ ＝ Ｘ 十（１−ｚ−’）ＮεＭ＋ （（１−Ｚ−
’）３＋（１−Ｚ−’）’＋−＋（１−ｚ−’）Ｎ＋（
１−ｚ−’）”’） εｐ −−−■となる。ここで
、フィードバック回路部２０内の量子化器２３の分解能
をメインの量子化器１３の分解能よりも充分に細かくと
ることて、εＸ）εＦとなるから、上記［相］式は、 Ｙ＃Ｘ＋（１−Ｚ−’）Ｎ５Ｍ −−−■と近似
でき、Ｎ次のノイズシェービング特性か得られることに
なる。
力Ｘに対する出力Ｙは、 Ｙ ＝ Ｘ 十（１−ｚ−’）ＮεＭ＋ （（１−Ｚ−
’）３＋（１−Ｚ−’）’＋−＋（１−ｚ−’）Ｎ＋（
１−ｚ−’）”’） εｐ −−−■となる。ここで
、フィードバック回路部２０内の量子化器２３の分解能
をメインの量子化器１３の分解能よりも充分に細かくと
ることて、εＸ）εＦとなるから、上記［相］式は、 Ｙ＃Ｘ＋（１−Ｚ−’）Ｎ５Ｍ −−−■と近似
でき、Ｎ次のノイズシェービング特性か得られることに
なる。
この第３の実施例の動作及び効果も、上記第１の実施例
と同様であるため、説明を省略する。
と同様であるため、説明を省略する。
以上説明したことからも明らかなように、本発明に係る
ノイズシェービング回路によれば、第１の量子化器で生
じた量子化誤差を該第１の量子化器の入力側に帰還して
高次のノイズシェービングを行うためのフィードバック
回路部として、第１の量子化誤差出力手段からの誤差信
号を合成手段を介して第２の量子化器に送り、この第２
の量子化器での量子化誤差を伝達関数手段を介して上記
合成手段に送ると共に、上記第２の量子化器からの出力
信号を微分手段を介して上記第１の量子化器の入力側に
帰還していることにより、高次のノイズシェービング用
のフィードバック回路部からの出力を、上記第１の量子
化器からの最終出力に加算していないため、最終出力で
のダイナミックレンジを劣化させることがなく、また第
２の量子化器の分解能を高めて量子化誤差を小さくし動
作を安定化することができる。
ノイズシェービング回路によれば、第１の量子化器で生
じた量子化誤差を該第１の量子化器の入力側に帰還して
高次のノイズシェービングを行うためのフィードバック
回路部として、第１の量子化誤差出力手段からの誤差信
号を合成手段を介して第２の量子化器に送り、この第２
の量子化器での量子化誤差を伝達関数手段を介して上記
合成手段に送ると共に、上記第２の量子化器からの出力
信号を微分手段を介して上記第１の量子化器の入力側に
帰還していることにより、高次のノイズシェービング用
のフィードバック回路部からの出力を、上記第１の量子
化器からの最終出力に加算していないため、最終出力で
のダイナミックレンジを劣化させることがなく、また第
２の量子化器の分解能を高めて量子化誤差を小さくし動
作を安定化することができる。
第１図は本発明に係るノイズシェービング回路の第１の
実施例を示すブロック回路図、第２図は本発明の第２の
実施例を示すブロック回路図、第３図は本発明の第３の
実施例を示すブロック回路図、第４図は１ビツトＤ／Ａ
変換装置の全体構成を概略的に示すブロック図、第５図
はＮ次のノイズシェービング回路の従来例を示すブロッ
ク回路図である。 １１・・・・・・入力端子 １２・・・・・・出力端子 １３・・・・・・（第１の）量子化器 １４．１５．１７．２Ｌ２２．２４．３２．３４・・・
・・加算器１６．２５．２６．３１．３３・・・・ １
サンプル遅延素子２０・・・・・・フィードバック回路
部２３・・・・・・（第２の）量子化器 ３０・・・・・・微分回路
実施例を示すブロック回路図、第２図は本発明の第２の
実施例を示すブロック回路図、第３図は本発明の第３の
実施例を示すブロック回路図、第４図は１ビツトＤ／Ａ
変換装置の全体構成を概略的に示すブロック図、第５図
はＮ次のノイズシェービング回路の従来例を示すブロッ
ク回路図である。 １１・・・・・・入力端子 １２・・・・・・出力端子 １３・・・・・・（第１の）量子化器 １４．１５．１７．２Ｌ２２．２４．３２．３４・・・
・・加算器１６．２５．２６．３１．３３・・・・ １
サンプル遅延素子２０・・・・・・フィードバック回路
部２３・・・・・・（第２の）量子化器 ３０・・・・・・微分回路
Claims (1)
- 【特許請求の範囲】 入力信号を量子化する第１の量子化器での量子化誤差成
分を入力側にフィードバックする１次のノイズシェービ
ング構成を有すると共に、上記第１の量子化器での量子
化誤差を取り出す第１の量子化誤差出力手段からの誤差
信号を所定のフィードバック回路部を介して上記第１の
量子化器の入力側に帰還するノイズシェービング回路に
おいて、上記フィードバック回路部は、 上記第１の量子化誤差出力手段からの誤差信号が入力さ
れる合成手段と、 この合成手段からの出力信号を量子化する第２の量子化
器と、 この第２の量子化器での量子化誤差を取り出す第２の量
子化誤差出力手段と、 所定の伝達関数を有し、上記第２の量子化誤差出力手段
からの誤差信号が入力され、出力が上記合成回路に送ら
れる伝達関数手段と、 上記第２の量子化器からの出力信号が入力される微分手
段と、 を有して成るノイズシェービング回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248875A JP3033162B2 (ja) | 1990-09-20 | 1990-09-20 | ノイズシェーピング回路 |
| US07/759,930 US5144306A (en) | 1990-09-20 | 1991-09-13 | Noise shaping circuit |
| EP91308476A EP0476973B1 (en) | 1990-09-20 | 1991-09-17 | Noise shaping circuit |
| DE69107155T DE69107155T2 (de) | 1990-09-20 | 1991-09-17 | Rauschformerschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248875A JP3033162B2 (ja) | 1990-09-20 | 1990-09-20 | ノイズシェーピング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04129316A true JPH04129316A (ja) | 1992-04-30 |
| JP3033162B2 JP3033162B2 (ja) | 2000-04-17 |
Family
ID=17184728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2248875A Expired - Lifetime JP3033162B2 (ja) | 1990-09-20 | 1990-09-20 | ノイズシェーピング回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5144306A (ja) |
| EP (1) | EP0476973B1 (ja) |
| JP (1) | JP3033162B2 (ja) |
| DE (1) | DE69107155T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323794B1 (en) | 1999-05-28 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | ΔΣ modulator, DA converter and AD converter |
| JP2002368620A (ja) * | 2001-06-08 | 2002-12-20 | Mitsubishi Electric Corp | ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537381A (ja) * | 1991-07-18 | 1993-02-12 | Nec Corp | ノイズシエーピング回路 |
| JPH05167891A (ja) * | 1991-12-17 | 1993-07-02 | Sony Corp | ２次元ノイズシェーピングフイルタ回路 |
| JP2778566B2 (ja) * | 1995-12-27 | 1998-07-23 | 日本電気株式会社 | Ｄ／ａ変換装置 |
| DE19817257A1 (de) * | 1998-04-19 | 1999-12-09 | Grace Gmbh | Granulatzusammensetzung aus Antiblockingmitteln und Additiven für Polymerherstellung |
| US6535153B1 (en) * | 1999-02-04 | 2003-03-18 | Med-El Electromedizinische Gerate Ges.M.B.H. | Adaptive sigma-delta modulation with one-bit quantization |
| US6885326B2 (en) * | 1999-02-04 | 2005-04-26 | Med-El Elektromedizinische Geraeta Gmbh | Accumulator for adaptive Σ-Δ modulation |
| US6255975B1 (en) * | 1999-04-27 | 2001-07-03 | Cirrus Logic, Inc. | Circuits and methods for noise filtering in 1-bit audio applications and systems using the same |
| CA2294404C (en) * | 2000-01-07 | 2004-11-02 | Tadeuse A. Kwasniewski | Delta-sigma modulator for fractional-n frequency synthesis |
| CN100376083C (zh) * | 2001-03-30 | 2008-03-19 | 印芬龙科技股份有限公司 | 模/数和数/模转换器中的重复取样方法 |
| US6832886B2 (en) | 2001-07-27 | 2004-12-21 | C. G. Bretting Manufacturing Co., Inc. | Apparatus and method for stacking sheets discharged from a starwheel assembly |
| CA2695760C (en) * | 2007-08-10 | 2014-02-04 | Med-El Elektromedizinische Geraete Gmbh | Pulse width adaptation for inductive links |
| US10523937B2 (en) * | 2013-07-19 | 2019-12-31 | Intel Corporation | Method for noise shaping and a noise shaping filter |
| DE102014115527B4 (de) | 2014-10-24 | 2021-12-30 | Intel Corporation | Erfassung von aktiven Spreizcodes und Modulationsschemata |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3232558A1 (de) * | 1982-09-01 | 1984-03-01 | Siemens AG, 1000 Berlin und 8000 München | Digitaler dpcm-kodierer mit hoher verarbeitungsgeschwindigkeit |
| JP2543095B2 (ja) * | 1987-09-14 | 1996-10-16 | 松下電器産業株式会社 | オ―バ―サンプリング型ｄ／ａ変換器 |
| US5030952A (en) * | 1990-12-26 | 1991-07-09 | Motorola, Inc. | Sigma-delta type analog to digital converter with trimmed output and feedback |
-
1990
- 1990-09-20 JP JP2248875A patent/JP3033162B2/ja not_active Expired - Lifetime
-
1991
- 1991-09-13 US US07/759,930 patent/US5144306A/en not_active Expired - Lifetime
- 1991-09-17 EP EP91308476A patent/EP0476973B1/en not_active Expired - Lifetime
- 1991-09-17 DE DE69107155T patent/DE69107155T2/de not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323794B1 (en) | 1999-05-28 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | ΔΣ modulator, DA converter and AD converter |
| JP2002368620A (ja) * | 2001-06-08 | 2002-12-20 | Mitsubishi Electric Corp | ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ |
| JP4530119B2 (ja) * | 2001-06-08 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0476973A1 (en) | 1992-03-25 |
| US5144306A (en) | 1992-09-01 |
| EP0476973B1 (en) | 1995-02-01 |
| JP3033162B2 (ja) | 2000-04-17 |
| DE69107155D1 (de) | 1995-03-16 |
| DE69107155T2 (de) | 1995-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7936293B2 (en) | Delta-sigma modulator | |
| EP0454407B1 (en) | Multi-stage sigma-delta analog-to-digital converter | |
| JPH04129316A (ja) | ノイズシェーピング回路 | |
| JPH05110442A (ja) | 高次シグマ−デルタ変調器の安定化方法および構成 | |
| US5982316A (en) | Delta-sigma modulator for an analogue-to-digital converter with only one feedback coefficient | |
| US5416483A (en) | Method and circuit for noise shaping | |
| JPH05304475A (ja) | ノイズシェイパ | |
| JP2003198374A (ja) | Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ | |
| GB2330709A (en) | Signal processors | |
| JP2642487B2 (ja) | ディジタル／アナログ変換器またはアナログ／ディジタル変換器におけるデルタシグマ変調回路 | |
| JP3127477B2 (ja) | ノイズシェーピング回路 | |
| JPH10322220A (ja) | デルタ−シグマ変調装置 | |
| GB2330708A (en) | Cascaded delta sigma modulators | |
| JP3812774B2 (ja) | １ビット信号処理装置 | |
| JP3799146B2 (ja) | １ビット信号処理装置 | |
| JP7088785B2 (ja) | デジタルマイクロホン | |
| JP2822734B2 (ja) | ノイズシェイパ | |
| JP2003229769A (ja) | デルタシグマ変調型ノイズシェーパ回路 | |
| JP3812775B2 (ja) | １ビット信号処理装置及びデルタ−シグマ変調装置 | |
| JP2689858B2 (ja) | ノイズシェイパ | |
| JPH0653836A (ja) | アナログデイジタル変換回路 | |
| JP2004080430A (ja) | Δς変換回路 | |
| Angus | Direct DSP on sigma-delta encoded audio signals | |
| JP3158712B2 (ja) | 量子化装置 | |
| Angus | One bit digital filtering |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080218 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 11 |