JP3127477B2 - ノイズシェーピング回路 - Google Patents
ノイズシェーピング回路Info
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- JP3127477B2 JP3127477B2 JP03048580A JP4858091A JP3127477B2 JP 3127477 B2 JP3127477 B2 JP 3127477B2 JP 03048580 A JP03048580 A JP 03048580A JP 4858091 A JP4858091 A JP 4858091A JP 3127477 B2 JP3127477 B2 JP 3127477B2
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Description
【０００１】
【産業上の利用分野】本発明は、ノイズシェーピング回
路に関し、特に、例えば１ビットＤ／Ａ変換装置等に用
いて好適なノイズシェーピング回路に関する。
路に関し、特に、例えば１ビットＤ／Ａ変換装置等に用
いて好適なノイズシェーピング回路に関する。
【０００２】
【従来の技術】近年において、オーディオ機器等で用い
られる高精度のＤ／Ａ変換方式としてオーバーサンプリ
ング型１ビットＤ／Ａ変換方式が注目されている。この
方式のＤ／Ａ変換装置の基本構成を図７に示す。この図
７において、入力端子１０１に供給されたデジタル信号
は、デジタルフィルタ等を用いて成るオーバーサンプリ
ング回路１０２にて適当な倍率にオーバーサンプリング
された後、ノイズシェーピング回路１０３に送られてい
る。このノイズシェーピング回路１０３では数ビット
（現状では１〜５ビット）程度に再量子化され、この再
量子化の際のノイズ（量子化誤差）がフィードバックさ
れることで高域側にシフトされ、低域側が抑圧されたノ
イズスペクトル分布となる。ノイズシェーピング回路１
０３から出力された数ビットのデータは、ＰＷＭ回路等
を用いた１ビットＤ／Ａ変換器１０４で１ビット波形に
変換され、出力端子１０５から取り出される。なお、１
ビットＤ／Ａ変換器１０４の代わりに、２ビット以上の
多ビット波形に変換するＤ／Ａ変換器を用いてもよい
が、この場合、微分非直線歪み、グリッチ等の問題を解
決する必要がある。
られる高精度のＤ／Ａ変換方式としてオーバーサンプリ
ング型１ビットＤ／Ａ変換方式が注目されている。この
方式のＤ／Ａ変換装置の基本構成を図７に示す。この図
７において、入力端子１０１に供給されたデジタル信号
は、デジタルフィルタ等を用いて成るオーバーサンプリ
ング回路１０２にて適当な倍率にオーバーサンプリング
された後、ノイズシェーピング回路１０３に送られてい
る。このノイズシェーピング回路１０３では数ビット
（現状では１〜５ビット）程度に再量子化され、この再
量子化の際のノイズ（量子化誤差）がフィードバックさ
れることで高域側にシフトされ、低域側が抑圧されたノ
イズスペクトル分布となる。ノイズシェーピング回路１
０３から出力された数ビットのデータは、ＰＷＭ回路等
を用いた１ビットＤ／Ａ変換器１０４で１ビット波形に
変換され、出力端子１０５から取り出される。なお、１
ビットＤ／Ａ変換器１０４の代わりに、２ビット以上の
多ビット波形に変換するＤ／Ａ変換器を用いてもよい
が、この場合、微分非直線歪み、グリッチ等の問題を解
決する必要がある。
【０００３】このような方式において、広いダイナミッ
クレンジを得るには、ノイズシェーピング回路１０３に
広いダイナミックレンジが要求される。ノイズシェーピ
ング回路１０３のダイナミックレンジを決定する要因
は、動作レートｆNS、次数Ｎ、再量子化器のビット数Ｍ
である。動作レートｆNSを高くとればダイナミックレン
ジは向上するが、半導体素子の動作速度の上限値によっ
てｆNSは制限を受ける。そこで、次数Ｎを高めることに
よってＳ／Ｎを向上させることが考えられる。
クレンジを得るには、ノイズシェーピング回路１０３に
広いダイナミックレンジが要求される。ノイズシェーピ
ング回路１０３のダイナミックレンジを決定する要因
は、動作レートｆNS、次数Ｎ、再量子化器のビット数Ｍ
である。動作レートｆNSを高くとればダイナミックレン
ジは向上するが、半導体素子の動作速度の上限値によっ
てｆNSは制限を受ける。そこで、次数Ｎを高めることに
よってＳ／Ｎを向上させることが考えられる。
【０００４】ここで図８は、一般的なＮ次（Ｎ重積分
型）のノイズシェーピング回路を示している。この図８
のノイズシェーピング回路の入力端子１１１には、例え
ば上記図７のオーバーサンプリング回路１０２からの出
力信号が供給されており、出力端子１１２からの出力信
号が例えば上記図７の１ビットＤ／Ａ変換器１０４に送
られる。
型）のノイズシェーピング回路を示している。この図８
のノイズシェーピング回路の入力端子１１１には、例え
ば上記図７のオーバーサンプリング回路１０２からの出
力信号が供給されており、出力端子１１２からの出力信
号が例えば上記図７の１ビットＤ／Ａ変換器１０４に送
られる。
【０００５】この図８のノイズシェーピング回路の量子
化器１１３の出力は、１サンプル遅延素子１１４を介し
て取り出されて量子化器１１３の入力側に帰還されるよ
うになっており、この帰還信号が供給される加算器（入
力に対して帰還信号を減算する減算器）１１５1 と量子
化器１１３の入力端子との間に１次の積分器１１６1 が
挿入接続されている。積分器１１６1 は、加算器と１サ
ンプル遅延素子から成り、加算出力を１サンプル遅延し
て加算器に戻す構成を有している。ここまでが１次ノイ
ズシェーピング回路の基本構成であり、次数が増えるに
従って入力端子側に積分器及び負帰還用の加算器の組を
増加させてゆき、例えばＮ組設けることでＮ次のノイズ
シェーピング回路を構成することができる。図８はＮ次
のノイズシェーピング回路の構成例を示しており、入力
端子１１１にはＮ番目の加算器（減算器）１１５N が接
続され、次のＮ−１番目の加算器１１５N-1 との間にＮ
番目の積分器１１６N が挿入接続されることになる。各
加算器１１５N 〜１１５1 には量子化器１１３の出力を
１サンプル遅延素子１１４で遅延した信号がそれぞれ供
給され、この１サンプル遅延出力信号が各加算器１１５
N 〜１１５1 のそれぞれの入力から減算されるようにな
っている。
化器１１３の出力は、１サンプル遅延素子１１４を介し
て取り出されて量子化器１１３の入力側に帰還されるよ
うになっており、この帰還信号が供給される加算器（入
力に対して帰還信号を減算する減算器）１１５1 と量子
化器１１３の入力端子との間に１次の積分器１１６1 が
挿入接続されている。積分器１１６1 は、加算器と１サ
ンプル遅延素子から成り、加算出力を１サンプル遅延し
て加算器に戻す構成を有している。ここまでが１次ノイ
ズシェーピング回路の基本構成であり、次数が増えるに
従って入力端子側に積分器及び負帰還用の加算器の組を
増加させてゆき、例えばＮ組設けることでＮ次のノイズ
シェーピング回路を構成することができる。図８はＮ次
のノイズシェーピング回路の構成例を示しており、入力
端子１１１にはＮ番目の加算器（減算器）１１５N が接
続され、次のＮ−１番目の加算器１１５N-1 との間にＮ
番目の積分器１１６N が挿入接続されることになる。各
加算器１１５N 〜１１５1 には量子化器１１３の出力を
１サンプル遅延素子１１４で遅延した信号がそれぞれ供
給され、この１サンプル遅延出力信号が各加算器１１５
N 〜１１５1 のそれぞれの入力から減算されるようにな
っている。
【０００６】
【発明が解決しようとする課題】ところで、図８のＮ次
のノイズシェーピング回路において、入力端子１１１へ
の入力をＸ、出力端子１１２からの出力をＹ、量子化器
１１３での量子化誤差をε0 とするとき、 Ｙ＝Ｘ＋（１−ｚ-1）N ε0 ・・・ (1) となる。しかしながらこの構成の場合には、次数を３次
以上とすると、積分器がオーバーロードし、動作が不安
定となる。そこで、多段構成のノイズシェーピング回路
が考えられているが、各段の回路の入力が前段の回路の
量子化誤差であることから各段の回路の出力はノイズ成
分となっており、最終出力に２段目以降の回路のノイズ
成分が加算されるため、ダイナミックレンジが劣化する
傾向がある。
のノイズシェーピング回路において、入力端子１１１へ
の入力をＸ、出力端子１１２からの出力をＹ、量子化器
１１３での量子化誤差をε0 とするとき、 Ｙ＝Ｘ＋（１−ｚ-1）N ε0 ・・・ (1) となる。しかしながらこの構成の場合には、次数を３次
以上とすると、積分器がオーバーロードし、動作が不安
定となる。そこで、多段構成のノイズシェーピング回路
が考えられているが、各段の回路の入力が前段の回路の
量子化誤差であることから各段の回路の出力はノイズ成
分となっており、最終出力に２段目以降の回路のノイズ
成分が加算されるため、ダイナミックレンジが劣化する
傾向がある。
【０００７】本発明は、このような実情に鑑みてなされ
たものであり、高次のノイズシェーピングが安定に行わ
れるのみならず、ダイナミックレンジの劣化を有効に防
止し得るようなノイズシェーピング回路の提供を目的と
する。
たものであり、高次のノイズシェーピングが安定に行わ
れるのみならず、ダイナミックレンジの劣化を有効に防
止し得るようなノイズシェーピング回路の提供を目的と
する。
【０００８】
【課題を解決するための手段】本発明に係るノイズシェ
ーピング回路は、入力信号を量子化する第１の量子化器
での量子化誤差成分を入力側にフィードバックする１次
のノイズシェーピング構成を有すると共に、上記第１の
量子化器での量子化誤差を取り出す第１の量子化誤差出
力手段からの誤差信号を所定のフィードバック回路部を
介して上記第１の量子化器の入力側に帰還するノイズシ
ェーピング回路において、上記フィードバック回路部
は、第２の量子化器と、この第２の量子化器の入力側に
設けられた積分型ノイズシェーピングのための積分器及
び量子化出力が負帰還される加算器の組の少なくとも１
組と、上記第２の量子化器からの出力信号を微分して上
記第１の量子化器の入力側に帰還する微分回路と、上記
積分器及び加算器の組の最も入力側の組の積分器の出力
信号から上記第２の量子化器の出力信号を減算したもの
に所定の係数ｋを乗算して上記第１の量子化器の直前、
すなわち上記微分回路出力の帰還点と上記第１の量子化
器の入力との間に帰還する手段とを有して成ることによ
り、上述の課題を解決する。ここで、上記第２の量子化
器からの出力信号を上記第１の量子化器の入力側に帰還
する際に乗算する係数ｋは、０＜ｋ≦１とすることが好
ましいが、１以上としてもよい。
ーピング回路は、入力信号を量子化する第１の量子化器
での量子化誤差成分を入力側にフィードバックする１次
のノイズシェーピング構成を有すると共に、上記第１の
量子化器での量子化誤差を取り出す第１の量子化誤差出
力手段からの誤差信号を所定のフィードバック回路部を
介して上記第１の量子化器の入力側に帰還するノイズシ
ェーピング回路において、上記フィードバック回路部
は、第２の量子化器と、この第２の量子化器の入力側に
設けられた積分型ノイズシェーピングのための積分器及
び量子化出力が負帰還される加算器の組の少なくとも１
組と、上記第２の量子化器からの出力信号を微分して上
記第１の量子化器の入力側に帰還する微分回路と、上記
積分器及び加算器の組の最も入力側の組の積分器の出力
信号から上記第２の量子化器の出力信号を減算したもの
に所定の係数ｋを乗算して上記第１の量子化器の直前、
すなわち上記微分回路出力の帰還点と上記第１の量子化
器の入力との間に帰還する手段とを有して成ることによ
り、上述の課題を解決する。ここで、上記第２の量子化
器からの出力信号を上記第１の量子化器の入力側に帰還
する際に乗算する係数ｋは、０＜ｋ≦１とすることが好
ましいが、１以上としてもよい。
【０００９】
【作用】高次のノイズシェーピングを行うためのフィー
ドバック回路部からの出力を、第１の量子化器の入力側
に帰還しており、第１の量子化器からの最終出力に加算
していないため、最終出力でのダイナミックレンジを劣
化させることがなく、また第２の量子化器の分解能を高
めて動作を安定化することができ、さらにフィードバッ
ク回路部で発生する再量子化ノイズを低域で抑圧する回
路を設けてダイナミックレンジをより改善することがで
きる。
ドバック回路部からの出力を、第１の量子化器の入力側
に帰還しており、第１の量子化器からの最終出力に加算
していないため、最終出力でのダイナミックレンジを劣
化させることがなく、また第２の量子化器の分解能を高
めて動作を安定化することができ、さらにフィードバッ
ク回路部で発生する再量子化ノイズを低域で抑圧する回
路を設けてダイナミックレンジをより改善することがで
きる。
【００１０】
【実施例】以下、本発明に係るノイズシェーピング回路
の好ましい実施例について、図面を参照しながら説明す
る。図１は本発明に係るノイズシェーピング回路の第１
の実施例を示すブロック回路図である。
の好ましい実施例について、図面を参照しながら説明す
る。図１は本発明に係るノイズシェーピング回路の第１
の実施例を示すブロック回路図である。
【００１１】この図１に示すノイズシェーピング回路に
おいて、入力端子１１には、例えば前述した図７のオー
バーサンプリング回路１０２にて適当な倍率にオーバー
サンプリングされたデジタルオーディオ信号が入力され
ており、また、出力端子１２からの出力信号は、例えば
前述した図７の１ビットＤ／Ａ変換器１０４に送られて
１ビット波形に変換されるようになっている。これらの
入出力端子間の量子化器１３は、例えば２０ビット前後
の入力デジタルオーディオ信号を数ビット程度に再量子
化して出力する。この量子化器１３で生ずる量子化誤差
を加算器（減算器）１４で取り出し、１サンプル遅延素
子１６を介して入力側の加算器１５に帰還することで１
次のノイズシェーピングを行い、また上記加算器１４か
ら１サンプル遅延素子１６を介して得られた量子化誤差
を、フィードバック回路部２０を介して入力側の加算器
１５に帰還することで、高次のノイズシェーピングを行
っている。ここで、量子化器１３の直前には加算器１９
が挿入接続されており、加算器１４はこの加算器１９へ
の入力から量子化器１３の出力を減算して、誤差−ε1
を得ている。
おいて、入力端子１１には、例えば前述した図７のオー
バーサンプリング回路１０２にて適当な倍率にオーバー
サンプリングされたデジタルオーディオ信号が入力され
ており、また、出力端子１２からの出力信号は、例えば
前述した図７の１ビットＤ／Ａ変換器１０４に送られて
１ビット波形に変換されるようになっている。これらの
入出力端子間の量子化器１３は、例えば２０ビット前後
の入力デジタルオーディオ信号を数ビット程度に再量子
化して出力する。この量子化器１３で生ずる量子化誤差
を加算器（減算器）１４で取り出し、１サンプル遅延素
子１６を介して入力側の加算器１５に帰還することで１
次のノイズシェーピングを行い、また上記加算器１４か
ら１サンプル遅延素子１６を介して得られた量子化誤差
を、フィードバック回路部２０を介して入力側の加算器
１５に帰還することで、高次のノイズシェーピングを行
っている。ここで、量子化器１３の直前には加算器１９
が挿入接続されており、加算器１４はこの加算器１９へ
の入力から量子化器１３の出力を減算して、誤差−ε1
を得ている。
【００１２】次に、上記加算器１４からの誤差−ε1 を
遅延素子１６で１サンプル遅延して得られた信号−ｚ-1
ε1 が、フィードバック回路部２０の加算器（減算器）
２１を介して第１の積分器４１の加算器４２に送られて
いる。この第１の積分器４１は、加算器４２からの出力
を１サンプル遅延素子４３を介して加算器４２に帰還す
る１次積分回路構成を有している。積分器４１からの出
力は、加算器４４を介して第２の積分器４５の加算器４
６に送られている。この第２の積分器４５も上記第１の
積分器４１と同様に、加算器４６からの出力を１サンプ
ル遅延素子４７を介して加算器４６に帰還する１次積分
回路構成を有している。この第２の積分器４５からの出
力は、第２の量子化器２３に送られており、この量子化
器２３からの出力が遅延素子４８を介して加算器４４及
び２１にそれぞれ減算信号として帰還（負帰還）されて
いる。
遅延素子１６で１サンプル遅延して得られた信号−ｚ-1
ε1 が、フィードバック回路部２０の加算器（減算器）
２１を介して第１の積分器４１の加算器４２に送られて
いる。この第１の積分器４１は、加算器４２からの出力
を１サンプル遅延素子４３を介して加算器４２に帰還す
る１次積分回路構成を有している。積分器４１からの出
力は、加算器４４を介して第２の積分器４５の加算器４
６に送られている。この第２の積分器４５も上記第１の
積分器４１と同様に、加算器４６からの出力を１サンプ
ル遅延素子４７を介して加算器４６に帰還する１次積分
回路構成を有している。この第２の積分器４５からの出
力は、第２の量子化器２３に送られており、この量子化
器２３からの出力が遅延素子４８を介して加算器４４及
び２１にそれぞれ減算信号として帰還（負帰還）されて
いる。
【００１３】第２の量子化器２３からの出力は、２次の
微分回路３０を介し、フィードバック出力信号として加
算器１７に送られて上記１サンプル遅延素子１６からの
出力と加算され、この加算器１７からの加算出力信号が
上記入力側の加算器１５に送られている。なお２次の微
分回路３０は、入力（量子化器２３からの出力）を１サ
ンプル遅延する遅延素子３１と、入力から遅延素子３１
の出力を減算する加算器（減算器）３２と、この加算器
３２からの出力を１サンプル遅延する遅延素子３３と、
加算器３２からの出力が２系統（２倍分）入力され遅延
素子３３からの出力が減算信号として入力される加算器
（減算器）３４とから成っている。
微分回路３０を介し、フィードバック出力信号として加
算器１７に送られて上記１サンプル遅延素子１６からの
出力と加算され、この加算器１７からの加算出力信号が
上記入力側の加算器１５に送られている。なお２次の微
分回路３０は、入力（量子化器２３からの出力）を１サ
ンプル遅延する遅延素子３１と、入力から遅延素子３１
の出力を減算する加算器（減算器）３２と、この加算器
３２からの出力を１サンプル遅延する遅延素子３３と、
加算器３２からの出力が２系統（２倍分）入力され遅延
素子３３からの出力が減算信号として入力される加算器
（減算器）３４とから成っている。
【００１４】さらに、第２の量子化器２３から１サンプ
ル遅延素子４７を介して得られた出力が減算信号として
加算器（減算器）２８に送られており、この１サンプル
遅延素子４７からの出力は、上記第１の積分器４１の１
サンプル遅延素子４３の出力から減算されて係数乗算器
２９にて所定の係数ｋを乗算され、上記加算器１９に送
られて、加算器１５からの出力と加算されるようになっ
ている。この係数ｋとしては、０＜ｋ≦１とすることが
好ましいが、１以上としてもよい。
ル遅延素子４７を介して得られた出力が減算信号として
加算器（減算器）２８に送られており、この１サンプル
遅延素子４７からの出力は、上記第１の積分器４１の１
サンプル遅延素子４３の出力から減算されて係数乗算器
２９にて所定の係数ｋを乗算され、上記加算器１９に送
られて、加算器１５からの出力と加算されるようになっ
ている。この係数ｋとしては、０＜ｋ≦１とすることが
好ましいが、１以上としてもよい。
【００１５】以上のような構成において、入力端子１１
への入力をＸ、出力端子１２からの出力をＹ、加算器１
５からの出力をＶ、フィードバック回路部２０からの出
力をＵ、第１の量子化器１３の出力から入力を減算して
得られる量子化誤差をεM 、加算器２８からの出力を
Ｐ、加算器１４からの出力（ほぼ量子化誤差）を−ε1
とするとき、この加算器１４からの出力−ε1 は、 −ε1 ＝Ｖ−Ｙ ＝Ｖ−（Ｖ＋ｋＰ＋εM ） ＝−（ｋＰ＋εM ） ∴ ε1 ＝ｋＰ＋εM ・・・ (2) となる。この出力−ε1 を１サンプル遅延させた１サン
プル遅延素子１６からの出力は−ｚ-1ε1 となる。次
に、出力端子１２からの出力をＹは、 Ｙ＝Ｘ＋Ｕ＋（−ｚ-1ε1 ）＋ｋＰ＋εM ＝Ｘ＋Ｕ＋（１−ｚ-1）ε1 ・・・ (3) となる。また、フィードバック回路部２０への入力は、
上記−ｚ-1ε1 であるから、第２の量子化器２３からの
出力をＷとするとき、第１の積分器４１からの出力Ｔ
は、 Ｔ＝−ｚ-1ε1 ＋ｚ-1Ｔ−ｚ-1Ｗ ・・・ (4) また、加算器２８からの出力Ｐは、 Ｐ＝ｚ-1Ｔ−ｚ-1Ｗ ・・・ (5) となり、上記(2),(4),(5) 式よりＰを求めると、 Ｐ＝−ｚ-1（ｚ-1εM ＋Ｗ）／（１−ｚ-1＋ｋｚ-2） ・・・ (6) となる。
への入力をＸ、出力端子１２からの出力をＹ、加算器１
５からの出力をＶ、フィードバック回路部２０からの出
力をＵ、第１の量子化器１３の出力から入力を減算して
得られる量子化誤差をεM 、加算器２８からの出力を
Ｐ、加算器１４からの出力（ほぼ量子化誤差）を−ε1
とするとき、この加算器１４からの出力−ε1 は、 −ε1 ＝Ｖ−Ｙ ＝Ｖ−（Ｖ＋ｋＰ＋εM ） ＝−（ｋＰ＋εM ） ∴ ε1 ＝ｋＰ＋εM ・・・ (2) となる。この出力−ε1 を１サンプル遅延させた１サン
プル遅延素子１６からの出力は−ｚ-1ε1 となる。次
に、出力端子１２からの出力をＹは、 Ｙ＝Ｘ＋Ｕ＋（−ｚ-1ε1 ）＋ｋＰ＋εM ＝Ｘ＋Ｕ＋（１−ｚ-1）ε1 ・・・ (3) となる。また、フィードバック回路部２０への入力は、
上記−ｚ-1ε1 であるから、第２の量子化器２３からの
出力をＷとするとき、第１の積分器４１からの出力Ｔ
は、 Ｔ＝−ｚ-1ε1 ＋ｚ-1Ｔ−ｚ-1Ｗ ・・・ (4) また、加算器２８からの出力Ｐは、 Ｐ＝ｚ-1Ｔ−ｚ-1Ｗ ・・・ (5) となり、上記(2),(4),(5) 式よりＰを求めると、 Ｐ＝−ｚ-1（ｚ-1εM ＋Ｗ）／（１−ｚ-1＋ｋｚ-2） ・・・ (6) となる。
【００１６】次に、第２の量子化器２３の量子化誤差を
εF とするとき、第２の量子化器２３からの出力Ｗは、 Ｗ＝−ｚ-1ε1 ＋（１−ｚ-1）2 εF ・・・ (7) となり、これは前記(1) 式のＮ次のノイズシェーピング
構成の入出力を表す式中のＸを−ｚ-1ε1 とし、Ｎを２
とし、量子化誤差ε0 をεF としたものであり、加算器
２１から量子化器２３までの構成が２次のノイズシェー
ピング回路構成となっていることを表している。この量
子化出力Ｗを微分回路３０で１次及び２次微分して和を
とって得られた出力Ｕは、 Ｕ＝（１−ｚ-1）Ｗ＋（１−ｚ-1）2 Ｗ ・・・ (8) となる。以上の(2),(3),(6),(7),(8) 式より入出力特性
式は次のようになる。 Ｙ＝Ｘ＋（１−ｚ-1）3 εM ＋（（１−ｚ-1）3 ＋（１−ｋｚ-1）（１−ｚ-1）4 ）εF ・・ (9) この(9) 式を（１−ｚ-1）でまとめると、 Ｙ＝Ｘ＋（１−ｚ-1）3 （εM ＋εF ）＋（１−ｋｚ-1）（１−ｚ-1）4 εF ・・・(10) となる。この(10)式から明らかなように、図１の回路の
入出力特性は、第２項の３次のノイズシェーピング特性
と、第３項のｋの値に応じて４次〜５次の間の特性とな
るノイズシェーピング特性との和となっていることが分
かる。
εF とするとき、第２の量子化器２３からの出力Ｗは、 Ｗ＝−ｚ-1ε1 ＋（１−ｚ-1）2 εF ・・・ (7) となり、これは前記(1) 式のＮ次のノイズシェーピング
構成の入出力を表す式中のＸを−ｚ-1ε1 とし、Ｎを２
とし、量子化誤差ε0 をεF としたものであり、加算器
２１から量子化器２３までの構成が２次のノイズシェー
ピング回路構成となっていることを表している。この量
子化出力Ｗを微分回路３０で１次及び２次微分して和を
とって得られた出力Ｕは、 Ｕ＝（１−ｚ-1）Ｗ＋（１−ｚ-1）2 Ｗ ・・・ (8) となる。以上の(2),(3),(6),(7),(8) 式より入出力特性
式は次のようになる。 Ｙ＝Ｘ＋（１−ｚ-1）3 εM ＋（（１−ｚ-1）3 ＋（１−ｋｚ-1）（１−ｚ-1）4 ）εF ・・ (9) この(9) 式を（１−ｚ-1）でまとめると、 Ｙ＝Ｘ＋（１−ｚ-1）3 （εM ＋εF ）＋（１−ｋｚ-1）（１−ｚ-1）4 εF ・・・(10) となる。この(10)式から明らかなように、図１の回路の
入出力特性は、第２項の３次のノイズシェーピング特性
と、第３項のｋの値に応じて４次〜５次の間の特性とな
るノイズシェーピング特性との和となっていることが分
かる。
【００１７】ところで、図１の構成において、遅延素子
１６からの量子化誤差成分出力を加算器１７を介して加
算器１５に帰還する構成は、１次のノイズシェーピング
回路構成であるから、安定な動作が可能である。また、
フィードバック回路部２０の加算器２１から量子化器２
３までの２次のノイズシェーピング回路構成について
は、この出力が微分回路３０を介して量子化器１３の入
力側に帰還されており、量子化器１３の最終出力に加算
されることがないことから、量子化器２３を多値化、高
分解能化して量子化誤差を小さくでき、積分器のオーバ
ーロードを防止できて、動作の安定化が図れると共に、
量子化器１３からの最終出力でのダイナミックレンジの
劣化もない。
１６からの量子化誤差成分出力を加算器１７を介して加
算器１５に帰還する構成は、１次のノイズシェーピング
回路構成であるから、安定な動作が可能である。また、
フィードバック回路部２０の加算器２１から量子化器２
３までの２次のノイズシェーピング回路構成について
は、この出力が微分回路３０を介して量子化器１３の入
力側に帰還されており、量子化器１３の最終出力に加算
されることがないことから、量子化器２３を多値化、高
分解能化して量子化誤差を小さくでき、積分器のオーバ
ーロードを防止できて、動作の安定化が図れると共に、
量子化器１３からの最終出力でのダイナミックレンジの
劣化もない。
【００１８】また、フィードバック回路部２０内の量子
化器２３は、上述したように高分解能化が可能であり、
高分解能化した場合には、メインの量子化器１３の量子
化誤差εM の最大振幅に比べてεF は無視できる程度に
小さくなる。このとき、上記(10)式中の右辺第３項の
(１−ｚ-1)4εF は、第２項に比べて非常に小さな値と
なることから、上記(10)式は、 Ｙ≒Ｘ＋（１−ｚ-1）3 （εM ＋εF ） ＝Ｘ＋（１−ｚ-1）3 εM （１＋εF ／εM ） ≒Ｘ＋（１−ｚ-1）3 εM ・・・(11) と近似され、図１の回路全体として、見掛け上は３次の
ノイズシェーピング特性が支配的に現れることになる。
化器２３は、上述したように高分解能化が可能であり、
高分解能化した場合には、メインの量子化器１３の量子
化誤差εM の最大振幅に比べてεF は無視できる程度に
小さくなる。このとき、上記(10)式中の右辺第３項の
(１−ｚ-1)4εF は、第２項に比べて非常に小さな値と
なることから、上記(10)式は、 Ｙ≒Ｘ＋（１−ｚ-1）3 （εM ＋εF ） ＝Ｘ＋（１−ｚ-1）3 εM （１＋εF ／εM ） ≒Ｘ＋（１−ｚ-1）3 εM ・・・(11) と近似され、図１の回路全体として、見掛け上は３次の
ノイズシェーピング特性が支配的に現れることになる。
【００１９】しかしながら実際には、上記フィードバッ
クループの量子化誤差εF が残る。このフィードバック
ループ内でのノイズレベルを考慮するとき、上記(8) 式
の第３項の括弧内の２項目が（１−ｋｚ-1）（１−
ｚ-1）4 となっており、ｋ＝０とした場合の（１−
ｚ-1）4 と比べると、低域でのノイズレベルが抑圧され
て、ダイナミックレンジが改善される。
クループの量子化誤差εF が残る。このフィードバック
ループ内でのノイズレベルを考慮するとき、上記(8) 式
の第３項の括弧内の２項目が（１−ｋｚ-1）（１−
ｚ-1）4 となっており、ｋ＝０とした場合の（１−
ｚ-1）4 と比べると、低域でのノイズレベルが抑圧され
て、ダイナミックレンジが改善される。
【００２０】すなわち、図２は上記ｋを１としたとき、
図３はｋを０としたときの周波数レスポンス特性をそれ
ぞれ示しており、いずれも周波数１．７２ｋＨｚで０ｄ
Ｂの入力信号を供給している。これらの図２及び図３に
おいて、いわゆるオーディオ帯域内（０Ｈｚ〜２０ｋＨ
ｚ）でのダイナミックレンジは、図２のｋ＝１のときが
１２６．７ｄＢ、図３のｋ＝０のときが１２３．３ｄＢ
であり、ｋを１に近付けるほど（５次のノイズシェーピ
ング特性に近付けるほど）ノイズレベルが抑圧されてダ
イナミックレンジが改善されていることがわかる。
図３はｋを０としたときの周波数レスポンス特性をそれ
ぞれ示しており、いずれも周波数１．７２ｋＨｚで０ｄ
Ｂの入力信号を供給している。これらの図２及び図３に
おいて、いわゆるオーディオ帯域内（０Ｈｚ〜２０ｋＨ
ｚ）でのダイナミックレンジは、図２のｋ＝１のときが
１２６．７ｄＢ、図３のｋ＝０のときが１２３．３ｄＢ
であり、ｋを１に近付けるほど（５次のノイズシェーピ
ング特性に近付けるほど）ノイズレベルが抑圧されてダ
イナミックレンジが改善されていることがわかる。
【００２１】上述した図１に示すような全体として見掛
け上３次のノイズシェーピング特性を有するノイズシェ
ーピング回路は、例えば図４に示すような本発明の第２
の実施例の回路構成によっても実現できる。この図４に
おいて、上記図１の各部と対応する部分には同じ参照番
号を付することによって説明を省略する。
け上３次のノイズシェーピング特性を有するノイズシェ
ーピング回路は、例えば図４に示すような本発明の第２
の実施例の回路構成によっても実現できる。この図４に
おいて、上記図１の各部と対応する部分には同じ参照番
号を付することによって説明を省略する。
【００２２】この図４に示す第２の実施例において、１
次のノイズシェーピング構成としては、メインの量子化
器１３の入力側の加算器１９よりも前方に１次の積分器
１８を挿入接続し、この積分器１８の入力側の加算器１
５ｂに量子化器１３の出力を１サンプル遅延素子１６ｂ
を介して送って入力から減算することにより、量子化器
１３の量子化誤差成分（加算器１９での加算成分ｋＰも
含めたもの）を負帰還するような構成を用いている。こ
こで１次の積分器１８は、入力側に設けられた加算器１
５ｃからの加算出力を１サンプル遅延素子１６ａを介し
て該加算器１５ｃに帰還する構成を有している。
次のノイズシェーピング構成としては、メインの量子化
器１３の入力側の加算器１９よりも前方に１次の積分器
１８を挿入接続し、この積分器１８の入力側の加算器１
５ｂに量子化器１３の出力を１サンプル遅延素子１６ｂ
を介して送って入力から減算することにより、量子化器
１３の量子化誤差成分（加算器１９での加算成分ｋＰも
含めたもの）を負帰還するような構成を用いている。こ
こで１次の積分器１８は、入力側に設けられた加算器１
５ｃからの加算出力を１サンプル遅延素子１６ａを介し
て該加算器１５ｃに帰還する構成を有している。
【００２３】さらに、高次のノイズシェーピングを行う
ために、量子化器１３の量子化誤差（ｋＰを含む）をフ
ィードバック回路部２０を介して入力端子１１側の加算
器１５ａに負帰還している。すなわち、加算器１４ａに
て、量子化器１３の入力側の加算器１９への入力を遅延
素子１６ｃで１サンプル遅延したものから、量子化器１
３の出力を遅延素子１６ｄで１サンプル遅延したものを
減算することで、量子化器１３の量子化誤差を取り出
し、フィードバック回路部２０に送っている。このフィ
ードバック回路部２０は、上述した図１の第１の実施例
と全く同様に構成されており、同様な動作が行われる。
ために、量子化器１３の量子化誤差（ｋＰを含む）をフ
ィードバック回路部２０を介して入力端子１１側の加算
器１５ａに負帰還している。すなわち、加算器１４ａに
て、量子化器１３の入力側の加算器１９への入力を遅延
素子１６ｃで１サンプル遅延したものから、量子化器１
３の出力を遅延素子１６ｄで１サンプル遅延したものを
減算することで、量子化器１３の量子化誤差を取り出
し、フィードバック回路部２０に送っている。このフィ
ードバック回路部２０は、上述した図１の第１の実施例
と全く同様に構成されており、同様な動作が行われる。
【００２４】なお、この図４において、フィードバック
回路部２０内の第２の量子化器２３からの出力Ｗが供給
される微分回路３０は、上記図１の微分回路３０と全く
同じものであり、加算器３４への加算器３２からの２系
統（２倍）の入力を、２倍の係数乗算器３５にて表現し
ている。また、図１の加算器１４、１５及び１７は、図
４の加算器１４ａ、１５ａ、１５ｂ及び１５ｃにて等価
の動作が実現され、図１の１サンプル遅延素子１６は、
図４の４個の１サンプル遅延素子１６ａ〜１６ｄにて等
価の動作が実現されている。
回路部２０内の第２の量子化器２３からの出力Ｗが供給
される微分回路３０は、上記図１の微分回路３０と全く
同じものであり、加算器３４への加算器３２からの２系
統（２倍）の入力を、２倍の係数乗算器３５にて表現し
ている。また、図１の加算器１４、１５及び１７は、図
４の加算器１４ａ、１５ａ、１５ｂ及び１５ｃにて等価
の動作が実現され、図１の１サンプル遅延素子１６は、
図４の４個の１サンプル遅延素子１６ａ〜１６ｄにて等
価の動作が実現されている。
【００２５】この図４に示す第２の実施例の動作及び効
果は、上述した図１の第１の実施例と同様であるため、
説明を省略する。
果は、上述した図１の第１の実施例と同様であるため、
説明を省略する。
【００２６】次に図５は、本発明の第３の実施例とし
て、上記図１に示す第１の実施例のフィードバック回路
部２０の代わりに、同じ動作を行い構成が異なるフィー
ドバック回路部６０を用いたノイズシェーピング回路を
示している。この図５に示す第３の実施例の他の部分の
構成は、上記図１と同様であるため、対応する部分に同
じ指示符号を付して説明を省略する。
て、上記図１に示す第１の実施例のフィードバック回路
部２０の代わりに、同じ動作を行い構成が異なるフィー
ドバック回路部６０を用いたノイズシェーピング回路を
示している。この図５に示す第３の実施例の他の部分の
構成は、上記図１と同様であるため、対応する部分に同
じ指示符号を付して説明を省略する。
【００２７】この図５において、１サンプル遅延素子１
６からの上記出力−ｚ-1ε1 は、フィードバック回路部
６０の加算器２１ａ及び２１ｂにそれぞれ送られる。フ
ィードバック回路部６０内の量子化器２３の出力から入
力を減算したものが量子化誤差をεF であるから、加算
器２４からは−εF が出力される。この出力−εF が遅
延素子２５、２６で２サンプル遅延されて−ｚ-2εF と
なり、加算器２１ａに送られて上記遅延素子１６からの
−ｚ-1ε1 から減算されることにより、加算器２１ａか
らの出力は、−ｚ-1ε1 ＋ｚ-2εF となる。この出力が
加算器２２に送られて２倍の係数乗算器２７からの出力
−２ｚ-1εF と加算されることにより、加算器２２から
の出力は、 −ｚ-1ε1 −２ｚ-1εF ＋ｚ-2εF となる。この出力が量子化器２３で再量子化される際に
上記量子化誤差εFが生ずる（加わる）ことから、量子
化器２３からの出力Ｗは、 Ｗ＝−ｚ-1ε1 ＋εF −2z-1εF ＋ｚ-2εF ＝−ｚ-1ε1 ＋（１−ｚ-1）2 εF ・・・(12) となる。これは上記(7) 式と同じであり、２次のノイズ
シェーピング回路構成に等価であることを示す。この量
子化器出力Ｗは、微分回路３０（上記図１の微分回路３
０と同じもの）で微分され上記出力Ｕとなって加算器１
７に送られる。
６からの上記出力−ｚ-1ε1 は、フィードバック回路部
６０の加算器２１ａ及び２１ｂにそれぞれ送られる。フ
ィードバック回路部６０内の量子化器２３の出力から入
力を減算したものが量子化誤差をεF であるから、加算
器２４からは−εF が出力される。この出力−εF が遅
延素子２５、２６で２サンプル遅延されて−ｚ-2εF と
なり、加算器２１ａに送られて上記遅延素子１６からの
−ｚ-1ε1 から減算されることにより、加算器２１ａか
らの出力は、−ｚ-1ε1 ＋ｚ-2εF となる。この出力が
加算器２２に送られて２倍の係数乗算器２７からの出力
−２ｚ-1εF と加算されることにより、加算器２２から
の出力は、 −ｚ-1ε1 −２ｚ-1εF ＋ｚ-2εF となる。この出力が量子化器２３で再量子化される際に
上記量子化誤差εFが生ずる（加わる）ことから、量子
化器２３からの出力Ｗは、 Ｗ＝−ｚ-1ε1 ＋εF −2z-1εF ＋ｚ-2εF ＝−ｚ-1ε1 ＋（１−ｚ-1）2 εF ・・・(12) となる。これは上記(7) 式と同じであり、２次のノイズ
シェーピング回路構成に等価であることを示す。この量
子化器出力Ｗは、微分回路３０（上記図１の微分回路３
０と同じもの）で微分され上記出力Ｕとなって加算器１
７に送られる。
【００２８】また、上記１サンプル遅延素子１６からの
上記出力−ｚ-1ε1 は、加算器２１ｂを介して１次の積
分器６１に送られる。この積分器６１は、入力側に設け
られた加算器６２からの加算出力を１サンプル遅延素子
６３を介して該加算器６２に帰還する構成を有してい
る。この積分器６１からの積分出力が加算器６４に送ら
れて、上記量子化器２３からの出力Ｗを１サンプル遅延
素子６５で遅延した出力が減算されることにより、上記
出力Ｐが得られる。なお、加算器２１ｂには１サンプル
遅延素子６５からの遅延された量子化出力が負帰還され
ることで、積分器６１と共に１次の積分型ノイズシェー
ピング構成がとられている。
上記出力−ｚ-1ε1 は、加算器２１ｂを介して１次の積
分器６１に送られる。この積分器６１は、入力側に設け
られた加算器６２からの加算出力を１サンプル遅延素子
６３を介して該加算器６２に帰還する構成を有してい
る。この積分器６１からの積分出力が加算器６４に送ら
れて、上記量子化器２３からの出力Ｗを１サンプル遅延
素子６５で遅延した出力が減算されることにより、上記
出力Ｐが得られる。なお、加算器２１ｂには１サンプル
遅延素子６５からの遅延された量子化出力が負帰還され
ることで、積分器６１と共に１次の積分型ノイズシェー
ピング構成がとられている。
【００２９】以上のような構成においても、各部の出力
Ｗ、Ｕ、Ｔ、Ｐが図１と同様に得られ、図１と同様な作
用効果が得られる。また、係数ｋを増加するほど低域の
ノイズレベルが抑圧されて、ダイナミックレンジの改善
が図れる。
Ｗ、Ｕ、Ｔ、Ｐが図１と同様に得られ、図１と同様な作
用効果が得られる。また、係数ｋを増加するほど低域の
ノイズレベルが抑圧されて、ダイナミックレンジの改善
が図れる。
【００３０】次に図６は、本発明の第４の実施例の要部
として、上記図１に示す第１の実施例の見掛け上３次の
ノイズシェーピング回路構成を一般にＮ次に拡張するた
めの微分回路の構成例を示している。すなわち、上記図
１中の微分回路３０を図６の微分回路５０と置き換える
ことにより、全体として略々Ｎ次のノイズシェーピング
特性を実現するものである。なお、この図６の微分回路
５０は、図４の第２の実施例の微分回路３０や、図５の
第３の実施例の微分回路３０等と置き換えて用いてもよ
いことは勿論である。全体のノイズシェーピング回路構
成としては、上記図１等と同様であるため、図示せず説
明を省略する。
として、上記図１に示す第１の実施例の見掛け上３次の
ノイズシェーピング回路構成を一般にＮ次に拡張するた
めの微分回路の構成例を示している。すなわち、上記図
１中の微分回路３０を図６の微分回路５０と置き換える
ことにより、全体として略々Ｎ次のノイズシェーピング
特性を実現するものである。なお、この図６の微分回路
５０は、図４の第２の実施例の微分回路３０や、図５の
第３の実施例の微分回路３０等と置き換えて用いてもよ
いことは勿論である。全体のノイズシェーピング回路構
成としては、上記図１等と同様であるため、図示せず説
明を省略する。
【００３１】一般にＮ次のノイズシェーピング特性を得
るためには、図１の２段の微分器のカスケード接続を有
して成る微分回路３０の代わりに、Ｎ−１段の微分器の
カスケード接続し、各微分器からの出力を加算するよう
な構成の微分回路５０を用いることで実現できる。すな
わち、上記第２の量子化器２３からの出力を、１サンプ
ル遅延素子５１1 を介して加算器（減算器）５２1に送
って、入力（量子化器２３からの出力）から減算する微
分器を初段に設け、この第１段目の微分器からの出力
（加算器５２1 からの出力）を次の第２段目の微分器に
送ると共に最終段である第Ｎ−１段目の微分器の加算器
５２N-1 に送るようにし、以下同様に、各段の微分器出
力を次段の微分器に送ると共に最終段の第Ｎ−１段目の
微分器の加算器５２N-1 に送るようにして、微分回路５
０を構成している。
るためには、図１の２段の微分器のカスケード接続を有
して成る微分回路３０の代わりに、Ｎ−１段の微分器の
カスケード接続し、各微分器からの出力を加算するよう
な構成の微分回路５０を用いることで実現できる。すな
わち、上記第２の量子化器２３からの出力を、１サンプ
ル遅延素子５１1 を介して加算器（減算器）５２1に送
って、入力（量子化器２３からの出力）から減算する微
分器を初段に設け、この第１段目の微分器からの出力
（加算器５２1 からの出力）を次の第２段目の微分器に
送ると共に最終段である第Ｎ−１段目の微分器の加算器
５２N-1 に送るようにし、以下同様に、各段の微分器出
力を次段の微分器に送ると共に最終段の第Ｎ−１段目の
微分器の加算器５２N-1 に送るようにして、微分回路５
０を構成している。
【００３２】この図６の微分回路５０を例えば図１の微
分回路２０の代わりに用いた場合ににおけるノイズシェ
ーピング回路全体の入力Ｘに対する出力Ｙは、 Ｙ＝Ｘ＋（１−ｚ-1）N ε1 ＋（（１−ｚ-1）3 ＋（１−ｋｚ-1）（１−ｚ-1）4 ＋・・・ ＋（１−ｚ-1）N ＋（１−ｚ-1）N+1 ））εF ・・・(13) となる。ここで、フィードバック回路部２０内の量子化
器２３の分解能をメインの量子化器１３の分解能よりも
充分に細かくとることで、ε1 ＞＞εF となるから、上
記(13)式は、 Ｙ≒Ｘ＋（１−ｚ-1）N ε1 ・・・(14) と近似でき、Ｎ次のノイズシェーピング特性が得られる
ことになる。この第４の実施例の動作及び効果も、上記
第１の実施例と同様であるため、説明を省略する。
分回路２０の代わりに用いた場合ににおけるノイズシェ
ーピング回路全体の入力Ｘに対する出力Ｙは、 Ｙ＝Ｘ＋（１−ｚ-1）N ε1 ＋（（１−ｚ-1）3 ＋（１−ｋｚ-1）（１−ｚ-1）4 ＋・・・ ＋（１−ｚ-1）N ＋（１−ｚ-1）N+1 ））εF ・・・(13) となる。ここで、フィードバック回路部２０内の量子化
器２３の分解能をメインの量子化器１３の分解能よりも
充分に細かくとることで、ε1 ＞＞εF となるから、上
記(13)式は、 Ｙ≒Ｘ＋（１−ｚ-1）N ε1 ・・・(14) と近似でき、Ｎ次のノイズシェーピング特性が得られる
ことになる。この第４の実施例の動作及び効果も、上記
第１の実施例と同様であるため、説明を省略する。
【００３３】
【発明の効果】以上説明したことからも明らかなよう
に、本発明に係るノイズシェーピング回路によれば、第
１の量子化器で生じた量子化誤差を該第１の量子化器の
入力側に帰還して高次のノイズシェーピングを行うため
のフィードバック回路部として、第２の量子化器の入力
側に積分型ノイズシェーピングのための積分器及び量子
化出力負帰還用の加算器の組を少なくとも１組設け、第
２の量子化器からの出力信号を微分して第１の量子化器
の入力側に帰還すると共に、積分型ノイズシェーピング
構成の最も入力側の積分器の出力信号から第２の量子化
器の出力信号を減算したものに係数ｋを乗算して第１の
量子化器の直前に帰還することにより、高次のノイズシ
ェーピング用のフィードバック回路部からの出力を、上
記第１の量子化器からの最終出力に加算していないた
め、最終出力でのダイナミックレンジを劣化させること
がなく、また第２の量子化器の分解能を高めて量子化誤
差を小さくし動作を安定化することができると共に、係
数ｋを増加させることにより上記フィードバック回路部
における低域でのノイズレベルが抑圧され、ダイナミッ
クレンジを改善できる。
に、本発明に係るノイズシェーピング回路によれば、第
１の量子化器で生じた量子化誤差を該第１の量子化器の
入力側に帰還して高次のノイズシェーピングを行うため
のフィードバック回路部として、第２の量子化器の入力
側に積分型ノイズシェーピングのための積分器及び量子
化出力負帰還用の加算器の組を少なくとも１組設け、第
２の量子化器からの出力信号を微分して第１の量子化器
の入力側に帰還すると共に、積分型ノイズシェーピング
構成の最も入力側の積分器の出力信号から第２の量子化
器の出力信号を減算したものに係数ｋを乗算して第１の
量子化器の直前に帰還することにより、高次のノイズシ
ェーピング用のフィードバック回路部からの出力を、上
記第１の量子化器からの最終出力に加算していないた
め、最終出力でのダイナミックレンジを劣化させること
がなく、また第２の量子化器の分解能を高めて量子化誤
差を小さくし動作を安定化することができると共に、係
数ｋを増加させることにより上記フィードバック回路部
における低域でのノイズレベルが抑圧され、ダイナミッ
クレンジを改善できる。
【図１】本発明に係るノイズシェーピング回路の第１の
実施例を示すブロック回路図
実施例を示すブロック回路図
【図２】乗算係数ｋ＝１のときの周波数レスポンス特性
を示す特性図
を示す特性図
【図３】乗算係数ｋ＝０のときの周波数レスポンス特性
を示す特性図
を示す特性図
【図４】本発明に係るノイズシェーピング回路の第２の
実施例を示すブロック回路図
実施例を示すブロック回路図
【図５】本発明に係るノイズシェーピング回路の第３の
実施例を示すブロック回路図
実施例を示すブロック回路図
【図６】本発明の第４の実施例の要部となる微分回路を
示すブロック回路図
示すブロック回路図
【図７】１ビットＤ／Ａ変換装置の全体構成を概略的に
示すブロック図
示すブロック図
【図８】Ｎ次のノイズシェーピング回路の従来例を示す
ブロック回路図
ブロック回路図
１１・・・・・入力端子 １２・・・・・出力端子 １３・・・・・（第１の）量子化器 １４、１５、１７、１９、２１、２８、３２、３４、４
２、４４、４６・・・・・加算器 １６、３１、３３、４３、４７、４８・・・・・１サン
プル遅延素子 ２０・・・・・フィードバック回路部 ２３・・・・・（第２の）量子化器 ２９・・・・・係数乗算器 ３０・・・・・微分回路 ４１、４５・・・・・積分器
２、４４、４６・・・・・加算器 １６、３１、３３、４３、４７、４８・・・・・１サン
プル遅延素子 ２０・・・・・フィードバック回路部 ２３・・・・・（第２の）量子化器 ２９・・・・・係数乗算器 ３０・・・・・微分回路 ４１、４５・・・・・積分器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 H03M 3/00 - 3/04
Claims (1)
- 【請求項１】 入力信号を量子化する第１の量子化器で
の量子化誤差成分を入力側にフィードバックする１次の
ノイズシェーピング構成を有すると共に、上記第１の量
子化器での量子化誤差を取り出す第１の量子化誤差出力
手段からの誤差信号を所定のフィードバック回路部を介
して上記第１の量子化器の入力側に帰還するノイズシェ
ーピング回路において、上記フィードバック回路部は、
第２の量子化器と、この第２の量子化器の入力側に設け
られた積分型ノイズシェーピングのための積分器及び量
子化出力が負帰還される加算器の組の少なくとも１組
と、上記第２の量子化器からの出力信号を微分して上記
第１の量子化器の入力側に帰還する微分回路と、上記積
分器及び加算器の組の最も入力側の組の積分器の出力信
号から上記第２の量子化器の出力信号を減算したものに
係数を乗算して上記第１の量子化器の直前の入力側に帰
還する手段とを有して成ることを特徴とするノイズシェ
ーピング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03048580A JP3127477B2 (ja) | 1991-02-22 | 1991-02-22 | ノイズシェーピング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03048580A JP3127477B2 (ja) | 1991-02-22 | 1991-02-22 | ノイズシェーピング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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-
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